JPH07112024B2 - 半導体装置 - Google Patents
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- JPH07112024B2 JPH07112024B2 JP63284772A JP28477288A JPH07112024B2 JP H07112024 B2 JPH07112024 B2 JP H07112024B2 JP 63284772 A JP63284772 A JP 63284772A JP 28477288 A JP28477288 A JP 28477288A JP H07112024 B2 JPH07112024 B2 JP H07112024B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、高周波増幅用の半導体装置に関するもので、
特にTV,VTR用チューナ、FMチューナ等の受信機に使用さ
れるものである。
特にTV,VTR用チューナ、FMチューナ等の受信機に使用さ
れるものである。
（従来の技術） 従来、チューナの高周波増幅回路に使用されている半導
体装置はMOS電界効果素子とバイポーラトランジスタが
同一基板上に形成され、その回路は第２図のようになっ
ており、MOS電界効果素子FETとダーリントン接続された
バイポーラトランジスタTr1,Tr2がダイオードDiを介し
てカスコード接続されている。１は入力端子、２は接地
端子、３は制御端子、４は出力端子、Ｇはゲート、Ｄは
ドレイン、Ｓはソース、E1，E2はエミッタ、C1，C2はコ
レクタ、B1，B2はベースである。この半導体装置の断面
図は第３図に示す様にP-Si基板１にコレクタN+埋め込み
層11を形成した後Ｐ形エピタキシャル層２を形成したウ
エハを使用している。第３図中、３は入力保護ダイオー
ドのベース（Ｎ形）領域、4,5は入力保護ダイオードの
エミッタP+領域、６はダイオードキャパシタのP+領域、
７はダイオードキャパシタのN+領域、８はソースN+領
域、９はドレインN+領域、10はゲート酸化膜、11はコレ
クタN+埋め込み層、12はコレクタＮ領域、13はコレクタ
N+領域、14,17はＰ形活性ベース領域、15,18はP+不活性
ベース領域、16,19はN+エミッタ領域、20は保護酸化
膜、21,22は保護ダイオードのエミッタ電極、23は不純
物を含まない多結晶半導体、24はＮ形の高濃度不純物を
ドープした多結晶半導体、25はダイオードキャパシタ上
部電極、26はソースとダイオードキャパシタ配線電極、
27はゲート電極、28はドレイン・エミッタ部配線電極、
29はエミッタ・ベース部配線電極、30はベース電極、31
はコレクタ電極であり、これらにより、入力保護ダイオ
ード、ダイオード（キャパシタンス）、MOS電界効果素
子FET、バイポーラトランジスタTr1,Tr2を構成してい
る。
体装置はMOS電界効果素子とバイポーラトランジスタが
同一基板上に形成され、その回路は第２図のようになっ
ており、MOS電界効果素子FETとダーリントン接続された
バイポーラトランジスタTr1,Tr2がダイオードDiを介し
てカスコード接続されている。１は入力端子、２は接地
端子、３は制御端子、４は出力端子、Ｇはゲート、Ｄは
ドレイン、Ｓはソース、E1，E2はエミッタ、C1，C2はコ
レクタ、B1，B2はベースである。この半導体装置の断面
図は第３図に示す様にP-Si基板１にコレクタN+埋め込み
層11を形成した後Ｐ形エピタキシャル層２を形成したウ
エハを使用している。第３図中、３は入力保護ダイオー
ドのベース（Ｎ形）領域、4,5は入力保護ダイオードの
エミッタP+領域、６はダイオードキャパシタのP+領域、
７はダイオードキャパシタのN+領域、８はソースN+領
域、９はドレインN+領域、10はゲート酸化膜、11はコレ
クタN+埋め込み層、12はコレクタＮ領域、13はコレクタ
N+領域、14,17はＰ形活性ベース領域、15,18はP+不活性
ベース領域、16,19はN+エミッタ領域、20は保護酸化
膜、21,22は保護ダイオードのエミッタ電極、23は不純
物を含まない多結晶半導体、24はＮ形の高濃度不純物を
ドープした多結晶半導体、25はダイオードキャパシタ上
部電極、26はソースとダイオードキャパシタ配線電極、
27はゲート電極、28はドレイン・エミッタ部配線電極、
29はエミッタ・ベース部配線電極、30はベース電極、31
はコレクタ電極であり、これらにより、入力保護ダイオ
ード、ダイオード（キャパシタンス）、MOS電界効果素
子FET、バイポーラトランジスタTr1,Tr2を構成してい
る。
（発明が解決しようとする課題） 第３図に示した構造の半導体装置はトランジスタTr1,Tr
2部のコレクタ耐圧を得るためにP-Si基板１にコレクタ
埋め込み層11を形成し、その上にＰ形エピタキシャル層
２を形成している。この様な構造であると、トランジス
タTr1,Tr2部と同一基板上に形成されるMOS電界効果素子
FETにおいて、高周波領域でのソース抵抗が増加する。
その原因としてソース部の電流経路は、ソースとダイオ
ードキャパシタ配線電極26からボンディングワイヤを通
りリードフレームへ流れる経路と、ソースとダイオード
キャパシタ配線電極26からダイオードキャパシタP+領域
６・Ｐ形エピタキシャル層２・P-Si基板１を通る縦方向
の電流経路があり、この場合縦方向の電流経路にP-Si基
板１があるためソース抵抗の増加をまねいている。ソー
ス抵抗が大きいと高周波利得が低下し、さらにはNFが悪
化する欠点がある。尚、高周波領域ではボンディングワ
イヤが高インダクタンスとなって電流の流れが少なくな
るため、縦方向の電流経路に電流が流れるようなる。
2部のコレクタ耐圧を得るためにP-Si基板１にコレクタ
埋め込み層11を形成し、その上にＰ形エピタキシャル層
２を形成している。この様な構造であると、トランジス
タTr1,Tr2部と同一基板上に形成されるMOS電界効果素子
FETにおいて、高周波領域でのソース抵抗が増加する。
その原因としてソース部の電流経路は、ソースとダイオ
ードキャパシタ配線電極26からボンディングワイヤを通
りリードフレームへ流れる経路と、ソースとダイオード
キャパシタ配線電極26からダイオードキャパシタP+領域
６・Ｐ形エピタキシャル層２・P-Si基板１を通る縦方向
の電流経路があり、この場合縦方向の電流経路にP-Si基
板１があるためソース抵抗の増加をまねいている。ソー
ス抵抗が大きいと高周波利得が低下し、さらにはNFが悪
化する欠点がある。尚、高周波領域ではボンディングワ
イヤが高インダクタンスとなって電流の流れが少なくな
るため、縦方向の電流経路に電流が流れるようなる。
本発明は上記の事情に鑑みてなされたもので、MOS電界
効果素子とバイポーラトランジスタを同一の基板上に形
成した半導体装置において、高周波利得を向上し得、且
つNF（雑音指数）を小さくし得る半導体装置を提供する
ことを目的とする。
効果素子とバイポーラトランジスタを同一の基板上に形
成した半導体装置において、高周波利得を向上し得、且
つNF（雑音指数）を小さくし得る半導体装置を提供する
ことを目的とする。
［発明の構成］ （課題を解決するための手段と作用） 本発明は上記目的を達成するために、同一ウエハ内にMO
S形電界効果素子とバイポーラトランジスタが形成さ
れ、MOS形電界効果素子のソース電極がボンディングワ
イヤによりリードフレームに接続された高周波用半導体
装置において、高濃度の不純物を含む第１導電型半導体
基板上に、この半導体基板より濃度の低い不純物を含む
第１導電型第１エピタキシャル層が形成され、この第１
エピタキシャル層に高濃度の不純物を含む第２導電型埋
め込み層が形成され、さらにこの埋め込み層及び前記第
１エピタキシャル層上に前記第１エピタキシャル層より
濃度が高く且つ前記半導体基板より濃度の低い不純物を
含む第１導電型第２エピタキシャル層が形成された構造
のウエハを使用してMOS形電界効果素子とバイポーラト
ランジスタを形成したことを特徴とするもので、このよ
うな構造のウエハを用いることにより、MOS形電界効果
素子のソース抵抗を低下させ、高周波利得を向上させ、
NFを小さくするものである。
S形電界効果素子とバイポーラトランジスタが形成さ
れ、MOS形電界効果素子のソース電極がボンディングワ
イヤによりリードフレームに接続された高周波用半導体
装置において、高濃度の不純物を含む第１導電型半導体
基板上に、この半導体基板より濃度の低い不純物を含む
第１導電型第１エピタキシャル層が形成され、この第１
エピタキシャル層に高濃度の不純物を含む第２導電型埋
め込み層が形成され、さらにこの埋め込み層及び前記第
１エピタキシャル層上に前記第１エピタキシャル層より
濃度が高く且つ前記半導体基板より濃度の低い不純物を
含む第１導電型第２エピタキシャル層が形成された構造
のウエハを使用してMOS形電界効果素子とバイポーラト
ランジスタを形成したことを特徴とするもので、このよ
うな構造のウエハを用いることにより、MOS形電界効果
素子のソース抵抗を低下させ、高周波利得を向上させ、
NFを小さくするものである。
（実施例） 第１図は本発明を説明するためのチューナの高周波増幅
回路に使用されている半導体装置の一例を示す。
回路に使用されている半導体装置の一例を示す。
第１図の半導体装置は２×1019cm-3のボロンドープされ
たＰ形のSi基板32に２×1015cm-3の濃度のボロンを含ん
だＰ形エピタキシャル層33を成長させた後、濃度５×10
19cm-3のアンチモンのコレクタN+埋め込み層11を形成
し、さらに２×1015cm-3の濃度のポロンを含んだエピタ
キシャル層２を成長させた後、保護酸化膜20を通し、そ
れぞれリンを150kev・５×1012cm-3,50kev・２×1015cm
-3,60kev・５×1013cm-3の加速電圧及びドーズ量にてイ
ンプラした後、1200℃N2中で６時間拡散し、それぞれコ
レクタＮ領域12、コレクタN+領域13、保護ダイオードの
ベース（Ｎ形）領域３を形成する。さらにボロンを50ke
v・２×1015cm-3,40kev・５×1013cm-3の加速電圧及び
ドーズ量にてインプラした後、拡散を行い前者のインプ
ラ条件でP+不活性ベース領域15,18と保護ダイオードの
エミッタP+領域4,5とダイオードキャパシタのP+領域６
を形成し、後者の条件でＰ形活性ベース領域14,17を形
成し、さらにFETのゲート酸化膜10を形成した後、不純
物を含まない多結晶半導体23を形成し、エミッタ部をPE
P（Photo Engrave Process）にて開口した後、Ｎ形の高
濃度不純物をドープした多結晶半導体24を形成し、PEP
を行いAsを40kev・１×1015cm-3の条件にてインプラし
た後アニールを行い、ソースN+領域８、ドレインN+領域
９及びバイポーラトランジスタTr1,Tr2のN+エミッタ領
域16,19を形成した後、酸化膜20の開孔に保護ダイオー
ドのエミッタ電極21,22、ダイオードキャパシタ上部電
極25、ソースとダイオードキャパシタ配線電極26、ゲー
ト電極27、ドレイン・エミッタ配線電極28、ベース・エ
ミッタ配線電極29、ベース電極30、コレクタ電極31を形
成した。ここで電極22は電極27に、電極21は電極26に、
電極25は電極29に配線されている。又、ソースとダイオ
ードキャパシタ配線電極26はボンディングワイヤにより
リードフレームに接続され、FETのソースN+領域８の電
流はソースとダイオードキャパシタ配線電極26からボン
ディングワイヤを通りリードフレームへ流れる。
たＰ形のSi基板32に２×1015cm-3の濃度のボロンを含ん
だＰ形エピタキシャル層33を成長させた後、濃度５×10
19cm-3のアンチモンのコレクタN+埋め込み層11を形成
し、さらに２×1015cm-3の濃度のポロンを含んだエピタ
キシャル層２を成長させた後、保護酸化膜20を通し、そ
れぞれリンを150kev・５×1012cm-3,50kev・２×1015cm
-3,60kev・５×1013cm-3の加速電圧及びドーズ量にてイ
ンプラした後、1200℃N2中で６時間拡散し、それぞれコ
レクタＮ領域12、コレクタN+領域13、保護ダイオードの
ベース（Ｎ形）領域３を形成する。さらにボロンを50ke
v・２×1015cm-3,40kev・５×1013cm-3の加速電圧及び
ドーズ量にてインプラした後、拡散を行い前者のインプ
ラ条件でP+不活性ベース領域15,18と保護ダイオードの
エミッタP+領域4,5とダイオードキャパシタのP+領域６
を形成し、後者の条件でＰ形活性ベース領域14,17を形
成し、さらにFETのゲート酸化膜10を形成した後、不純
物を含まない多結晶半導体23を形成し、エミッタ部をPE
P（Photo Engrave Process）にて開口した後、Ｎ形の高
濃度不純物をドープした多結晶半導体24を形成し、PEP
を行いAsを40kev・１×1015cm-3の条件にてインプラし
た後アニールを行い、ソースN+領域８、ドレインN+領域
９及びバイポーラトランジスタTr1,Tr2のN+エミッタ領
域16,19を形成した後、酸化膜20の開孔に保護ダイオー
ドのエミッタ電極21,22、ダイオードキャパシタ上部電
極25、ソースとダイオードキャパシタ配線電極26、ゲー
ト電極27、ドレイン・エミッタ配線電極28、ベース・エ
ミッタ配線電極29、ベース電極30、コレクタ電極31を形
成した。ここで電極22は電極27に、電極21は電極26に、
電極25は電極29に配線されている。又、ソースとダイオ
ードキャパシタ配線電極26はボンディングワイヤにより
リードフレームに接続され、FETのソースN+領域８の電
流はソースとダイオードキャパシタ配線電極26からボン
ディングワイヤを通りリードフレームへ流れる。
以上のように、同一半導体基板内にMOS形電界効果素子F
ET、バイポーラトランジスタTr1,Tr2、入力保護ダイオ
ード、ダイオード（キャパシタンス）を形成することが
できる。
ET、バイポーラトランジスタTr1,Tr2、入力保護ダイオ
ード、ダイオード（キャパシタンス）を形成することが
できる。
本発明の実施例第５図，第６図に示す。第５図の例は第
１エピタキシャル層33′の不純物濃度が５×1014cm-3、
第２エピタキシャル層２の不純物濃度が２×1015cm-3で
各々の厚みを20μm,5μｍとした例である。尚、第１エ
ピタキシャル層33′はP-層となるが、従来のSi基板１に
比べて著しく薄いため電流への影響はほとんどなくな
る。一方、第６図の例は第１エピタキシャル層33を成長
させた後に、コレクタN+埋め込み層11とP+埋め込み層1
1′の両方を形成してから、第２エピタキシャル層２を
成長させたウエハを用いることにより、ソースN+領域８
とP++領域領域のSi基板32との間をP+埋め込み層11′に
よりつないだ例である。これらの実施例によればさらに
ソース抵抗の低減化が可能となる。
１エピタキシャル層33′の不純物濃度が５×1014cm-3、
第２エピタキシャル層２の不純物濃度が２×1015cm-3で
各々の厚みを20μm,5μｍとした例である。尚、第１エ
ピタキシャル層33′はP-層となるが、従来のSi基板１に
比べて著しく薄いため電流への影響はほとんどなくな
る。一方、第６図の例は第１エピタキシャル層33を成長
させた後に、コレクタN+埋め込み層11とP+埋め込み層1
1′の両方を形成してから、第２エピタキシャル層２を
成長させたウエハを用いることにより、ソースN+領域８
とP++領域領域のSi基板32との間をP+埋め込み層11′に
よりつないだ例である。これらの実施例によればさらに
ソース抵抗の低減化が可能となる。
第４図はNFのウエハＰ−P-層厚さ依存性を示す。FETの
ソース抵抗の大部分はＰ及びP-層によるためその厚さに
依存している。従来構造ではP/P-層の厚さが140μｍ付
近であり、本発明の構造ではP/P層もしくはP/P-層の厚
さが一例として約25μｍとなっている。この場合従来と
比べてNF値が約1/3程度に減少する。
ソース抵抗の大部分はＰ及びP-層によるためその厚さに
依存している。従来構造ではP/P-層の厚さが140μｍ付
近であり、本発明の構造ではP/P層もしくはP/P-層の厚
さが一例として約25μｍとなっている。この場合従来と
比べてNF値が約1/3程度に減少する。
尚、上記第５図に示した実施例において、第１エピタキ
シャル層の不純物濃度は３×1014cm-3から６×1014cm-3
の間にすると効果的である。
シャル層の不純物濃度は３×1014cm-3から６×1014cm-3
の間にすると効果的である。
又、上記各実施例において、第１エピタキシャル層の厚
さは20〜30μｍの間にすると効果的である。
さは20〜30μｍの間にすると効果的である。
［発明の効果］ 以上述べたように本発明によれば、同一ウエハ内にMOS
形電界効果素子とバイポーラトランジスタが形成され、
MOS形電界効果素子のソース電極がボンディングワイヤ
によりリードフレームに接続された高周波用半導体装置
において、高濃度の不純物を含む第１導電型半導体基板
上に、この半導体基板より濃度の低い不純物を含む第１
導電型第１エピタキシャル層が形成され、この第１エピ
タキシャル層に高濃度の不純物を含む第２導電型埋め込
み層が形成され、さらにこの埋め込み層及び前記第１エ
ピタキシャル層上に前記第１エピタキシャル層より濃度
が高く且つ前記半導体基板より濃度の低い不純物を含む
第１導電型第２エピタキシャル層が形成された構造のウ
エハを用いることにより、MOS形電界効果素子のソース
抵抗を低下させ、高周波利得を向上させ、NFを小さくす
ることができる。
形電界効果素子とバイポーラトランジスタが形成され、
MOS形電界効果素子のソース電極がボンディングワイヤ
によりリードフレームに接続された高周波用半導体装置
において、高濃度の不純物を含む第１導電型半導体基板
上に、この半導体基板より濃度の低い不純物を含む第１
導電型第１エピタキシャル層が形成され、この第１エピ
タキシャル層に高濃度の不純物を含む第２導電型埋め込
み層が形成され、さらにこの埋め込み層及び前記第１エ
ピタキシャル層上に前記第１エピタキシャル層より濃度
が高く且つ前記半導体基板より濃度の低い不純物を含む
第１導電型第２エピタキシャル層が形成された構造のウ
エハを用いることにより、MOS形電界効果素子のソース
抵抗を低下させ、高周波利得を向上させ、NFを小さくす
ることができる。
第１図は本発明を説明するための半導体装置の一例を示
す断面図、第２図は従来の半導体装置の等価回路図、第
３図は従来の半導体装置の断面図、第４図はNFのP/P-・
P/P層厚さの依存性を示す特性図、第５図及び第６図は
それぞれ本発明の実施例を示す断面図である。 １…P-Si基板、２…Ｐ形エピタキシャル層、３…保護ダ
イオードのベース（Ｎ形）領域、4,5…保護ダイオード
のエミッタのP+領域、６…ダイオードキャパシタのP+領
域、７…ダイオードキャパシタのN+領域、８…ソースN+
領域、９…ドレインN+領域、10…ゲート酸化膜、11…コ
レクタN+埋め込み層、11′…P+埋め込み層、12…コレク
タＮ領域、13…コレクタN+領域、14,17…Ｐ形活性ベー
ス領域、15,18…P+不活性ベース領域、16,19…N+エミッ
タ領域、20…保護酸化膜、21,22…保護ダイオードのエ
ミッタ電極、23…不純物を含まない多結晶半導体、24…
Ｎ形の高濃度不純物をドープした多結晶半導体、25…ダ
イオードキャパシタ上部電極、26…ソースとダイオード
キャパシタ配線電極、27…ゲート電極、28…ドレイン・
エミッタ配線電極、29…エミッタ・ベース配線電極、30
…ベース電極、31…コレクタ電極、32…Ｐ形の高濃度Si
基板、33,33′…Ｐ形エピタキシャル層。
す断面図、第２図は従来の半導体装置の等価回路図、第
３図は従来の半導体装置の断面図、第４図はNFのP/P-・
P/P層厚さの依存性を示す特性図、第５図及び第６図は
それぞれ本発明の実施例を示す断面図である。 １…P-Si基板、２…Ｐ形エピタキシャル層、３…保護ダ
イオードのベース（Ｎ形）領域、4,5…保護ダイオード
のエミッタのP+領域、６…ダイオードキャパシタのP+領
域、７…ダイオードキャパシタのN+領域、８…ソースN+
領域、９…ドレインN+領域、10…ゲート酸化膜、11…コ
レクタN+埋め込み層、11′…P+埋め込み層、12…コレク
タＮ領域、13…コレクタN+領域、14,17…Ｐ形活性ベー
ス領域、15,18…P+不活性ベース領域、16,19…N+エミッ
タ領域、20…保護酸化膜、21,22…保護ダイオードのエ
ミッタ電極、23…不純物を含まない多結晶半導体、24…
Ｎ形の高濃度不純物をドープした多結晶半導体、25…ダ
イオードキャパシタ上部電極、26…ソースとダイオード
キャパシタ配線電極、27…ゲート電極、28…ドレイン・
エミッタ配線電極、29…エミッタ・ベース配線電極、30
…ベース電極、31…コレクタ電極、32…Ｐ形の高濃度Si
基板、33,33′…Ｐ形エピタキシャル層。
Claims (4)
- 【請求項１】同一ウエハ内にMOS形電界効果素子とバイ
ポーラトランジスタが形成され、MOS形電界効果素子の
ソース電極がポンディングワイヤによりリードフレーム
に接続された高周波用半導体装置において、高濃度の不
純物を含む第１導電型半導体基板上に、この半導体基板
より濃度の低い不純物を含む第１導電型第１エピタキシ
ャル層が形成され、この第１エピタキシャル層に高濃度
の不純物を含む第２導電型埋め込み層が形成され、さら
にこの埋め込み層及び前記第１エピタキシャル層上に前
記第１エピタキシャル層より濃度が高く且つ前記半導体
基板より濃度の低い不純物を含む第１導電型第２エピタ
キシャル層が形成された構造のウエハを使用してMOS形
電界効果素子とバイポーラトランジスタを形成したこと
を特徴とする半導体装置。 - 【請求項２】第１エピタキシャル層の不純物濃度が３×
1014cm-3から６×1014cm-3の間であることを特徴とする
請求項１記載の半導体装置。 - 【請求項３】第１エピタキシャル層の厚さが20〜30μｍ
の間にあることを特徴とする請求項１記載の半導体装
置。 - 【請求項４】同一ウエハ内にMOS形電界効果素子とバイ
ポーラトランジスタが形成され、MOS形電界効果素子の
ソース電極がポンディングワイヤによりリードフレーム
に接続された高周波用半導体装置において、高濃度の不
純物を含む第１導電型半導体基板上に、この半導体基板
より濃度の低い不純物を含む第１導電型第１エピタキシ
ャル層が形成され、この第１エピタキシャル層に高濃度
の不純物を含む第１導電型埋め込み層及び第２導電型埋
め込み層が各々形成され、さらにこの各埋め込み層及び
前記第１エピタキシャル層上に前記半導体基板より濃度
の低い不純物を含む第１導電型第２エピタキシャル層が
形成された構造のウエハを使用してMOS形電界効果素子
とバイポーラトランジスタを形成し、このMOS形電界効
果素子のソース電極と接続された第１導電型拡散領域と
前記第１導電型埋め込み層と前記半導体基板とが拡散に
より接続された構造となっていることを特徴とする半導
体装置。
Priority Applications (3)
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|---|---|---|---|
| JP63284772A JPH07112024B2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284772A JPH07112024B2 (ja) | 1988-11-10 | 1988-11-10 | 半導体装置 |
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| JPH02130868A JPH02130868A (ja) | 1990-05-18 |
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|---|---|---|---|
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|---|---|
| JPH02130868A (ja) | 1990-05-18 |
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| KR930002511B1 (ko) | 1993-04-03 |
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