JP3439149B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3439149B2 JP3439149B2 JP08378199A JP8378199A JP3439149B2 JP 3439149 B2 JP3439149 B2 JP 3439149B2 JP 08378199 A JP08378199 A JP 08378199A JP 8378199 A JP8378199 A JP 8378199A JP 3439149 B2 JP3439149 B2 JP 3439149B2
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Description
【０００１】
【発明の属する技術分野】本発明は、エレクトレットコ
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
ンデンサマイクを駆動するために用いて好適な、半導体
装置に関するものである。
【０００２】
【従来の技術】コンデンサマイクロホン（ＥＣＭ）は、
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
音声などの空気振動を容量値の変化という電気信号に変
換するための素子である。その出力信号は極めて微弱な
ものであり、これを増幅するための素子には、入力イン
ピーダンスが高く、高ゲインが得られ、且つ低ノイズで
あるという特性が求められる。
【０００３】斯かる要求に適切な素子として、接合型Ｆ
ＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があ
げられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに
集積化が容易である等の特徴を有している。（例えば、
特開昭５８−１９７８８５号）。
ＥＴ素子（Ｊ−ＦＥＴ）や、ＭＯＳ型ＦＥＴ素子等があ
げられる。このうちＪ−ＦＥＴ素子は、ＢＩＰ型ＩＣに
集積化が容易である等の特徴を有している。（例えば、
特開昭５８−１９７８８５号）。
【０００４】図９にこの種のＪ−ＦＥＴ（Ｐチャネル
型）装置を示した。まずＰ型の半導体基板１には、Ｎ型
のエピタキシャル層２が積層され、この間には、Ｎ＋型
の埋込層３が形成されている。この埋込層３を囲むよう
にＰ＋型の分離領域４がエピタキシャル層２表面から半
導体基板１に貫通して形成され、島領域５を形成してい
る。
型）装置を示した。まずＰ型の半導体基板１には、Ｎ型
のエピタキシャル層２が積層され、この間には、Ｎ＋型
の埋込層３が形成されている。この埋込層３を囲むよう
にＰ＋型の分離領域４がエピタキシャル層２表面から半
導体基板１に貫通して形成され、島領域５を形成してい
る。
【０００５】また島領域５の表面には、Ｎ＋型のトップ
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ＋型のソース領域８、Ｐ＋
型のドレイン領域９が形成され、外側には高濃度のゲー
トコンタクト領域１０が形成されている。
ゲート領域６が形成され、このトップゲート領域６の下
層には、Ｐ型のチャネル領域７が形成されている。前記
チャネル領域の両端には、Ｐ＋型のソース領域８、Ｐ＋
型のドレイン領域９が形成され、外側には高濃度のゲー
トコンタクト領域１０が形成されている。
【０００６】更に、絶縁膜を介して、ソース電極１１
Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成
されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
ゲート領域にＰＮ接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
Ｓ、ドレイン電極１１Ｄおよびゲート電極１１Ｇが形成
されて、Ｐチャネル型のＪ−ＦＥＴとして構成される。
ゲート領域にＰＮ接合が形成されているためここを逆バ
イアスし、空乏層の大小によりドレイン電流の制御を行
っている。
【０００７】また、集積化した場合は、他の島領域５に
は、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３
及びＮ＋型のコレクタコンタクト領域１４を形成してい
る。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受け
た信号を処理する集積回路網を構成する。
は、Ｐ型のベース領域１２とＮ＋型のエミッタ領域１３
及びＮ＋型のコレクタコンタクト領域１４を形成してい
る。ＮＰＮトランジスタ等の素子は、Ｊ−ＦＥＴが受け
た信号を処理する集積回路網を構成する。
【０００８】
【発明が解決しようとする課題】しかしながら、斯かる
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極１５を設けることを要求さ
れる場合がある。
素子をエレクトレットマイクコンデンサの信号増幅用途
に用いるときは、半導体集積回路上に電極パッドよりも
遙かに大きな面積の拡張電極１５を設けることを要求さ
れる場合がある。
【０００９】この様な場合、絶縁膜１６を挟んで拡張電
極１５とエピタキシャル層２とで形成される容量Ｃ１、
およびエピタキシャル層２と基板１とで形成されるＰＮ
接合容量Ｃ２とが寄生的に発生し、これらが基板バイア
スした接地電位ＧＮＤに接続される。これらの容量値は
数十ｐＦにも達し、決して無視できないレベルの値とな
る。
極１５とエピタキシャル層２とで形成される容量Ｃ１、
およびエピタキシャル層２と基板１とで形成されるＰＮ
接合容量Ｃ２とが寄生的に発生し、これらが基板バイア
スした接地電位ＧＮＤに接続される。これらの容量値は
数十ｐＦにも達し、決して無視できないレベルの値とな
る。
【００１０】図９に容量Ｃ１、Ｃ２を含めた回路図を示
した。エレクトレットコンデンサマイクＥＣＭの一端が
Ｊ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ−
ＦＥＴ１７のソースが接地され、ドレインが出力端子Ｏ
ＵＴに接続される。出力端子ＯＵＴは、同一基板上に形
成されたＮＰＮトランジスタ等からなる集積回路網に接
続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電位
ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続さ
れる。すると、エレクトレットコンデンサマイクＥＣＭ
から出力された信号が容量Ｃ１、Ｃ２を介して接地電位
ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。
した。エレクトレットコンデンサマイクＥＣＭの一端が
Ｊ−ＦＥＴ１７のゲート（入力端子）に接続され、Ｊ−
ＦＥＴ１７のソースが接地され、ドレインが出力端子Ｏ
ＵＴに接続される。出力端子ＯＵＴは、同一基板上に形
成されたＮＰＮトランジスタ等からなる集積回路網に接
続される。そして、Ｊ−ＦＥＴ１７のゲートと接地電位
ＧＮＤとの間に、上記した容量Ｃ１、Ｃ２が直列接続さ
れる。すると、エレクトレットコンデンサマイクＥＣＭ
から出力された信号が容量Ｃ１、Ｃ２を介して接地電位
ＧＮＤに流出し（図示電流ｉ）、Ｊ−ＦＥＴ１７のゲー
トに印加される信号レベルが低下して、好ましい出力電
圧が得られないという欠点があった。
【００１１】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、一導電型の半導体基板と、前記基板の上に
形成したエピタキシャル層と、前記エピタキシャル層を
分離した島領域と、前記島領域の１つに形成した入力ト
ランジスタと、前記半導体層の表面を被覆する絶縁膜
と、前記入力トランジスタの入力端子に接続され前記絶
縁膜の上に延在された拡張電極とを備え、前記拡張電極
下部の前記エピタキシャル層の表面に、部分的に膜厚の
厚い絶縁膜を配置したことを特徴とするものである。
みて成され、一導電型の半導体基板と、前記基板の上に
形成したエピタキシャル層と、前記エピタキシャル層を
分離した島領域と、前記島領域の１つに形成した入力ト
ランジスタと、前記半導体層の表面を被覆する絶縁膜
と、前記入力トランジスタの入力端子に接続され前記絶
縁膜の上に延在された拡張電極とを備え、前記拡張電極
下部の前記エピタキシャル層の表面に、部分的に膜厚の
厚い絶縁膜を配置したことを特徴とするものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。
に説明する。
【００１３】図１は本発明の半導体装置を示す断面図で
ある。電界効果トランジスタＪ−ＦＥＴとしてＮチャネ
ル型の素子を形成し、更にはＮＰＮトランジスタと共に
同一基板上に集積化したものである。
ある。電界効果トランジスタＪ−ＦＥＴとしてＮチャネ
ル型の素子を形成し、更にはＮＰＮトランジスタと共に
同一基板上に集積化したものである。
【００１４】図中、符号２１はＰ型の単結晶シリコン半
導体基板を示す。半導体基板２１の表面にはＮ＋埋め込
み層２２を形成し、その上に形成したエピタキシャル層
２３をＰ＋分離領域２４で接合分離して複数の島領域２
５を形成する。島領域２５の１つには、Ｎ＋埋め込み層
２２に重畳してＰ＋埋め込み層２６が設けられ、Ｐ＋埋
め込み層２６は島領域２５の表面から拡散により形成し
たＰウェル領域２７と連結している。Ｐウェル領域２７
の表面には、Ｎ型のチャネル領域２８とＰ＋型のトップ
ゲート領域２９を設け、チャネルを構成するＮ型チャネ
ル領域２８をエピタキシャル層２３表面から下方に埋め
込んでいる。Ｐウェル領域２７がバックゲートとなる。
導体基板を示す。半導体基板２１の表面にはＮ＋埋め込
み層２２を形成し、その上に形成したエピタキシャル層
２３をＰ＋分離領域２４で接合分離して複数の島領域２
５を形成する。島領域２５の１つには、Ｎ＋埋め込み層
２２に重畳してＰ＋埋め込み層２６が設けられ、Ｐ＋埋
め込み層２６は島領域２５の表面から拡散により形成し
たＰウェル領域２７と連結している。Ｐウェル領域２７
の表面には、Ｎ型のチャネル領域２８とＰ＋型のトップ
ゲート領域２９を設け、チャネルを構成するＮ型チャネ
ル領域２８をエピタキシャル層２３表面から下方に埋め
込んでいる。Ｐウェル領域２７がバックゲートとなる。
【００１５】チャネル領域２８とトップゲート領域２９
の端部に重畳して、ウェル領域２７の低濃度拡散表面を
覆うように、Ｐ＋型のゲートコンタクト領域３０が形成
される。更に、チャネル領域２８を貫通するようにし
て、Ｎ＋型のソース領域３１とドレイン領域３２とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域２８内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号３３が
ソース電極、符号３４がドレイン電極、同じく符号３５
がゲート電極である。
の端部に重畳して、ウェル領域２７の低濃度拡散表面を
覆うように、Ｐ＋型のゲートコンタクト領域３０が形成
される。更に、チャネル領域２８を貫通するようにし
て、Ｎ＋型のソース領域３１とドレイン領域３２とが形
成される。このトランジスタは、ゲートに印加される電
位に応じてチャネル領域２８内に空乏層を形成し、ソー
ス・ドレイン間のチャネル電流を制御する。符号３３が
ソース電極、符号３４がドレイン電極、同じく符号３５
がゲート電極である。
【００１６】他方の島領域２５には、表面にＰ型のベー
ス領域３６を形成し、ベース領域３６の表面にＮ＋エミ
ッタ領域３７を形成して、島領域２５をコレクタとする
ＮＰＮトランジスタとする。符号３８はＮ＋コレクタコ
ンタクト領域である。また、符号３９はエミッタ電極、
符号４０はベース電極、符号４１はコレクタ電極であ
る。
ス領域３６を形成し、ベース領域３６の表面にＮ＋エミ
ッタ領域３７を形成して、島領域２５をコレクタとする
ＮＰＮトランジスタとする。符号３８はＮ＋コレクタコ
ンタクト領域である。また、符号３９はエミッタ電極、
符号４０はベース電極、符号４１はコレクタ電極であ
る。
【００１７】これらの電極群は、対応する各拡散領域の
表面にオーミック接触すると共に、エピタキシャル層２
３表面を被覆するシリコン酸化膜４２の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３５
は、部分的に厚い酸化膜４３の上を拡張されて、例えば
直径が１．０〜１．５ｍｍの円形パターンからなる拡張
電極４４に連続する。拡張電極４４が、エレクトレット
コンデンサマイクに接続される。
表面にオーミック接触すると共に、エピタキシャル層２
３表面を被覆するシリコン酸化膜４２の上を延在し、各
回路素子間を接続して集積回路網を形成する。このう
ち、Ｊ−ＦＥＴのゲートに接続されるゲート電極３５
は、部分的に厚い酸化膜４３の上を拡張されて、例えば
直径が１．０〜１．５ｍｍの円形パターンからなる拡張
電極４４に連続する。拡張電極４４が、エレクトレット
コンデンサマイクに接続される。
【００１８】拡張電極４４の下部は、部分的に厚い酸化
膜４３を挟んで、Ｐ＋分離領域２４で囲まれた島領域２
５の一つが位置する。Ｎ＋埋め込み層２２は設けていな
い。また、回路素子を収納することもない。
膜４３を挟んで、Ｐ＋分離領域２４で囲まれた島領域２
５の一つが位置する。Ｎ＋埋め込み層２２は設けていな
い。また、回路素子を収納することもない。
【００１９】基板２１には、電極４５によって分離領域
を介して、及び裏面電極を介して接合分離用の接地電位
ＧＮＤが与えられる。拡張電極４４下部の島領域２５は
電位を印加しないフローティング状態で利用する構成と
している。
を介して、及び裏面電極を介して接合分離用の接地電位
ＧＮＤが与えられる。拡張電極４４下部の島領域２５は
電位を印加しないフローティング状態で利用する構成と
している。
【００２０】部分的に厚い酸化膜４３は、同じ配線層の
下に配置した酸化膜のうち、集積回路内で最も厚い膜厚
を具備する。すなわち、集積回路内に於いては各種拡散
熱処理が幾度となく行われており、これらの履歴に応じ
てエピタキシャル層表面には様々な膜厚の酸化膜が被覆
するのであるが、これらの膜厚のうち最も厚い酸化膜を
配置するのである。例えば、拡張電極４４を第１層目の
配線層で形成したとき、熱拡散を受けるエミッタ領域３
７の上部では酸化膜厚（ｔ１）が１０００Åと比較的薄
くなるのに対し、熱拡散を受けないコレクタ層（島領域
２５）の上部の酸化膜厚（ｔ２）は１．０μｍ程度と比
較的厚くなる。
下に配置した酸化膜のうち、集積回路内で最も厚い膜厚
を具備する。すなわち、集積回路内に於いては各種拡散
熱処理が幾度となく行われており、これらの履歴に応じ
てエピタキシャル層表面には様々な膜厚の酸化膜が被覆
するのであるが、これらの膜厚のうち最も厚い酸化膜を
配置するのである。例えば、拡張電極４４を第１層目の
配線層で形成したとき、熱拡散を受けるエミッタ領域３
７の上部では酸化膜厚（ｔ１）が１０００Åと比較的薄
くなるのに対し、熱拡散を受けないコレクタ層（島領域
２５）の上部の酸化膜厚（ｔ２）は１．０μｍ程度と比
較的厚くなる。
【００２１】一般的なバイポーラ型集積回路のプロセス
である場合、コレクタ層上の酸化膜厚は同一集積回路内
で最大膜厚を有する。従って、部分的に厚い酸化膜４３
は、少なくともコレクタ層上部の酸化膜（ｔ２）と同じ
膜厚であるか、あるいは何らかの追加工程を行うことに
よってコレクタ層上部の酸化膜（ｔ２）よりも膜厚を大
とする。何らかの追加工程は、例えば選択酸化によるＬ
ＯＣＯＳ酸化膜の形成、ＣＶＤ酸化膜等の積層とホトエ
ッチングによる部分的な酸化膜等が挙げられる。そし
て、部分的に厚い酸化膜４３の膜厚ｔ３は、１μｍ以
上、例えば２〜６μｍとするのが望ましい。
である場合、コレクタ層上の酸化膜厚は同一集積回路内
で最大膜厚を有する。従って、部分的に厚い酸化膜４３
は、少なくともコレクタ層上部の酸化膜（ｔ２）と同じ
膜厚であるか、あるいは何らかの追加工程を行うことに
よってコレクタ層上部の酸化膜（ｔ２）よりも膜厚を大
とする。何らかの追加工程は、例えば選択酸化によるＬ
ＯＣＯＳ酸化膜の形成、ＣＶＤ酸化膜等の積層とホトエ
ッチングによる部分的な酸化膜等が挙げられる。そし
て、部分的に厚い酸化膜４３の膜厚ｔ３は、１μｍ以
上、例えば２〜６μｍとするのが望ましい。
【００２２】図２は、この半導体装置の全体像を示す平
面図である。チップサイズが略２．５×３．０ｍｍ程度
の半導体チップ５０のほぼ中央部分に、直径が１．０〜
１．５ｍｍ程度の拡張電極４４が設けられており、拡張
電極４４の一部が延在してＪ−ＦＥＴ素子５１のゲート
電極３５に接続されている。半導体チップ５０の周辺部
には、外部接続用のボンディングパッド５２が複数個配
置されている。ボンディングパッド５２は、１辺が１０
０〜３００μｍの正方形を有する。他の回路素子、例え
ばＮＰＮトランジスタ、抵抗素子、容量素子などは、拡
張電極４４を除いた領域に、拡張電極４４を取り囲むよ
うにして配置されている。
面図である。チップサイズが略２．５×３．０ｍｍ程度
の半導体チップ５０のほぼ中央部分に、直径が１．０〜
１．５ｍｍ程度の拡張電極４４が設けられており、拡張
電極４４の一部が延在してＪ−ＦＥＴ素子５１のゲート
電極３５に接続されている。半導体チップ５０の周辺部
には、外部接続用のボンディングパッド５２が複数個配
置されている。ボンディングパッド５２は、１辺が１０
０〜３００μｍの正方形を有する。他の回路素子、例え
ばＮＰＮトランジスタ、抵抗素子、容量素子などは、拡
張電極４４を除いた領域に、拡張電極４４を取り囲むよ
うにして配置されている。
【００２３】図３に等価回路図を示した。拡張電極４４
下部の酸化膜厚を厚くしたことにより、拡張電極４４と
島領域２５とで形成される寄生容量Ｃ１が極めて小さく
なる。例えば、膜厚を５０００Åから２．０μｍに増大
したときに、その容量値は約３分の１になる。よって、
拡張電極４４から基板２１への信号の漏れを防止する事
が出来る。
下部の酸化膜厚を厚くしたことにより、拡張電極４４と
島領域２５とで形成される寄生容量Ｃ１が極めて小さく
なる。例えば、膜厚を５０００Åから２．０μｍに増大
したときに、その容量値は約３分の１になる。よって、
拡張電極４４から基板２１への信号の漏れを防止する事
が出来る。
【００２４】また、Ｊ−ＦＥＴ素子を形成した島領域２
５自体もフローティング状態で利用する構成とした。こ
れにより、Ｐ＋埋め込み層２６、Ｐ型ウェル領域２７、
ゲートコンタクト領域３０など、ゲート電位が印加され
るＰ型領域と島領域２５との接合に生じる空乏層を拡大
して、接地電位ＧＮＤに対する寄生容量を小さくするこ
とが出来る。これも、拡張電極４４から接地電位への漏
れ電流を防止することに寄与する。
５自体もフローティング状態で利用する構成とした。こ
れにより、Ｐ＋埋め込み層２６、Ｐ型ウェル領域２７、
ゲートコンタクト領域３０など、ゲート電位が印加され
るＰ型領域と島領域２５との接合に生じる空乏層を拡大
して、接地電位ＧＮＤに対する寄生容量を小さくするこ
とが出来る。これも、拡張電極４４から接地電位への漏
れ電流を防止することに寄与する。
【００２５】以下に本発明の製造方法を、図４〜図７を
用いて説明する。この例は、部分的に厚い酸化膜４３と
して、選択酸化によるＬＯＣＯＳ酸化膜を形成した例で
ある。
用いて説明する。この例は、部分的に厚い酸化膜４３と
して、選択酸化によるＬＯＣＯＳ酸化膜を形成した例で
ある。
【００２６】第１工程：図４（Ａ）参照
半導体基板２１を準備する。表面を熱酸化して酸化膜を
形成し、ホトエッチング手法によって酸化膜に開口部分
を形成する。該開口部分に露出する半導体基板２１表面
に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め込み層
２２を形成する。続いて、酸化膜を形成し直し、再度ホ
トエッチング手法によって酸化膜に開口部分を形成し、
基板２１表面にボロン（Ｂ）をイオン注入してＰ＋型の
埋込層２６および分離領域２４ａを形成する。
形成し、ホトエッチング手法によって酸化膜に開口部分
を形成する。該開口部分に露出する半導体基板２１表面
に、アンチモン（Ｓｂ）を拡散してＮ＋型の埋め込み層
２２を形成する。続いて、酸化膜を形成し直し、再度ホ
トエッチング手法によって酸化膜に開口部分を形成し、
基板２１表面にボロン（Ｂ）をイオン注入してＰ＋型の
埋込層２６および分離領域２４ａを形成する。
【００２７】第２工程：図４（Ｂ）参照
続いて、前記イオン注入用の酸化膜マスクを取り除いた
後、Ｎ型のエピタキシャル層２３を気相成長法によって
形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝０．６
〜２０Ω・ｃｍとする。
後、Ｎ型のエピタキシャル層２３を気相成長法によって
形成する。膜厚は５〜１２μｍとし、比抵抗ρ＝０．６
〜２０Ω・ｃｍとする。
【００２８】第３工程：図５（Ａ）参照
エピタキシャル層２３を形成した後、エピタキシャル層
２３の表面にＳｉ酸化膜を形成し、その上にレジストマ
スクを形成する。レジストマスクの開口部を通してボロ
ン（Ｂ、ＢＦ２）をイオン注入してＰ型のウェル領域２
７を形成する。全体に１１００℃、１〜３時間程度の熱
処理を与えて、イオン注入したＰ型のウェル領域２７を
熱拡散する。
２３の表面にＳｉ酸化膜を形成し、その上にレジストマ
スクを形成する。レジストマスクの開口部を通してボロ
ン（Ｂ、ＢＦ２）をイオン注入してＰ型のウェル領域２
７を形成する。全体に１１００℃、１〜３時間程度の熱
処理を与えて、イオン注入したＰ型のウェル領域２７を
熱拡散する。
【００２９】第４工程：図５（Ｂ）参照
続いて、前記の熱処理によりエピタキシャル層２３表面
に成長したＳｉ酸化膜の上にイオン注入用のレジストマ
スクを形成し、上側の分離領域２４ｂに対応する部分の
開口部を介してＰ型の不純物、ここではボロンをイオン
注入する。そして前記レジストマスクを除去した後、上
側と下側の分離領域２４ａ、２４ｂが結合するまで、そ
してＰ型埋め込み層２６とＰ型ウェル領域２７とが結合
するまで、同じく１１００℃、１〜３時間程度の熱処理
で拡散する。分離領域２４によって、エピタキシャル層
２３が接合型電界効果トランジスタ（Ｊ−ＦＥＴ）等を
形成すべき島領域２５に接合分離される。
に成長したＳｉ酸化膜の上にイオン注入用のレジストマ
スクを形成し、上側の分離領域２４ｂに対応する部分の
開口部を介してＰ型の不純物、ここではボロンをイオン
注入する。そして前記レジストマスクを除去した後、上
側と下側の分離領域２４ａ、２４ｂが結合するまで、そ
してＰ型埋め込み層２６とＰ型ウェル領域２７とが結合
するまで、同じく１１００℃、１〜３時間程度の熱処理
で拡散する。分離領域２４によって、エピタキシャル層
２３が接合型電界効果トランジスタ（Ｊ−ＦＥＴ）等を
形成すべき島領域２５に接合分離される。
【００３０】第５工程：図６（Ａ）参照
エピタキシャル層２３の表面を清浄化した後、膜厚が１
０００Å程度の新たな熱酸化膜６０を形成し、その上に
膜厚が１０００〜２０００Åのシリコン窒化膜６１を形
成する。シリコン窒化膜６１をパターニングして、拡張
電極４４を形成すべき領域を開口する。
０００Å程度の新たな熱酸化膜６０を形成し、その上に
膜厚が１０００〜２０００Åのシリコン窒化膜６１を形
成する。シリコン窒化膜６１をパターニングして、拡張
電極４４を形成すべき領域を開口する。
【００３１】第６工程：図６（Ｂ）参照
基板２１全体を１０００℃、数時間の熱処理を施して、
シリコン窒化膜６１の開口部にＬＯＣＯＳ酸化膜を形成
し、部分的に厚い酸化膜４３とする。この酸化膜は、エ
ピタキシャル層２３の表面から上方向、下方向に拡張し
て拡張電極４４下部のみに形成するか、必要とあらばそ
の箇所にも配置して良いものである。
シリコン窒化膜６１の開口部にＬＯＣＯＳ酸化膜を形成
し、部分的に厚い酸化膜４３とする。この酸化膜は、エ
ピタキシャル層２３の表面から上方向、下方向に拡張し
て拡張電極４４下部のみに形成するか、必要とあらばそ
の箇所にも配置して良いものである。
【００３２】第７工程：図７（Ａ）参照
エピタキシャル層２３表面に成長した酸化膜膜４２上に
イオン注入用のレジストマスクを形成し、ＮＰＮトラン
ジスタのベース領域３６とゲートコンタクト領域３０に
対応する部分を開口し、ここにベースの不純物であるボ
ロンをイオン注入する。そしてレジストマスク除去の
後、１１００℃、１〜２時間の熱処理によりベース拡散
を行う。ベース領域３６とゲートコンタクト領域３０は
Ｐ型ウェル領域２７よりは浅い拡散領域とし、ゲートコ
ンタクト領域３０はＰ型ウェル領域２７とＮ型島領域２
５とのＰＮ接合の上部を覆うようにして配置されてい
る。即ち、ゲートコンタクト領域３０はＰ型ウェル領域
２７の周辺部分を環状に取り囲んでいる。そして、再度
イオン注入用マスクを付け直し、形成予定のエミッタ領
域３７、ソース領域３１、ドレイン領域３２およびコレ
クタコンタクト領域３８に対応する部分を開口し、ここ
にＮ型の不純物であるヒ素またはリンをイオン注入す
る。
イオン注入用のレジストマスクを形成し、ＮＰＮトラン
ジスタのベース領域３６とゲートコンタクト領域３０に
対応する部分を開口し、ここにベースの不純物であるボ
ロンをイオン注入する。そしてレジストマスク除去の
後、１１００℃、１〜２時間の熱処理によりベース拡散
を行う。ベース領域３６とゲートコンタクト領域３０は
Ｐ型ウェル領域２７よりは浅い拡散領域とし、ゲートコ
ンタクト領域３０はＰ型ウェル領域２７とＮ型島領域２
５とのＰＮ接合の上部を覆うようにして配置されてい
る。即ち、ゲートコンタクト領域３０はＰ型ウェル領域
２７の周辺部分を環状に取り囲んでいる。そして、再度
イオン注入用マスクを付け直し、形成予定のエミッタ領
域３７、ソース領域３１、ドレイン領域３２およびコレ
クタコンタクト領域３８に対応する部分を開口し、ここ
にＮ型の不純物であるヒ素またはリンをイオン注入す
る。
【００３３】第８工程：図７（Ｂ）参照
更に、レジストマスクを付け直して、チャネル領域２８
に対応する部分のＳｉ酸化膜上に開口部６４を有するレ
ジストマスク６５を形成する。開口部６４の端は、ゲー
トコンタクト領域３０の上部に位置して、ウェル領域２
７の表面及び環状に形成されたゲートコンタクト領域３
０の内周端近傍の表面を露出する。そして、レジストマ
スク６５の開口部６４を通してＮ型の不純物であるヒ素
またはリンを１×１０12〜１０13atoms／cm3でイオン注
入し、チャネル領域２８を形成する。
に対応する部分のＳｉ酸化膜上に開口部６４を有するレ
ジストマスク６５を形成する。開口部６４の端は、ゲー
トコンタクト領域３０の上部に位置して、ウェル領域２
７の表面及び環状に形成されたゲートコンタクト領域３
０の内周端近傍の表面を露出する。そして、レジストマ
スク６５の開口部６４を通してＮ型の不純物であるヒ素
またはリンを１×１０12〜１０13atoms／cm3でイオン注
入し、チャネル領域２８を形成する。
【００３４】その後、レジストマスク層６５をそのまま
に、開口部６４を通してＰ型の不純物であるＢ又はＢＦ
2を１×１０13〜１０14atoms／cm3でイオン注入し、ト
ップゲート領域２９を形成する。
に、開口部６４を通してＰ型の不純物であるＢ又はＢＦ
2を１×１０13〜１０14atoms／cm3でイオン注入し、ト
ップゲート領域２９を形成する。
【００３５】そして前記イオン注入用マスクを取り除
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３７、ソース領域３１、ドレイン領域３２
を熱拡散すると共に、チャネル領域２８とトップゲート
領域２９を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域２８とトップゲート領域２９のイオン注入と熱
処理を行っても良い。
き、１０００℃、３０〜１時間のエミッタ拡散を行って
エミッタ領域３７、ソース領域３１、ドレイン領域３２
を熱拡散すると共に、チャネル領域２８とトップゲート
領域２９を熱拡散する。尚、エミッタ熱拡散の後にチャ
ネル領域２８とトップゲート領域２９のイオン注入と熱
処理を行っても良い。
【００３６】第９工程：これらの熱処理によってエピタ
キシャル層２３表面に形成されたシリコン酸化膜４２
に、一般的なホトエッチング手法によってコンタクト孔
を形成する。拡張電極４４を形成すべき領域には、ＬＯ
ＣＯＳ酸化によって得られた膜厚に加えて各種熱処理工
程による膜厚増大により、１．０〜４．０μｍの厚に酸
化膜４３が形成されている。
キシャル層２３表面に形成されたシリコン酸化膜４２
に、一般的なホトエッチング手法によってコンタクト孔
を形成する。拡張電極４４を形成すべき領域には、ＬＯ
ＣＯＳ酸化によって得られた膜厚に加えて各種熱処理工
程による膜厚増大により、１．０〜４．０μｍの厚に酸
化膜４３が形成されている。
【００３７】そして、全面にアルミニウム材料をスパッ
タあるいは蒸着手法によって膜厚１．０〜３．０μｍ膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極３３、ドレイン
電極３４、ゲート電極３５、エミッタ電極３９、ベース
電極４０、コレクタ電極４１、接地電極４５、及び拡張
電極４３を形成して、図１の構成を得る。
タあるいは蒸着手法によって膜厚１．０〜３．０μｍ膜
厚に形成し、一般的なホトエッチング手法によってホト
エッチングすることにより、ソース電極３３、ドレイン
電極３４、ゲート電極３５、エミッタ電極３９、ベース
電極４０、コレクタ電極４１、接地電極４５、及び拡張
電極４３を形成して、図１の構成を得る。
【００３８】上記の実施例は、Ｊ−ＦＥＴとしてＮチャ
ネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成す
ることも可能である。また、入力トランジスタとしてＪ
−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭ
ＯＳＦＥＴ素子を用いたものでも良い。
ネル型を例にしたが、Ｐチャネル型Ｊ−ＦＥＴを形成す
ることも可能である。また、入力トランジスタとしてＪ
−ＦＥＴを例にしたが、Ｎチャネル、Ｐチャネル型のＭ
ＯＳＦＥＴ素子を用いたものでも良い。
【００３９】
【発明の効果】本発明によれば、エピタキシャル層２３
の表面に部分的に膜厚の厚い絶縁膜４３を形成し、この
上に拡張電極４４を配置したので、寄生容量Ｃ１の容量
値を激減することが出来、これによって拡張電極４３に
印加された信号電流が漏れるのを防止できる利点を有す
る。
の表面に部分的に膜厚の厚い絶縁膜４３を形成し、この
上に拡張電極４４を配置したので、寄生容量Ｃ１の容量
値を激減することが出来、これによって拡張電極４３に
印加された信号電流が漏れるのを防止できる利点を有す
る。
【図１】本発明を説明する為の断面図である。
【図２】本発明を説明する為の平面図である。
【図３】本発明を説明するための回路図である。
【図４】本発明の製造方法を説明する為の断面図であ
る。
る。
【図５】本発明の製造方法を説明する為の断面図であ
る。
る。
【図６】本発明の製造方法を説明する為の断面図であ
る。
る。
【図７】本発明の製造方法を説明する為の断面図であ
る。
る。
【図８】従来例を説明するための断面図である。
【図９】従来例を説明するための回路図である。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/808
(56)参考文献 特開 平９−321057（ＪＰ，Ａ)
特開 平９−321160（ＪＰ，Ａ)
特開 昭58−197885（ＪＰ，Ａ)
特開 昭62−199050（ＪＰ，Ａ)
特開 昭50−11674（ＪＰ，Ａ)
特開 平６−217397（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/337
H01L 21/331
H01L 21/8222
H01L 27/06
H01L 29/732
H01L 29/808
Claims (4)
- 【請求項１】 一導電型の半導体基板と、前記基板の上
に形成したエピタキシャル層と、前記エピタキシャル層
を分離した島領域と、前記島領域の１つに形成した入力
トランジスタと、外部接続用のボンディングパッドと、
前記半導体基板の表面を被覆する絶縁膜と、前記半導体
基板のほぼ中央で前記ボンディングパッドより遥かに大
きい面積を有し、その一部が前記絶縁膜の上に延在され
て前記入力トランジスタの入力端子に接続される拡張電
極とを備え、前記拡張電極下部の前記エピタキシャル層
の表面に、部分的に膜厚の厚い絶縁膜を配置したことを
特徴とする半導体装置。 - 【請求項２】 前記部分的に厚い絶縁膜がＬＯＣＯＳ酸
化膜であることを特徴とする請求項１に記載の半導体装
置。 - 【請求項３】 前記入力トランジスタが、接合型電界効
果トランジスタであることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 前記島領域の一つに逆導電型の拡散領域
が形成され、該拡散領域をコレクタとして、バイポーラ
型トランジスタを構成したことを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08378199A JP3439149B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08378199A JP3439149B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277532A JP2000277532A (ja) | 2000-10-06 |
| JP3439149B2 true JP3439149B2 (ja) | 2003-08-25 |
Family
ID=13812179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08378199A Expired - Fee Related JP3439149B2 (ja) | 1999-03-26 | 1999-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3439149B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102244077A (zh) * | 2011-05-30 | 2011-11-16 | 上海宝逊电声器材有限公司 | 一种驻极体麦克风内置电容专用管芯及其制备方法 |
-
1999
- 1999-03-26 JP JP08378199A patent/JP3439149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000277532A (ja) | 2000-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |