JPH0997852A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH0997852A JPH0997852A JP25389595A JP25389595A JPH0997852A JP H0997852 A JPH0997852 A JP H0997852A JP 25389595 A JP25389595 A JP 25389595A JP 25389595 A JP25389595 A JP 25389595A JP H0997852 A JPH0997852 A JP H0997852A
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Abstract
(57)【要約】
【課題】 バイポーラ素子とＭＯＳ素子とを共存した集
積回路において、Ｎチャンネル型ＭＯＳ素子のバックゲ
ート抵抗を減少させる。 【解決手段】 基板２５表面にＮ＋埋め込み層２６を形
成する。基板２５の上に第１のエピタキシャル層３７と
第２のエピタキシャル層３８を形成する。第１と第２の
エピタキシャル層３７、３８を分離して複数の島領域２
１を形成する。第２のエピタキシャル層３８のＮ型層を
バックゲートとしてＰチャンネル型ＭＯＳ素子２２を、
第２のエピタキシャル層３８表面に形成したＰウェル領
域３４をバックゲートとしてＮチャンネル型ＭＯＳ素子
２３を形成する。Ｐウェル領域３４は第１と第２のエピ
タキシャル層３７、３８の境界に形成したＰ＋埋め込み
層２７に接してバックゲート抵抗を減じる。
積回路において、Ｎチャンネル型ＭＯＳ素子のバックゲ
ート抵抗を減少させる。 【解決手段】 基板２５表面にＮ＋埋め込み層２６を形
成する。基板２５の上に第１のエピタキシャル層３７と
第２のエピタキシャル層３８を形成する。第１と第２の
エピタキシャル層３７、３８を分離して複数の島領域２
１を形成する。第２のエピタキシャル層３８のＮ型層を
バックゲートとしてＰチャンネル型ＭＯＳ素子２２を、
第２のエピタキシャル層３８表面に形成したＰウェル領
域３４をバックゲートとしてＮチャンネル型ＭＯＳ素子
２３を形成する。Ｐウェル領域３４は第１と第２のエピ
タキシャル層３７、３８の境界に形成したＰ＋埋め込み
層２７に接してバックゲート抵抗を減じる。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラ素子と
ＭＯＳ素子とを共存した半導体集積回路の、特にＭＯＳ
素子のラッチアップ防止に関する。
ＭＯＳ素子とを共存した半導体集積回路の、特にＭＯＳ
素子のラッチアップ防止に関する。
【０００２】
【従来の技術】図６に従来のＢｉ−ＣＭＯＳ集積回路の
一例を示す。同図の装置は、各島領域１にＰチャンネル
型ＭＯＳ（以下Ｐ−ＭＯＳと称する）２、Ｎチャンネル
型ＭＯＳ（以下Ｎ−ＭＯＳと称する）３、ＮＰＮトラン
ジスタ４、を集積化したものである。５はＰ型の半導体
基板、６はＮ＋型の埋め込み層、７はＰ＋型の埋め込み
層、８はＰ＋型の分離領域、９はＬＯＣＯＳ酸化膜、１
０はＮＰＮトランジスタ４のＰ型のベース領域、１１は
ＮＰＮトランジスタ４のＮ＋型のエミッタ領域、１２は
ＮＰＮトランジスタ４のＮ＋型のコレクタコンタクト領
域、１３はＰ−ＭＯＳ２のＮ＋型のソース・ドレイン領
域、１４はＮーＭＯＳのＰ型のウェル領域、１５はＰ−
ＭＯＳのＰ＋型のソース・ドレイン領域、１６はゲート
電極である（例えば、特開昭５７ー１１８６６３号）。
一例を示す。同図の装置は、各島領域１にＰチャンネル
型ＭＯＳ（以下Ｐ−ＭＯＳと称する）２、Ｎチャンネル
型ＭＯＳ（以下Ｎ−ＭＯＳと称する）３、ＮＰＮトラン
ジスタ４、を集積化したものである。５はＰ型の半導体
基板、６はＮ＋型の埋め込み層、７はＰ＋型の埋め込み
層、８はＰ＋型の分離領域、９はＬＯＣＯＳ酸化膜、１
０はＮＰＮトランジスタ４のＰ型のベース領域、１１は
ＮＰＮトランジスタ４のＮ＋型のエミッタ領域、１２は
ＮＰＮトランジスタ４のＮ＋型のコレクタコンタクト領
域、１３はＰ−ＭＯＳ２のＮ＋型のソース・ドレイン領
域、１４はＮーＭＯＳのＰ型のウェル領域、１５はＰ−
ＭＯＳのＰ＋型のソース・ドレイン領域、１６はゲート
電極である（例えば、特開昭５７ー１１８６６３号）。
【０００３】Ｐ−ＭＯＳ２は島領域１のＮ型層をバック
ゲートとし、Ｎ−ＭＯＳ３はＰウェル領域１４をバック
ゲートとして各々動作する。バックゲートには各々ＶＣ
Ｃ電位とＧＮＤ電位が印可される。例えばＮ−ＭＯＳ３
では、図８に示すように、複数のＮーＭＯＳ３が形成さ
れたウェル領域１４の一部にＰ＋コンタクト領域１７を
配置し、アルミ電極１８によってＧＮＤ電位を印可する
ものである。図示しないが島領域１のＮ型層にはＮ＋コ
ンタクト領域を介して前記バックゲート用のＶＣＣ電位
が印可されている。また、Ｐ＋型の埋め込み層７は前記
バックゲート電位の抵抗を低下させる目的で設けてい
る。
ゲートとし、Ｎ−ＭＯＳ３はＰウェル領域１４をバック
ゲートとして各々動作する。バックゲートには各々ＶＣ
Ｃ電位とＧＮＤ電位が印可される。例えばＮ−ＭＯＳ３
では、図８に示すように、複数のＮーＭＯＳ３が形成さ
れたウェル領域１４の一部にＰ＋コンタクト領域１７を
配置し、アルミ電極１８によってＧＮＤ電位を印可する
ものである。図示しないが島領域１のＮ型層にはＮ＋コ
ンタクト領域を介して前記バックゲート用のＶＣＣ電位
が印可されている。また、Ｐ＋型の埋め込み層７は前記
バックゲート電位の抵抗を低下させる目的で設けてい
る。
【０００４】ところで、バイポーラ・ＭＯＳ型集積回路
では、通常、デジタル信号をＭＯＳロジックにより、ア
ナログ信号をバイポーラ素子により各々処理している。
この時ＮーＭＯＳ３のバックゲートと基板５とを共通電
位（ＧＮＤ）にすると、ＭＯＳロジックのスイッチング
動作に伴うデジタルノイズが基板５を介してバイポーラ
素子部分に流れ、アナログ回路を誤動作させるという問
題点がある。そこで、Ｎ＋型の埋め込み層６を配置する
ことでＰ＋埋め込み層７と基板５とを分離し、前記デジ
タルノイズの混入を低減することがなされていた。
では、通常、デジタル信号をＭＯＳロジックにより、ア
ナログ信号をバイポーラ素子により各々処理している。
この時ＮーＭＯＳ３のバックゲートと基板５とを共通電
位（ＧＮＤ）にすると、ＭＯＳロジックのスイッチング
動作に伴うデジタルノイズが基板５を介してバイポーラ
素子部分に流れ、アナログ回路を誤動作させるという問
題点がある。そこで、Ｎ＋型の埋め込み層６を配置する
ことでＰ＋埋め込み層７と基板５とを分離し、前記デジ
タルノイズの混入を低減することがなされていた。
【０００５】
【発明が解決しようとする課題】しかしながら、Ｐ＋埋
め込み層７は、Ｎ＋埋め込み層６と同じく基板５表面か
らの上方向の拡散によって形成され、しかもＮ＋埋め込
み層６のソースである砒素或いはアンチモンに対してＰ
＋型埋め込み層７を形成するボロンの拡散係数が大であ
ることを利用して作られている。そのため、図８に両者
の不純物濃度分布を示すように、Ｐ＋埋め込み層７は不
純物濃度が最も大きい部分がＮ＋埋め込み層５によって
相殺されるので、比抵抗が比較的大きいという特質があ
る。
め込み層７は、Ｎ＋埋め込み層６と同じく基板５表面か
らの上方向の拡散によって形成され、しかもＮ＋埋め込
み層６のソースである砒素或いはアンチモンに対してＰ
＋型埋め込み層７を形成するボロンの拡散係数が大であ
ることを利用して作られている。そのため、図８に両者
の不純物濃度分布を示すように、Ｐ＋埋め込み層７は不
純物濃度が最も大きい部分がＮ＋埋め込み層５によって
相殺されるので、比抵抗が比較的大きいという特質があ
る。
【０００６】一方、前記Ｐ＋埋め込み層７の抵抗値が大
きいという点は、図７に示したように、バックゲート抵
抗Ｒが大きくなり、コンタクト領域１７からの距離に応
じて、複数のＮ−ＭＯＳ３の間でゲートバイアスが異な
るという不具合を招く。また、抵抗Ｒにより電位差を発
生するので、Ｎ−ＭＯＳ３がスイッチング動作するとき
の寄生電流（ソースからウェル領域１４に流出する電
流）により他のＮ−ＭＯＳ３素子へのノイズの混入が生
じる。さらに、電位差が発生することによって、Ｐ＋ソ
ース・ドレイン領域１３のＰ、島領域１のＮ、Ｐウェル
領域１４のＰ、およびＮ＋ソース・ドレイン領域１５の
ＮからなるＰＮＰＮサイリスタが動作して、ＣＭＯＳ部
分がラッチアップに陥るという問題点もある。
きいという点は、図７に示したように、バックゲート抵
抗Ｒが大きくなり、コンタクト領域１７からの距離に応
じて、複数のＮ−ＭＯＳ３の間でゲートバイアスが異な
るという不具合を招く。また、抵抗Ｒにより電位差を発
生するので、Ｎ−ＭＯＳ３がスイッチング動作するとき
の寄生電流（ソースからウェル領域１４に流出する電
流）により他のＮ−ＭＯＳ３素子へのノイズの混入が生
じる。さらに、電位差が発生することによって、Ｐ＋ソ
ース・ドレイン領域１３のＰ、島領域１のＮ、Ｐウェル
領域１４のＰ、およびＮ＋ソース・ドレイン領域１５の
ＮからなるＰＮＰＮサイリスタが動作して、ＣＭＯＳ部
分がラッチアップに陥るという問題点もある。
【０００７】
【課題を解決するための手段】本発明は上記した従来の
欠点に鑑みなされたもので、第１と第２のエピタキシャ
ル層の２段構造とし、Ｎ＋埋め込み層を基板表面から、
Ｐ＋埋め込み層を前記第１のエピタキシャル層の表面か
ら形成することにより、Ｐ＋埋め込み層のＮ＋埋め込み
層によって消失される部分を減じ、もってＮ−ＭＯＳ３
のバックゲート領域の比抵抗を大幅に減じた半導体集積
回路とその製造方法を提供するものである。
欠点に鑑みなされたもので、第１と第２のエピタキシャ
ル層の２段構造とし、Ｎ＋埋め込み層を基板表面から、
Ｐ＋埋め込み層を前記第１のエピタキシャル層の表面か
ら形成することにより、Ｐ＋埋め込み層のＮ＋埋め込み
層によって消失される部分を減じ、もってＮ−ＭＯＳ３
のバックゲート領域の比抵抗を大幅に減じた半導体集積
回路とその製造方法を提供するものである。
【０００８】
【発明の実施の形態】以下に本発明の１実施例を詳細に
説明する。図１は本発明によって、島領域２１にＰチャ
ンネル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）２２、Ｎチャンネ
ル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）２３、縦型のＮＰＮト
ランジスタ２４とを集積化したバイポーラ・ＣＭＯＳ半
導体装置の構造を示す断面図である。
説明する。図１は本発明によって、島領域２１にＰチャ
ンネル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）２２、Ｎチャンネ
ル型ＭＯＳＦＥＴ（Ｎ−ＭＯＳ）２３、縦型のＮＰＮト
ランジスタ２４とを集積化したバイポーラ・ＣＭＯＳ半
導体装置の構造を示す断面図である。
【０００９】同図において、２５はＰ型のシリコン半導
体基板、２６はＮ＋型の埋め込み層、２７はＰ＋型の埋
め込み層、２８ａ、２８ｂは分離用のＰ＋型分離領域、
２９はＬＯＣＯＳ酸化膜、３０はＮＰＮトランジスタ２
４のＰ型のベース領域、３１はＮＰＮトランジスタ２４
のＮ＋型のエミッタ領域、３２はＮＰＮトランジスタ２
４のＮ＋型のコレクタコンタクト領域、３３はＰ−ＭＯ
Ｓ２２のＰ＋型ソース・ドレイン領域、３４はＮ−ＭＯ
Ｓ２３のＰ型のウェル領域、３５はＮ−ＭＯＳ２３のＮ
＋型のソース・ドレイン領域、３６はゲート酸化膜の上
に形成したポリシリコン層からなるゲート電極、３７は
Ｎ型の第１のエピタキシャル層、３８はＮ型の第２のエ
ピタキシャル層、３９はＰ＋型のコンタクト領域であ
る。
体基板、２６はＮ＋型の埋め込み層、２７はＰ＋型の埋
め込み層、２８ａ、２８ｂは分離用のＰ＋型分離領域、
２９はＬＯＣＯＳ酸化膜、３０はＮＰＮトランジスタ２
４のＰ型のベース領域、３１はＮＰＮトランジスタ２４
のＮ＋型のエミッタ領域、３２はＮＰＮトランジスタ２
４のＮ＋型のコレクタコンタクト領域、３３はＰ−ＭＯ
Ｓ２２のＰ＋型ソース・ドレイン領域、３４はＮ−ＭＯ
Ｓ２３のＰ型のウェル領域、３５はＮ−ＭＯＳ２３のＮ
＋型のソース・ドレイン領域、３６はゲート酸化膜の上
に形成したポリシリコン層からなるゲート電極、３７は
Ｎ型の第１のエピタキシャル層、３８はＮ型の第２のエ
ピタキシャル層、３９はＰ＋型のコンタクト領域であ
る。
【００１０】島領域２１は、基板２５の上に形成した第
１と第２のエピタキシャル層３７、３８を、第２のエピ
タキシャル層３８の表面から基板２５に到達するＰ＋分
離領域２８ａ、２９ｂで接合分離することにより形成さ
れている。Ｐ−ＭＯＳ２２、Ｎ−ＭＯＳ２３は共通の島
領域２１に形成されている。各ＭＯＳ素子はＬＯＣＯＳ
酸化膜２９により素子間分離が成される。ＬＯＣＯＳ２
９酸化膜は分離領域２８ｂの表面にも形成されている。
１と第２のエピタキシャル層３７、３８を、第２のエピ
タキシャル層３８の表面から基板２５に到達するＰ＋分
離領域２８ａ、２９ｂで接合分離することにより形成さ
れている。Ｐ−ＭＯＳ２２、Ｎ−ＭＯＳ２３は共通の島
領域２１に形成されている。各ＭＯＳ素子はＬＯＣＯＳ
酸化膜２９により素子間分離が成される。ＬＯＣＯＳ２
９酸化膜は分離領域２８ｂの表面にも形成されている。
【００１１】各島領域２１底部の基板２５表面にはＮ＋
埋め込み層２６が配置され、Ｎ＋埋め込み層２６は基板
２５表面から上下方向に向かって拡散されている。Ｐ＋
埋め込み層２７は第１のエピタキシャル層３７の表面に
埋め込まれ、第１のエピタキシャル層３７の表面から下
方向に拡散されてＮ＋埋め込み層２６に達すると共に、
上方向即ち第２のエピタキシャル層３８中に拡散されて
Ｐ型のウェル領域３４と連結する。Ｎ＋埋め込み層２６
によりＰ＋埋め込み層２７は基板２５と電気的に分離さ
れる。
埋め込み層２６が配置され、Ｎ＋埋め込み層２６は基板
２５表面から上下方向に向かって拡散されている。Ｐ＋
埋め込み層２７は第１のエピタキシャル層３７の表面に
埋め込まれ、第１のエピタキシャル層３７の表面から下
方向に拡散されてＮ＋埋め込み層２６に達すると共に、
上方向即ち第２のエピタキシャル層３８中に拡散されて
Ｐ型のウェル領域３４と連結する。Ｎ＋埋め込み層２６
によりＰ＋埋め込み層２７は基板２５と電気的に分離さ
れる。
【００１２】Ｐ−ＭＯＳ２２、Ｎ−ＭＯＳ２３は各々１
つしか図示していないが、実際は一つの島領域２１内に
各々多数の素子が形成されている。この場合島領域２１
のＮ型層にはＰ−ＭＯＳ２２のバックゲート電位として
ＶＣＣの如き電源電位が図示せぬコンタクト領域とアル
ミ電極により印可され、多数のＰ−ＭＯＳ２２の前記バ
ックゲート電位は共通である。同じく多数のＮ−ＭＯＳ
２３はＰウェル領域３４が共通のバックゲート領域とな
り、Ｐ＋埋め込み層２７も共用される。そしてＰウェル
領域３４の表面に形成した図示せぬコンタクト領域とア
ルミ電極を介して（図７に示したコンタクト領域１７と
アルミ電極１８のように）、Ｐウェル領域３４とＰ＋埋
め込み層２７に接地電位（ＧＮＤ）の如きバックゲート
電位を印加している。
つしか図示していないが、実際は一つの島領域２１内に
各々多数の素子が形成されている。この場合島領域２１
のＮ型層にはＰ−ＭＯＳ２２のバックゲート電位として
ＶＣＣの如き電源電位が図示せぬコンタクト領域とアル
ミ電極により印可され、多数のＰ−ＭＯＳ２２の前記バ
ックゲート電位は共通である。同じく多数のＮ−ＭＯＳ
２３はＰウェル領域３４が共通のバックゲート領域とな
り、Ｐ＋埋め込み層２７も共用される。そしてＰウェル
領域３４の表面に形成した図示せぬコンタクト領域とア
ルミ電極を介して（図７に示したコンタクト領域１７と
アルミ電極１８のように）、Ｐウェル領域３４とＰ＋埋
め込み層２７に接地電位（ＧＮＤ）の如きバックゲート
電位を印加している。
【００１３】第１のエピタキシャル層２７は２〜３μの
膜厚に、第２のエピタキシャル層３８は３〜５μの膜厚
に形成されている。Ｎ＋埋め込み層２６は（プロセスに
もよるが）基板２６表面から上方向に１〜２μの拡散深
さではいあがりＰ＋埋め込み層２７のＰ型不純物を相殺
するが、本発明はＰ＋埋め込み層２７を第１のエピタキ
シャル層３７表面から形成するので、前記Ｎ＋埋め込み
層２６で相殺される量が少なく済む。図９に本発明の不
純物濃度のプロファイルを示す。Ｐ＋埋め込み層２７の
不純物濃度のピークが第１のエピタキシャル層３７表面
にあるので、結果Ｐ＋埋め込み層２７としてＰ型層を形
成する残り幅（図示Ｗ）が３μ程度残ることになり、約
１μ程度しか残らない従来の構造に比べて残り幅Ｗが大
となる。しかもピークがＮ＋埋め込み層２６に消去され
る従来例に比べ、本発明はピークが残るので、Ｐ＋埋め
込み層２７の比抵抗を大幅に減じることができるのであ
る。
膜厚に、第２のエピタキシャル層３８は３〜５μの膜厚
に形成されている。Ｎ＋埋め込み層２６は（プロセスに
もよるが）基板２６表面から上方向に１〜２μの拡散深
さではいあがりＰ＋埋め込み層２７のＰ型不純物を相殺
するが、本発明はＰ＋埋め込み層２７を第１のエピタキ
シャル層３７表面から形成するので、前記Ｎ＋埋め込み
層２６で相殺される量が少なく済む。図９に本発明の不
純物濃度のプロファイルを示す。Ｐ＋埋め込み層２７の
不純物濃度のピークが第１のエピタキシャル層３７表面
にあるので、結果Ｐ＋埋め込み層２７としてＰ型層を形
成する残り幅（図示Ｗ）が３μ程度残ることになり、約
１μ程度しか残らない従来の構造に比べて残り幅Ｗが大
となる。しかもピークがＮ＋埋め込み層２６に消去され
る従来例に比べ、本発明はピークが残るので、Ｐ＋埋め
込み層２７の比抵抗を大幅に減じることができるのであ
る。
【００１４】この様にＰ＋埋め込み層２７の比抵抗を減
じることは、ＮーＭＯＳ２３にとって多大なメリットを
与える。第１に、バックゲート抵抗が減るので、ＮーＭ
ＯＳ２３がスイッチング動作する際にＮ＋ソース領域３
５からＰウェル領域３４へ流出する電流による電位上昇
が無く、その結果、多数のＮ−ＭＯＳ２３の素子間で反
転電圧Ｖｔに差が生じることに依る動作のばらつきを減
らすことができる。第２に、前記流出する電流を直ちに
接地電位に吸い出すことができるので、１つのＮ−ＭＯ
Ｓ２３が他のＮ−ＭＯＳ２３に与えるノイズを減らすこ
とができる。これらにより、ＭＯＳロジック回路の誤動
作を防止できる。第３に、前記流出する電流による電位
差の発生が少ないので、Ｐ＋ソース・ドレイン領域１３
のＰ、島領域１のＮ、Ｐウェル領域１４のＰ、およびＮ
＋ソース・ドレイン領域１５のＮからなるＰＮＰＮサイ
リスタの動作を防止することができる。
じることは、ＮーＭＯＳ２３にとって多大なメリットを
与える。第１に、バックゲート抵抗が減るので、ＮーＭ
ＯＳ２３がスイッチング動作する際にＮ＋ソース領域３
５からＰウェル領域３４へ流出する電流による電位上昇
が無く、その結果、多数のＮ−ＭＯＳ２３の素子間で反
転電圧Ｖｔに差が生じることに依る動作のばらつきを減
らすことができる。第２に、前記流出する電流を直ちに
接地電位に吸い出すことができるので、１つのＮ−ＭＯ
Ｓ２３が他のＮ−ＭＯＳ２３に与えるノイズを減らすこ
とができる。これらにより、ＭＯＳロジック回路の誤動
作を防止できる。第３に、前記流出する電流による電位
差の発生が少ないので、Ｐ＋ソース・ドレイン領域１３
のＰ、島領域１のＮ、Ｐウェル領域１４のＰ、およびＮ
＋ソース・ドレイン領域１５のＮからなるＰＮＰＮサイ
リスタの動作を防止することができる。
【００１５】図２以降は上記の構造の製造方法を工程順
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図２（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２６を準備する。基板
２６の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２６表面に
アンチモンまたは砒素を初期拡散する。
に示す断面図である。以下、図面に従って製造方法を詳
細に説明する。まず図２（Ａ）を参照して、基板となる
Ｐ型の単結晶シリコン半導体基板２６を準備する。基板
２６の表面を熱酸化して酸化膜を形成し、該酸化膜の上
にレジストを塗布、露光、現像し該レジストパターンを
マスクとして前記酸化膜をエッチングすることにより酸
化膜パターンを形成する。前記レジストマスクの除去
後、前記酸化膜パターンをマスクとして基板２６表面に
アンチモンまたは砒素を初期拡散する。
【００１６】図２（Ｂ）を参照して、前記酸化膜を除去
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚２〜３μの第１のエピタキシャル層３７を形成す
る。一旦装置から取り出し、第１のエピタキシャル層３
７表面にボロンを初期導入して、Ｐ＋埋め込み層２７と
分離領域２８ａを形成する。図３（Ａ）を参照して、拡
散に使用した第１のエピタキシャル層３７上の酸化膜を
除去した後、再度気相成長法により第１のエピタキシャ
ル層３７表面にＮ型の第２のエピタキシャル層３８を形
成する。膜厚は３〜５μである。第２のエピタキシャル
層３８の上に酸化膜とレジストマスクを形成し、上から
ボロンを加速電圧６０〜１００ＫｅＶ、ドーズ量５×１
０の１２乗〜５×１０の１３乗でイオン注入することに
より、Ｐチャンネル型ＭＯＳＦＥＴ２２を形成するため
のＰ型ウェル領域３９と分離領域２８ｂを形成する。
して基板２５表面を露出した後、全面に気相成長法によ
り膜厚２〜３μの第１のエピタキシャル層３７を形成す
る。一旦装置から取り出し、第１のエピタキシャル層３
７表面にボロンを初期導入して、Ｐ＋埋め込み層２７と
分離領域２８ａを形成する。図３（Ａ）を参照して、拡
散に使用した第１のエピタキシャル層３７上の酸化膜を
除去した後、再度気相成長法により第１のエピタキシャ
ル層３７表面にＮ型の第２のエピタキシャル層３８を形
成する。膜厚は３〜５μである。第２のエピタキシャル
層３８の上に酸化膜とレジストマスクを形成し、上から
ボロンを加速電圧６０〜１００ＫｅＶ、ドーズ量５×１
０の１２乗〜５×１０の１３乗でイオン注入することに
より、Ｐチャンネル型ＭＯＳＦＥＴ２２を形成するため
のＰ型ウェル領域３９と分離領域２８ｂを形成する。
【００１７】図３（Ｂ）を参照して、基板２６全体に約
１１００℃、３〜４時間の熱処理を加えることにより、
Ｐ型ウェル領域３９を深さ２μ程度にまで熱拡散する。
尚、ウェル領域３４と分離領域２８ｂとを同時的に形成
すると工程を簡素化できる。必要なければ、図３（Ｂ）
の工程を終了した後改めてＰ＋分離領域を形成しても良
い。また、第１のエピタキシャル層３７表面に設けた分
離領域２８ａが基板２５まで貫通しないのであれば、図
２（Ａ）の工程において基板２５表面から上方向に拡散
する分離領域を形成しておいても良い。
１１００℃、３〜４時間の熱処理を加えることにより、
Ｐ型ウェル領域３９を深さ２μ程度にまで熱拡散する。
尚、ウェル領域３４と分離領域２８ｂとを同時的に形成
すると工程を簡素化できる。必要なければ、図３（Ｂ）
の工程を終了した後改めてＰ＋分離領域を形成しても良
い。また、第１のエピタキシャル層３７表面に設けた分
離領域２８ａが基板２５まで貫通しないのであれば、図
２（Ａ）の工程において基板２５表面から上方向に拡散
する分離領域を形成しておいても良い。
【００１８】図４（Ａ）を参照して、先の熱酸化で第１
のエピタキシャル層４３の表面に形成された酸化膜を完
全に除去し、再度熱酸化して表面に５００オングストロ
ーム程度の酸化膜４０を形成する。酸化膜４０の上にＣ
ＶＤ法によって膜厚１０００オングストローム程度のシ
リコン窒化膜４１を形成し、これをパターニングするこ
とにより所望の領域の酸化膜４０表面を露出する耐酸化
膜を形成する。
のエピタキシャル層４３の表面に形成された酸化膜を完
全に除去し、再度熱酸化して表面に５００オングストロ
ーム程度の酸化膜４０を形成する。酸化膜４０の上にＣ
ＶＤ法によって膜厚１０００オングストローム程度のシ
リコン窒化膜４１を形成し、これをパターニングするこ
とにより所望の領域の酸化膜４０表面を露出する耐酸化
膜を形成する。
【００１９】図４（Ｂ）を参照して、基板２５全体を約
１０００℃、５〜６時間のスチーム酸化を行うことによ
り、シリコン窒化膜４１が被覆していない部分の第２の
エピタキシャル層３８表面にＬＯＣＯＳ酸化膜２９を形
成する。ＬＯＣＯＳ酸化膜２９は、第２のエピタキシャ
ル層３８表面から上方向に約０．３μ、下方向に約０．
４μの厚みを持って形成される。選択酸化に用いたシリ
コン窒化膜４１を除去し、次いでＬＯＣＯＳ酸化膜２９
を除く第２のエピタキシャル層３８表面の薄い酸化膜４
１を除去し、新たに熱酸化を行うことで膜厚５００〜８
００オングストロームのＭＯＳ素子のゲート酸化膜４２
を形成する。尚、以上までの工程の熱処理で分離領域２
８ａ、２８ｂが連結し、第１と第２のエピタキシャル層
３７、３８を分離して複数の島領域２１を形成する。
１０００℃、５〜６時間のスチーム酸化を行うことによ
り、シリコン窒化膜４１が被覆していない部分の第２の
エピタキシャル層３８表面にＬＯＣＯＳ酸化膜２９を形
成する。ＬＯＣＯＳ酸化膜２９は、第２のエピタキシャ
ル層３８表面から上方向に約０．３μ、下方向に約０．
４μの厚みを持って形成される。選択酸化に用いたシリ
コン窒化膜４１を除去し、次いでＬＯＣＯＳ酸化膜２９
を除く第２のエピタキシャル層３８表面の薄い酸化膜４
１を除去し、新たに熱酸化を行うことで膜厚５００〜８
００オングストロームのＭＯＳ素子のゲート酸化膜４２
を形成する。尚、以上までの工程の熱処理で分離領域２
８ａ、２８ｂが連結し、第１と第２のエピタキシャル層
３７、３８を分離して複数の島領域２１を形成する。
【００２０】図５（Ａ）を参照して、ゲート酸化膜４２
の上に膜厚４０００オングストローム程度のポリシリコ
ン層を堆積し、これをパターニングして各ＭＯＳＦＥＴ
２２、２３のゲート電極３６を形成する。図５（Ｂ）を
参照して、第２のエピタキシャル層３８表面からボロン
を拡散することによりＮＰＮトランジスタ２４のＰ型ベ
ース領域３１を、リンまたは砒素をイオン注入法で拡散
することによりＮ＋エミッタ領域３１、Ｎ＋コレクタコ
ンタクト領域３２を形成し、次いでボロンをイオン注入
法で拡散することによりＰ−ＭＯＳ２２のＰ＋ソース・
ドレイン領域３３を形成し、次いでヒ素をイオン注入法
で拡散することによりＮ−ＭＯＳ２３のソース・ドレイ
ン領域３４を形成する。その際必要とあらば、Ｎ＋型ま
たはＰ＋型ソースドレイン領域３３、３４の拡散で例え
ばベースのコンタクト領域３９のようなコンタクト領域
を形成しても良い。
の上に膜厚４０００オングストローム程度のポリシリコ
ン層を堆積し、これをパターニングして各ＭＯＳＦＥＴ
２２、２３のゲート電極３６を形成する。図５（Ｂ）を
参照して、第２のエピタキシャル層３８表面からボロン
を拡散することによりＮＰＮトランジスタ２４のＰ型ベ
ース領域３１を、リンまたは砒素をイオン注入法で拡散
することによりＮ＋エミッタ領域３１、Ｎ＋コレクタコ
ンタクト領域３２を形成し、次いでボロンをイオン注入
法で拡散することによりＰ−ＭＯＳ２２のＰ＋ソース・
ドレイン領域３３を形成し、次いでヒ素をイオン注入法
で拡散することによりＮ−ＭＯＳ２３のソース・ドレイ
ン領域３４を形成する。その際必要とあらば、Ｎ＋型ま
たはＰ＋型ソースドレイン領域３３、３４の拡散で例え
ばベースのコンタクト領域３９のようなコンタクト領域
を形成しても良い。
【００２１】その後、集積回路の回路網を構成するため
にアルミ材料による電極配線（図示せず）を形成する。
この様に、第１のエピタキシャル層３７を形成したのち
第１のエピタキシャル層３７表面にＰ＋埋め込み層を形
成することにより、不純物濃度のピークが第１のエピタ
キシャル層３７表面近傍に位置するＰ＋埋め込み層２７
を形成することができる。
にアルミ材料による電極配線（図示せず）を形成する。
この様に、第１のエピタキシャル層３７を形成したのち
第１のエピタキシャル層３７表面にＰ＋埋め込み層を形
成することにより、不純物濃度のピークが第１のエピタ
キシャル層３７表面近傍に位置するＰ＋埋め込み層２７
を形成することができる。
【００２２】
【発明の効果】以上に説明したとおり、本発明によれば
Ｐ＋埋め込み層２７の不純物濃度のピークを第１のエピ
タキシャル層３７表面近傍に位置させ、Ｎ＋埋め込み層
２６によって消滅させられる部分を少なくしたので、Ｐ
＋埋め込み層２７の幅Ｗを大きくできる。その結果Ｐ＋
埋め込み層２７の比抵抗を減じてＮ−ＭＯＳ２３のバッ
クゲート電圧を減じることができるので、Ｎ−ＭＯＳ２
３相互間のノイズの混入を防止し、Ｎ−ＭＯＳ２３のＶ
ｔ変動を抑えて回路動作の安定化を図ることができる。
更に、Ｐ−ＭＯＳ２２との組み合わせで生じるラッチア
ップに対しても強くなる利点を有する。
Ｐ＋埋め込み層２７の不純物濃度のピークを第１のエピ
タキシャル層３７表面近傍に位置させ、Ｎ＋埋め込み層
２６によって消滅させられる部分を少なくしたので、Ｐ
＋埋め込み層２７の幅Ｗを大きくできる。その結果Ｐ＋
埋め込み層２７の比抵抗を減じてＮ−ＭＯＳ２３のバッ
クゲート電圧を減じることができるので、Ｎ−ＭＯＳ２
３相互間のノイズの混入を防止し、Ｎ−ＭＯＳ２３のＶ
ｔ変動を抑えて回路動作の安定化を図ることができる。
更に、Ｐ−ＭＯＳ２２との組み合わせで生じるラッチア
ップに対しても強くなる利点を有する。
【図面の簡単な説明】
【図１】本発明を説明する為の断面図である。
【図２】本発明の製造方法を説明する断面図である。
【図３】本発明の製造方法を説明する断面図である。
【図４】本発明の製造方法を説明する断面図である。
【図５】本発明の製造方法を説明する断面図である。
【図６】従来例を説明する断面図である。
【図７】従来例を説明する断面図である。
【図８】従来例の不純物濃度プロファイルを示す図であ
る。
る。
【図９】本発明の不純物濃度プロファイルを示す図であ
る。
る。
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記半導体基板の表面に埋め込み形成した複数の逆導電
型の埋め込み層と、 前記基板の上に形成した逆導電型の第１のエピタキシャ
ル層、及び前記第１のエピタキシャル層の上に形成した
逆導電型の第２のエピタキシャル層と、 前記第１と第２のエピタキシャル層を多数の島領域に分
離する分離手段と、 第１の島領域に形成した、一導電型のベース領域と、 前記一導電型ベース領域の表面に形成した逆導電型のエ
ミッタ領域と、 第２の島領域の、前記第１と第２のエピタキシャル層の
境界から上下方向に形成され、前記逆導電型の埋め込み
層に到達する、一導電型の埋め込み層と、 前記第２の島領域の表面から前記一導電型の埋め込み層
に到達する、一導電型のウェル領域と、 前記ウェル領域の上に、ゲート絶縁膜を挟んで位置する
第１のゲート電極と、 前記ゲート電極近傍の前記ウェル領域の表面に形成し
た、逆導電型のソース・ドレイン領域と、 前記第２の島領域の上に、ゲート絶縁膜を挟んで位置す
る第２のゲート電極と、 前記第２のゲート電極近傍の前記第２の島領域の表面に
形成した、一導電型のソース・ドレイン領域と、を具備
することを特徴とする半導体集積回路。 - 【請求項２】一導電型の半導体基板を準備する工程と、 前記基板の表面に逆導電型の埋め込み層を形成する工程
と、 前記基板の上に逆導電型の第１のエピタキシャル層を形
成する工程と、 前記第１のエピタキシャル層の表面に一導電型の埋め込
み層を形成する工程と、 前記第１のエピタキシャル層の表面に逆導電型の第２の
エピタキシャル層を形成する工程と、 前記第１と第２のエピタキシャル層を分離して複数の島
領域を形成する工程と、 前記島領域の一つに、前記一導電型の埋め込み層と連結
する一導電型のウェル領域を形成する工程と、 前記島領域の一つに、一導電型のベース領域と逆導電型
のエミッタ領域を形成して、前記島領域をコレクタとす
るトランジスタを形成する工程と、 前記島領域の他の一つに、ゲート絶縁膜を挟んでゲート
電極を形成する工程と、 前記ゲート電極近傍の前記ウェル領域の表面に、逆導電
型のソース・ドレイン領域を形成する工程と、 前記ゲート電極近傍の前記島領域の他の一つの表面に、
一導電型のソース・ドレイン領域を形成する工程と、を
具備することを特徴とする半導体集積回路の製造方法。 - 【請求項３】 前記一導電型の埋め込み層の形成と同時
に、前記分離手段の一つを構成する分離領域を形成する
ことを特徴とする、請求項２に記載の半導体集積回路の
製造方法。 - 【請求項４】 前記一導電型のウェル領域の形成と同時
に、前記分離手段の一つを構成する分離領域を形成する
ことを特徴とする、請求項２に記載の半導体集積回路の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25389595A JPH0997852A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25389595A JPH0997852A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0997852A true JPH0997852A (ja) | 1997-04-08 |
Family
ID=17257595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25389595A Pending JPH0997852A (ja) | 1995-09-29 | 1995-09-29 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0997852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026161A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| US7808078B2 (en) | 2008-08-26 | 2010-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8729662B2 (en) | 2008-09-12 | 2014-05-20 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
-
1995
- 1995-09-29 JP JP25389595A patent/JPH0997852A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026161A (ja) * | 2000-07-07 | 2002-01-25 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP4623800B2 (ja) * | 2000-07-07 | 2011-02-02 | 三洋電機株式会社 | 半導体集積回路装置 |
| US7808078B2 (en) | 2008-08-26 | 2010-10-05 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8729662B2 (en) | 2008-09-12 | 2014-05-20 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
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