JP4623800B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板上にモノリシックに形成された素子間のノイズが半導体基板を介して伝搬することを防ぐために、第1エピタキシャル層にバリア層を設けた半導体集積回路装置に関する。
【0002】
【従来の技術】
NPN型トランジスタとC−MOSトランジスタを一体化してモノリシックに形成した半導体装置は、PLL内蔵のVCO、テレビのチューナー、携帯電話、コードレス電話等の高周波の受信機として使用されている。
【0003】
図6に、従来の一例の半導体集積回路装置の断面図を示す。この半導体集積回路装置は、P―型の半導体基板5上にN-型のエピタキシャル層6が積層される。そして、エピタキシャル層6をP+型分離領域9により第1の島領域7および第2の島領域8へと分離する。
【0004】
この第1の島領域7にはNPNトランジスタ1が、また、第2の島領域8にはC−MOSトランジスタ2が一体化してモノリシックに形成される。
【0005】
また、P+型分離領域9は、P―型の半導体基板5の表面から上下方向へ拡散するP+型分離領域10、エピタキシャル層の表面から拡散するP+型分離領域11の2者が連結することで形成される。また、P+型分離領域11上には、LOCOS酸化膜12が形成されることで、より素子間分離が成される。
【0006】
NPNトランジスタ1では、P―型の半導体基板5とN-型のエピタキシャル層6との間にN+型埋め込み層13が形成され、このエピタキシャル層6をコレクタとしたものである。そして、エピタキシャル層6には、N+型拡散領域14、17、P型の拡散領域15およびP+型の拡散領域16が形成される。N+型拡散領域14はコレクタ導出領域として働くが、N+型埋め込み層13と連結することで低抵抗領域を形成しコレクタ電流を効率的に取り出すことができる。N+型拡散領域17はエミッタとして働き、P型拡散領域15はベースとして働くことで、このNPNトランジスタ1は形成される。そして、電極18、19等を介して電気接続される。
【0007】
C−MOSトランジスタ2では、NチャンネルMOSトランジスタ3が形成される領域において、P―型の半導体基板5とN-型のエピタキシャル層6との間にP+型埋め込み層20が形成される。このエピタキシャル層6の表面からP型ウェル領域22がイオン注入により形成され、このウェル領域22とP+型埋め込み層20が連結する。このウェル領域22には、N+型拡散領域23、24が形成されるが、N+型拡散領域23はソース領域として、N+型拡散領域24はドレイン領域として形成される。そして、このウェル領域22上には、NチャンネルMOSトランジスタ3のゲート電極として多結晶シリコン27、シリコン酸化膜28が形成される。
【0008】
また、PチャンネルMOSトランジスタ4が形成される領域において、P―型の半導体基板5とN-型のエピタキシャル層6との間にN+型埋め込み層21が形成される。エピタキシャル層6には、P+型拡散領域25、26が形成されるが、P+型拡散領域25はソース領域として、P+型拡散領域26はドレイン領域として形成される。そして、このエピタキシャル層6上には、PチャンネルMOSトランジスタ3のゲート電極として多結晶シリコン29、シリコン酸化膜30が形成される。
【0009】
【発明が解決しようとする課題】
従来の半導体集積回路装置のNチャンネルMOSトランジスタ3では、P―型の半導体基板5とN-型のエピタキシャル層6との間にP+型埋め込み層20が形成された。そして、エピタキシャル層6の表面からP型ウェル領域22が形成され、ウェル領域22とP+型埋め込み層20が連結していた。
【0010】
そのため、NチャンネルMOSトランジスタ3において、P―型の半導体基板5、P+型埋め込み層20およびP型ウェル領域22の3者でP型の領域が連結されていた。そのことにより、NチャンネルMOSトランジスタ3で発生したノイズが基板5を介してNPNトランジスタ1に伝わり、NPNトランジスタ1の動作に悪影響を与えてしまう課題が生じた。
【0011】
【課題を解決するための手段】
本発明は、上記した従来の課題に鑑みてなされたもので、本発明である半導体集積回路装置では、C―MOSトランジスタの領域において、P―型の半導体基板とN-型のエピタキシャル層との間にN+型埋め込み層を形成することでNチャンネルMOSトランジスタから発生するノイズを防止する構造を有している。
【0012】
しかし、従来の半導体集積回路装置と同様に、P―型の半導体基板上にN-型のエピタキシャル層を形成しこの間にN+型埋め込み層を形成すると、C―MOSトランジスタにおいて耐圧不良が発生し、動作不良を起こしてしまう。
【0013】
その結果、本発明である半導体集積回路装置では、P―型の半導体基板上にノンドープによる第1のエピタキシャル層とN-型の第2のエピタキシャル層との2層構造のエピタキシャル層が形成される。そして、P―型の半導体基板とノンドープによる第1のエピタキシャル層との間にN+型埋め込み層が形成され、ノンドープによる第1のエピタキシャル層とN-型の第2のエピタキシャル層との間にNチャンネルMOSトランジスタ用のP+型埋め込み層が形成される。
【0014】
このことにより、NチャンネルMOSトランジスタから発生するノイズが基板を介してNPNトランジスタに伝わり、NPNトランジスタの動作に悪影響を与えることを防ぐと同時に、C―MOSトランジスタの耐圧不良にも対処した半導体集積回路装置を得ることができる。
【0015】
【発明の実施の形態】
以下に本発明の実施の形態について図面を参照しながら詳細に説明する。
【0016】
図1は、NPNトランジスタ41とC―MOSトランジスタ42とを組み込んだICの断面図である。
【0017】
P―型の単結晶シリコン基板45にノンドープにより厚さ1.0〜3.0μmの第1エピタキシャル46層が形成され、その上に気相成長法によりNまたはN-で積層した厚さ1.0〜2.0μmの第2エピタキシャル層47が形成される。そして、第1および第2エピタキシャル層46、47は、両者を完全に貫通するP+型分離領域48によってNPNトランジスタ41を形成する第1の島領域52と、C―MOSトランジスタ42を形成する第2の島領域53とに電気的に分離される。この分離領域48は、第1エピタキシャル層46表面から上下方向に拡散した第1の分離領域49および第2エピタキシャル層47の表面から拡散した第2の分離領域50から成り、2者が連結することで第1および第2エピタキシャル層46、47を島状に分離する。また、P+型分離領域50上には、LOCOS酸化膜51が形成されることで、より素子間分離が成される。
【0018】
NPNトランジスタ41では、P―型の半導体基板45上にノンドープの第1エピタキシャル層46を形成し、第1エピタキシャル層46とN-型の第2エピタキシャル層47との間にN+型埋め込み層54が形成され、この第2エピタキシャル層47をコレクタとしたものである。N+型埋め込み層54は、第1エピタキシャル層46を貫通して基板45の表面まで拡散される。そして、第2エピタキシャル層47には、N+型拡散領域55、P型の拡散領域56およびP+型の拡散領域57が形成される。N+型拡散領域55はコレクタ導出領域として働くが、N+型埋め込み層54と連結することで低抵抗領域を形成しコレクタ電流を効率的に取り出すことができる。ここで、電極59はリンがドープされた多結晶シリコンで形成される。この多結晶シリコンに熱処理を加えることで、自動的にリンがP型の拡散領域56に浸透しN+型ドライブイン拡散領域58が形成される。N+型ドライブイン拡散領域58は小さい領域として形成され、高周波特性に適している。そして、N+型ドライブイン拡散領域58はエミッタとして働き、P型拡散領域56はベースとして働くことで、このNPNトランジスタ41は形成される。
【0019】
C−MOSトランジスタ42では、P―型の半導体基板45とノンドープの第1エピタキシャル層46との間にN+型埋め込み層61が形成される。そして、NチャンネルMOSトランジスタ43が形成される領域において、第1エピタキシャル層46とN-型の第2エピタキシャル層47との間にP+型埋め込み層62が形成される。この第2エピタキシャル層47の表面からP型ウェル領域64がイオン注入により形成され、このウェル領域64とP+型埋め込み層62が連結する。このウェル領域64には、N+型拡散領域65、66が形成されるが、N+型拡散領域65はソース領域として、N+型拡散領域66はドレイン領域として形成される。そして、このウェル領域64上には、NチャンネルMOSトランジスタ43のゲート電極として多結晶シリコン69、シリコン酸化膜70が形成される。
【0020】
また、PチャンネルMOSトランジスタ44が形成される領域において、第1エピタキシャル層46と第2エピタキシャル層47との間にN+型埋め込み層63が形成される。第2エピタキシャル層47には、P+型拡散領域67、68が形成されるが、P+型拡散領域67はソース領域として、P+型拡散領域68はドレイン領域として形成される。そして、この第2エピタキシャル層47上には、PチャンネルMOSトランジスタ44のゲート電極として多結晶シリコン71、シリコン酸化膜72が形成される。
【0021】
そして、NチャンネルMOSトランジスタ43とPチャンネルMOSトランジスタ44とは、LOCOS酸化膜73が素子間に形成されることで素子間分離が行われている。
【0022】
ここで、図には示さなかったが、他の周辺回路とを一体化してモノリシックに形成する場合は、これらの素子上にAlによる電極配線、ポリイミド系絶縁膜による層間絶縁膜、ポリイミド系のジャケット・コート等が形成される。
【0023】
本発明の半導体集積回路装置では、上記したように、P―型の半導体基板45上にノンドープの第1エピタキシャル層46が形成され、この第1エピタキシャル層46上にNまたはN-で積層した第2エピタキシャル層47が形成される。そして、C−MOSトランジスタ42が形成される第2の島領域53にN+型埋め込み層61が形成されることに特徴を有する。
【0024】
半導体集積回路装置がこのような構造で形成されることで、NチャンネルMOSトランジスタ43において、従来の構造であるP―型の半導体基板5(図6参照)、P+型埋め込み層20およびP型ウェル領域22の3者でP型の領域が連結されることが無くなった。つまり、N+型埋め込み層61が形成されることで、このN+型埋め込み層61がブロックとなりNチャンネルMOSトランジスタから発生するノイズが、基板45を介してNPNトランジスタ41に伝わることを防止する構造となる。
【0025】
更に、基板45上にノンドープの第1エピタキシャル層46とNまたはN-で積層した第2エピタキシャル層47との2層構造のエピタキシャル層が形成される。そのことにより、N+型埋め込み層61上には、第1および第2エピタキシャル層が形成されることで十分なエピタキシャル層の厚みが確保されるので、C―MOSトランジスタ42における耐圧不良を抑制することができる。
【0026】
更に、本発明の半導体集積回路装置は、携帯電話、コードレス電話等の高周波の受信機として使用される。上記したように、本発明の半導体集積回路装置は基板45上にノンドープで第1エピタキシャル層46が形成される。このことにより、NPNトランジスタ41において、第1エピタキシャル層46の濃度が低減され、コレクター基板間の寄生容量が小さくなることで、より高周波に適した半導体集積回路装置となる。
【0027】
次に、図1に示した本発明の半導体集積回路装置の製造方法を図2〜図5を参照にして説明する。
【0028】
先ず、図2に示すように、P―型の単結晶シリコン基板45を準備し、この基板45の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッチングして選択マスクとする。そして、基板45表面にN+型埋め込み層61を形成するヒ素(As)を拡散する。
【0029】
次に、図3に示すように、選択マスクとして用いた酸化膜を全て除去した後、基板45をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって基板45に1140℃程度の高温を与えると共に反応管内にSiH2Cl2ガスとH2ガスを導入することにより、ノンドープの第1エピタキシャル層46を1〜3μm成長させる。この様にノンドープで成長させると、全工程が終了し完成時で200〜1500Ω・cmの高比抵抗層に形成できる。そして、第1エピタキシャル層46の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッチングしてそれぞれの選択マスクとする。そして、第1エピタキシャル層46表面に分離領域48の第1の分離領域49およびP+型埋め込み層62を形成するボロン(B)およびN+型埋め込み層54、63を形成するヒ素(As)を拡散する。このとき、N+型埋め込み層61が同時に拡散される。
【0030】
次に、図4に示すように、選択マスクとして用いた酸化膜を全て除去した後、基板45をエピタキシャル成長装置のサセプタ上に配置し、ランプ加熱によって1180℃程度の高温を与えると共に反応管内にSiH2Cl2ガスとH2ガスを導入することにより、NまたはN-の第2エピタキシャル層47を1.0〜2.0μm成長させる。このとき、同時に、第1の分離領域49、N+型埋め込み層54、63およびP+型埋め込み層62を拡散させる。そして、第2エピタキシャル層47の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッチングしてそれぞれの選択マスクとする。そして、第2エピタキシャル層47表面に分離領域48の第2の分離領域50、P型拡散領域56およびN+型拡散領域55を拡散し、また、第2エピタキシャル層47の表面からP型ウェル領域64がイオン注入により形成される。ここで、N+型拡散領域55はN+型埋め込み層54と、P型ウェル領域64はP+型埋め込み層62と連結する。
【0031】
次に、図5に示すように、酸化膜付けを行いながら基板45全体に熱処理を与え、第1および第2の分離領域49、50を拡散することにより両者を連結させる。また、P+型分離領域50上には、LOCOS酸化膜51が形成されることで、より素子間分離が成される。そして、第1の島領域52にN+型ドライブイン拡散領域58、P+型拡散領域57を形成し、N+型拡散領域55をコレクタ導出領域とし、N+型ドライブイン拡散領域58をエミッタ領域とし、P型拡散領域56をベース領域とすることでNPNトランジスタ31が完成する。ここで、N+型ドライブイン拡散領域58は、リンがドープされた多結晶シリコンで形成される電極59に熱処理を加えることで、自動的にリンがP型の拡散領域56に浸透し形成される。
【0032】
そして、第2の島領域53にN+型拡散領域65、66およびP+型拡散領域67、68が形成される。N+型拡散領域65、66は、それぞれNチャンネルMOSトランジスタ43のソース領域、ドレイン領域として形成される。N+型拡散領域67、68は、それぞれPチャンネルMOSトランジスタ44のソース領域、ドレイン領域として形成される。そして、NチャンネルMOSトランジスタ43上には、ゲート電極として多結晶シリコン69、シリコン酸化膜70が形成される。また、PチャンネルMOSトランジスタ44上にも同様に、ゲート電極として多結晶シリコン71、シリコン酸化膜72が形成される。NチャンネルMOSトランジスタ43とPチャンネルMOSトランジスタ44とは、LOCOS酸化膜73が素子間に形成されることで素子間分離がされる。
【0033】
その後、図1に示すように、これらの素子が電気接続されることによって図1の半導体集積回路装置の構造となる。
【0034】
【発明の効果】
本発明によれば、半導体装置において、P―型の半導体基板上にノンドープによる第1エピタキシャル層とN-型の第2エピタキシャル層との2層構造のエピタキシャル層が形成される。そして、C−MOSトランジスタが形成される島領域にP―型の半導体基板とノンドープによる第1エピタキシャル層との間にN+型埋め込み層が形成される。
【0035】
このことにより、このN+型埋め込み層がブロックとなりNチャンネルMOSトランジスタから発生するノイズが、基板を介して隣接する島領域に形成されるNPNトランジスタに伝わることを防止し、NPNトランジスタの動作に悪影響を与えることを防ぐことができる。これと同時に、C―MOSトランジスタでは、N+型埋め込み層上には、第1および第2エピタキシャル層が形成されることで十分な厚みが確保されるので、C―MOSトランジスタの耐圧不良にも対処することができる。
【図面の簡単な説明】
【図1】本発明の半導体集積回路装置を説明する断面図である。
【図2】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図3】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図4】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図5】本発明の半導体集積回路装置の製造方法を説明する断図面である。
【図6】従来の半導体装置を説明する断面図である。
Claims (2)
- 一導電型の半導体基板と、
前記基板表面に積層したノンドープの第1エピタキシャル層および逆導電型の第2エピタキシャル層と、
前記第1および第2のエピタキシャル層を島領域に分離する一導電型の分離領域と、
前記島領域は、NPNトランジスタを形成する第1の島領域と逆導電チャンネルのMOSトランジスタと一導電チャンネルのMOSトランジスタを形成する第2の島領域を備え、
前記第2の島領域に前記第1エピタキシャル層と前記半導体基板との間に逆導電型のバリア層を設け、
前記第2の島領域の逆導電チャンネルのMOSトランジスタのチャネル領域となる一導電型の不純物層は、前記第1エピタキシャル層と前記第2エピタキシャル層を介して前記バリア層と接続するように設け、
前記一導電チャンネルのMOSトランジスタの下部の前記第1エピタキシャル層には、逆導電型の不純物層を前記第2エピタキシャル層と前記バリア層を接続するように設け、
前記第2の島領域から前記基板を介して前記第1の島領域に伝達されるノイズを遮断することを特徴とする半導体集積回路装置。 - 前記第2の島領域に形成した逆導電チャンネルのMOSトランジスタは、前記バリア層上の第2エピタキシャル層底面に一導電型の埋め込み層を設け、また表面から一導電型のウェル領域を形成し、該ウェル領域に形成されることを特徴とする請求項1に記載した半導体集積回路装置。
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