JP2002026161A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 ＮＰＮトランジスタとＣ―ＭＯＳトランジス
タとが一体化してモノリシックに形成された半導体集積
回路装置において、ＮチャンネルＭＯＳトランジスタか
ら発生するノイズが、基板を介して隣接する島領域に形
成されるＮＰＮトランジスタに伝わることを防止するこ
とを目的とする。 【解決手段】 この半導体装置では、Ｐ―型の半導体基
板４５上にノンドープの第１エピタキシャル層４６、Ｎ
またはＮ-で積層した第２エピタキシャル層４７が形成
される。そして、Ｃ−ＭＯＳトランジスタ４２が形成さ
れる第２の島領域５３にＮ+型埋め込み層６１が形成さ
れることで、ＮチャンネルＭＯＳトランジスタから発生
するノイズをブロックしＮＰＮトランジスタへの悪影響
を防止することができる。
タとが一体化してモノリシックに形成された半導体集積
回路装置において、ＮチャンネルＭＯＳトランジスタか
ら発生するノイズが、基板を介して隣接する島領域に形
成されるＮＰＮトランジスタに伝わることを防止するこ
とを目的とする。 【解決手段】 この半導体装置では、Ｐ―型の半導体基
板４５上にノンドープの第１エピタキシャル層４６、Ｎ
またはＮ-で積層した第２エピタキシャル層４７が形成
される。そして、Ｃ−ＭＯＳトランジスタ４２が形成さ
れる第２の島領域５３にＮ+型埋め込み層６１が形成さ
れることで、ＮチャンネルＭＯＳトランジスタから発生
するノイズをブロックしＮＰＮトランジスタへの悪影響
を防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上にモ
ノリシックに形成された素子間のノイズが半導体基板を
介して伝搬することを防ぐために、第１エピタキシャル
層にバリア層を設けた半導体集積回路装置に関する。
ノリシックに形成された素子間のノイズが半導体基板を
介して伝搬することを防ぐために、第１エピタキシャル
層にバリア層を設けた半導体集積回路装置に関する。
【０００２】
【従来の技術】ＮＰＮ型トランジスタとＣ−ＭＯＳトラ
ンジスタを一体化してモノリシックに形成した半導体装
置は、ＰＬＬ内蔵のＶＣＯ、テレビのチューナー、携帯
電話、コードレス電話等の高周波の受信機として使用さ
れている。
ンジスタを一体化してモノリシックに形成した半導体装
置は、ＰＬＬ内蔵のＶＣＯ、テレビのチューナー、携帯
電話、コードレス電話等の高周波の受信機として使用さ
れている。
【０００３】図６に、従来の一例の半導体集積回路装置
の断面図を示す。この半導体集積回路装置は、Ｐ―型の
半導体基板５上にＮ-型のエピタキシャル層６が積層さ
れる。そして、エピタキシャル層６をＰ+型分離領域９
により第１の島領域７および第２の島領域８へと分離す
る。
の断面図を示す。この半導体集積回路装置は、Ｐ―型の
半導体基板５上にＮ-型のエピタキシャル層６が積層さ
れる。そして、エピタキシャル層６をＰ+型分離領域９
により第１の島領域７および第２の島領域８へと分離す
る。
【０００４】この第１の島領域７にはＮＰＮトランジス
タ１が、また、第２の島領域８にはＣ−ＭＯＳトランジ
スタ２が一体化してモノリシックに形成される。
タ１が、また、第２の島領域８にはＣ−ＭＯＳトランジ
スタ２が一体化してモノリシックに形成される。
【０００５】また、Ｐ+型分離領域９は、Ｐ―型の半導
体基板５の表面から上下方向へ拡散するＰ+型分離領域
１０、エピタキシャル層の表面から拡散するＰ+型分離
領域１１の２者が連結することで形成される。また、Ｐ
+型分離領域１１上には、ＬＯＣＯＳ酸化膜１２が形成
されることで、より素子間分離が成される。
体基板５の表面から上下方向へ拡散するＰ+型分離領域
１０、エピタキシャル層の表面から拡散するＰ+型分離
領域１１の２者が連結することで形成される。また、Ｐ
+型分離領域１１上には、ＬＯＣＯＳ酸化膜１２が形成
されることで、より素子間分離が成される。
【０００６】ＮＰＮトランジスタ１では、Ｐ―型の半導
体基板５とＮ-型のエピタキシャル層６との間にＮ+型埋
め込み層１３が形成され、このエピタキシャル層６をコ
レクタとしたものである。そして、エピタキシャル層６
には、Ｎ+型拡散領域１４、１７、Ｐ型の拡散領域１５
およびＰ+型の拡散領域１６が形成される。Ｎ+型拡散領
域１４はコレクタ導出領域として働くが、Ｎ+型埋め込
み層１３と連結することで低抵抗領域を形成しコレクタ
電流を効率的に取り出すことができる。Ｎ+型拡散領域
１７はエミッタとして働き、Ｐ型拡散領域１５はベース
として働くことで、このＮＰＮトランジスタ１は形成さ
れる。そして、電極１８、１９等を介して電気接続され
る。
体基板５とＮ-型のエピタキシャル層６との間にＮ+型埋
め込み層１３が形成され、このエピタキシャル層６をコ
レクタとしたものである。そして、エピタキシャル層６
には、Ｎ+型拡散領域１４、１７、Ｐ型の拡散領域１５
およびＰ+型の拡散領域１６が形成される。Ｎ+型拡散領
域１４はコレクタ導出領域として働くが、Ｎ+型埋め込
み層１３と連結することで低抵抗領域を形成しコレクタ
電流を効率的に取り出すことができる。Ｎ+型拡散領域
１７はエミッタとして働き、Ｐ型拡散領域１５はベース
として働くことで、このＮＰＮトランジスタ１は形成さ
れる。そして、電極１８、１９等を介して電気接続され
る。
【０００７】Ｃ−ＭＯＳトランジスタ２では、Ｎチャン
ネルＭＯＳトランジスタ３が形成される領域において、
Ｐ―型の半導体基板５とＮ-型のエピタキシャル層６と
の間にＰ+型埋め込み層２０が形成される。このエピタ
キシャル層６の表面からＰ型ウェル領域２２がイオン注
入により形成され、このウェル領域２２とＰ+型埋め込
み層２０が連結する。このウェル領域２２には、Ｎ+型
拡散領域２３、２４が形成されるが、Ｎ+型拡散領域２
３はソース領域として、Ｎ+型拡散領域２４はドレイン
領域として形成される。そして、このウェル領域２２上
には、ＮチャンネルＭＯＳトランジスタ３のゲート電極
として多結晶シリコン２７、シリコン酸化膜２８が形成
される。
ネルＭＯＳトランジスタ３が形成される領域において、
Ｐ―型の半導体基板５とＮ-型のエピタキシャル層６と
の間にＰ+型埋め込み層２０が形成される。このエピタ
キシャル層６の表面からＰ型ウェル領域２２がイオン注
入により形成され、このウェル領域２２とＰ+型埋め込
み層２０が連結する。このウェル領域２２には、Ｎ+型
拡散領域２３、２４が形成されるが、Ｎ+型拡散領域２
３はソース領域として、Ｎ+型拡散領域２４はドレイン
領域として形成される。そして、このウェル領域２２上
には、ＮチャンネルＭＯＳトランジスタ３のゲート電極
として多結晶シリコン２７、シリコン酸化膜２８が形成
される。
【０００８】また、ＰチャンネルＭＯＳトランジスタ４
が形成される領域において、Ｐ―型の半導体基板５とＮ
-型のエピタキシャル層６との間にＮ+型埋め込み層２１
が形成される。エピタキシャル層６には、Ｐ+型拡散領
域２５、２６が形成されるが、Ｐ+型拡散領域２５はソ
ース領域として、Ｐ+型拡散領域２６はドレイン領域と
して形成される。そして、このエピタキシャル層６上に
は、ＰチャンネルＭＯＳトランジスタ３のゲート電極と
して多結晶シリコン２９、シリコン酸化膜３０が形成さ
れる。
が形成される領域において、Ｐ―型の半導体基板５とＮ
-型のエピタキシャル層６との間にＮ+型埋め込み層２１
が形成される。エピタキシャル層６には、Ｐ+型拡散領
域２５、２６が形成されるが、Ｐ+型拡散領域２５はソ
ース領域として、Ｐ+型拡散領域２６はドレイン領域と
して形成される。そして、このエピタキシャル層６上に
は、ＰチャンネルＭＯＳトランジスタ３のゲート電極と
して多結晶シリコン２９、シリコン酸化膜３０が形成さ
れる。
【０００９】
【発明が解決しようとする課題】従来の半導体集積回路
装置のＮチャンネルＭＯＳトランジスタ３では、Ｐ―型
の半導体基板５とＮ-型のエピタキシャル層６との間に
Ｐ+型埋め込み層２０が形成された。そして、エピタキ
シャル層６の表面からＰ型ウェル領域２２が形成され、
ウェル領域２２とＰ+型埋め込み層２０が連結してい
た。
装置のＮチャンネルＭＯＳトランジスタ３では、Ｐ―型
の半導体基板５とＮ-型のエピタキシャル層６との間に
Ｐ+型埋め込み層２０が形成された。そして、エピタキ
シャル層６の表面からＰ型ウェル領域２２が形成され、
ウェル領域２２とＰ+型埋め込み層２０が連結してい
た。
【００１０】そのため、ＮチャンネルＭＯＳトランジス
タ３において、Ｐ―型の半導体基板５、Ｐ+型埋め込み
層２０およびＰ型ウェル領域２２の３者でＰ型の領域が
連結されていた。そのことにより、ＮチャンネルＭＯＳ
トランジスタ３で発生したノイズが基板５を介してＮＰ
Ｎトランジスタ１に伝わり、ＮＰＮトランジスタ１の動
作に悪影響を与えてしまう課題が生じた。
タ３において、Ｐ―型の半導体基板５、Ｐ+型埋め込み
層２０およびＰ型ウェル領域２２の３者でＰ型の領域が
連結されていた。そのことにより、ＮチャンネルＭＯＳ
トランジスタ３で発生したノイズが基板５を介してＮＰ
Ｎトランジスタ１に伝わり、ＮＰＮトランジスタ１の動
作に悪影響を与えてしまう課題が生じた。
【００１１】
【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、Ｃ―ＭＯＳトランジスタの領域におい
て、Ｐ―型の半導体基板とＮ-型のエピタキシャル層と
の間にＮ+型埋め込み層を形成することでＮチャンネル
ＭＯＳトランジスタから発生するノイズを防止する構造
を有している。
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、Ｃ―ＭＯＳトランジスタの領域におい
て、Ｐ―型の半導体基板とＮ-型のエピタキシャル層と
の間にＮ+型埋め込み層を形成することでＮチャンネル
ＭＯＳトランジスタから発生するノイズを防止する構造
を有している。
【００１２】しかし、従来の半導体集積回路装置と同様
に、Ｐ―型の半導体基板上にＮ-型のエピタキシャル層
を形成しこの間にＮ+型埋め込み層を形成すると、Ｃ―
ＭＯＳトランジスタにおいて耐圧不良が発生し、動作不
良を起こしてしまう。
に、Ｐ―型の半導体基板上にＮ-型のエピタキシャル層
を形成しこの間にＮ+型埋め込み層を形成すると、Ｃ―
ＭＯＳトランジスタにおいて耐圧不良が発生し、動作不
良を起こしてしまう。
【００１３】その結果、本発明である半導体集積回路装
置では、Ｐ―型の半導体基板上にノンドープによる第１
のエピタキシャル層とＮ-型の第２のエピタキシャル層
との２層構造のエピタキシャル層が形成される。そし
て、Ｐ―型の半導体基板とノンドープによる第１のエピ
タキシャル層との間にＮ+型埋め込み層が形成され、ノ
ンドープによる第１のエピタキシャル層とＮ-型の第２
のエピタキシャル層との間にＮチャンネルＭＯＳトラン
ジスタ用のＰ+型埋め込み層が形成される。
置では、Ｐ―型の半導体基板上にノンドープによる第１
のエピタキシャル層とＮ-型の第２のエピタキシャル層
との２層構造のエピタキシャル層が形成される。そし
て、Ｐ―型の半導体基板とノンドープによる第１のエピ
タキシャル層との間にＮ+型埋め込み層が形成され、ノ
ンドープによる第１のエピタキシャル層とＮ-型の第２
のエピタキシャル層との間にＮチャンネルＭＯＳトラン
ジスタ用のＰ+型埋め込み層が形成される。
【００１４】このことにより、ＮチャンネルＭＯＳトラ
ンジスタから発生するノイズが基板を介してＮＰＮトラ
ンジスタに伝わり、ＮＰＮトランジスタの動作に悪影響
を与えることを防ぐと同時に、Ｃ―ＭＯＳトランジスタ
の耐圧不良にも対処した半導体集積回路装置を得ること
ができる。
ンジスタから発生するノイズが基板を介してＮＰＮトラ
ンジスタに伝わり、ＮＰＮトランジスタの動作に悪影響
を与えることを防ぐと同時に、Ｃ―ＭＯＳトランジスタ
の耐圧不良にも対処した半導体集積回路装置を得ること
ができる。
【００１５】
【発明の実施の形態】以下に本発明の実施の形態につい
て図面を参照しながら詳細に説明する。
て図面を参照しながら詳細に説明する。
【００１６】図１は、ＮＰＮトランジスタ４１とＣ―Ｍ
ＯＳトランジスタ４２とを組み込んだＩＣの断面図であ
る。
ＯＳトランジスタ４２とを組み込んだＩＣの断面図であ
る。
【００１７】Ｐ―型の単結晶シリコン基板４５にノンド
ープにより厚さ１．０〜３．０μｍの第１エピタキシャ
ル４６層が形成され、その上に気相成長法によりＮまた
はＮ -で積層した厚さ１．０〜２．０μｍの第２エピタ
キシャル層４７が形成される。そして、第１および第２
エピタキシャル層４６、４７は、両者を完全に貫通する
Ｐ+型分離領域４８によってＮＰＮトランジスタ４１を
形成する第１の島領域５２と、Ｃ―ＭＯＳトランジスタ
４２を形成する第２の島領域５３とに電気的に分離され
る。この分離領域４８は、第１エピタキシャル層４６表
面から上下方向に拡散した第１の分離領域４９および第
２エピタキシャル層４７の表面から拡散した第２の分離
領域５０から成り、２者が連結することで第１および第
２エピタキシャル層４６、４７を島状に分離する。ま
た、Ｐ+型分離領域５０上には、ＬＯＣＯＳ酸化膜５１
が形成されることで、より素子間分離が成される。
ープにより厚さ１．０〜３．０μｍの第１エピタキシャ
ル４６層が形成され、その上に気相成長法によりＮまた
はＮ -で積層した厚さ１．０〜２．０μｍの第２エピタ
キシャル層４７が形成される。そして、第１および第２
エピタキシャル層４６、４７は、両者を完全に貫通する
Ｐ+型分離領域４８によってＮＰＮトランジスタ４１を
形成する第１の島領域５２と、Ｃ―ＭＯＳトランジスタ
４２を形成する第２の島領域５３とに電気的に分離され
る。この分離領域４８は、第１エピタキシャル層４６表
面から上下方向に拡散した第１の分離領域４９および第
２エピタキシャル層４７の表面から拡散した第２の分離
領域５０から成り、２者が連結することで第１および第
２エピタキシャル層４６、４７を島状に分離する。ま
た、Ｐ+型分離領域５０上には、ＬＯＣＯＳ酸化膜５１
が形成されることで、より素子間分離が成される。
【００１８】ＮＰＮトランジスタ４１では、Ｐ―型の半
導体基板４５上にノンドープの第１エピタキシャル層４
６を形成し、第１エピタキシャル層４６とＮ-型の第２
エピタキシャル層４７との間にＮ+型埋め込み層５４が
形成され、この第２エピタキシャル層４７をコレクタと
したものである。Ｎ+型埋め込み層５４は、第１エピタ
キシャル層４６を貫通して基板４５の表面まで拡散され
る。そして、第２エピタキシャル層４７には、Ｎ+型拡
散領域５５、Ｐ型の拡散領域５６およびＰ+型の拡散領
域５７が形成される。Ｎ+型拡散領域５５はコレクタ導
出領域として働くが、Ｎ+型埋め込み層５４と連結する
ことで低抵抗領域を形成しコレクタ電流を効率的に取り
出すことができる。ここで、電極５９はリンがドープさ
れた多結晶シリコンで形成される。この多結晶シリコン
に熱処理を加えることで、自動的にリンがＰ型の拡散領
域５６に浸透しＮ+型ドライブイン拡散領域５８が形成
される。Ｎ+型ドライブイン拡散領域５８は小さい領域
として形成され、高周波特性に適している。そして、Ｎ
+型ドライブイン拡散領域５８はエミッタとして働き、
Ｐ型拡散領域５６はベースとして働くことで、このＮＰ
Ｎトランジスタ４１は形成される。
導体基板４５上にノンドープの第１エピタキシャル層４
６を形成し、第１エピタキシャル層４６とＮ-型の第２
エピタキシャル層４７との間にＮ+型埋め込み層５４が
形成され、この第２エピタキシャル層４７をコレクタと
したものである。Ｎ+型埋め込み層５４は、第１エピタ
キシャル層４６を貫通して基板４５の表面まで拡散され
る。そして、第２エピタキシャル層４７には、Ｎ+型拡
散領域５５、Ｐ型の拡散領域５６およびＰ+型の拡散領
域５７が形成される。Ｎ+型拡散領域５５はコレクタ導
出領域として働くが、Ｎ+型埋め込み層５４と連結する
ことで低抵抗領域を形成しコレクタ電流を効率的に取り
出すことができる。ここで、電極５９はリンがドープさ
れた多結晶シリコンで形成される。この多結晶シリコン
に熱処理を加えることで、自動的にリンがＰ型の拡散領
域５６に浸透しＮ+型ドライブイン拡散領域５８が形成
される。Ｎ+型ドライブイン拡散領域５８は小さい領域
として形成され、高周波特性に適している。そして、Ｎ
+型ドライブイン拡散領域５８はエミッタとして働き、
Ｐ型拡散領域５６はベースとして働くことで、このＮＰ
Ｎトランジスタ４１は形成される。
【００１９】Ｃ−ＭＯＳトランジスタ４２では、Ｐ―型
の半導体基板４５とノンドープの第１エピタキシャル層
４６との間にＮ+型埋め込み層６１が形成される。そし
て、ＮチャンネルＭＯＳトランジスタ４３が形成される
領域において、第１エピタキシャル層４６とＮ-型の第
２エピタキシャル層４７との間にＰ+型埋め込み層６２
が形成される。この第２エピタキシャル層４７の表面か
らＰ型ウェル領域６４がイオン注入により形成され、こ
のウェル領域６４とＰ+型埋め込み層６２が連結する。
このウェル領域６４には、Ｎ+型拡散領域６５、６６が
形成されるが、Ｎ+型拡散領域６５はソース領域とし
て、Ｎ+型拡散領域６６はドレイン領域として形成され
る。そして、このウェル領域６４上には、Ｎチャンネル
ＭＯＳトランジスタ４３のゲート電極として多結晶シリ
コン６９、シリコン酸化膜７０が形成される。
の半導体基板４５とノンドープの第１エピタキシャル層
４６との間にＮ+型埋め込み層６１が形成される。そし
て、ＮチャンネルＭＯＳトランジスタ４３が形成される
領域において、第１エピタキシャル層４６とＮ-型の第
２エピタキシャル層４７との間にＰ+型埋め込み層６２
が形成される。この第２エピタキシャル層４７の表面か
らＰ型ウェル領域６４がイオン注入により形成され、こ
のウェル領域６４とＰ+型埋め込み層６２が連結する。
このウェル領域６４には、Ｎ+型拡散領域６５、６６が
形成されるが、Ｎ+型拡散領域６５はソース領域とし
て、Ｎ+型拡散領域６６はドレイン領域として形成され
る。そして、このウェル領域６４上には、Ｎチャンネル
ＭＯＳトランジスタ４３のゲート電極として多結晶シリ
コン６９、シリコン酸化膜７０が形成される。
【００２０】また、ＰチャンネルＭＯＳトランジスタ４
４が形成される領域において、第１エピタキシャル層４
６と第２エピタキシャル層４７との間にＮ+型埋め込み
層６３が形成される。第２エピタキシャル層４７には、
Ｐ+型拡散領域６７、６８が形成されるが、Ｐ+型拡散領
域６７はソース領域として、Ｐ+型拡散領域６８はドレ
イン領域として形成される。そして、この第２エピタキ
シャル層４７上には、ＰチャンネルＭＯＳトランジスタ
４４のゲート電極として多結晶シリコン７１、シリコン
酸化膜７２が形成される。
４が形成される領域において、第１エピタキシャル層４
６と第２エピタキシャル層４７との間にＮ+型埋め込み
層６３が形成される。第２エピタキシャル層４７には、
Ｐ+型拡散領域６７、６８が形成されるが、Ｐ+型拡散領
域６７はソース領域として、Ｐ+型拡散領域６８はドレ
イン領域として形成される。そして、この第２エピタキ
シャル層４７上には、ＰチャンネルＭＯＳトランジスタ
４４のゲート電極として多結晶シリコン７１、シリコン
酸化膜７２が形成される。
【００２１】そして、ＮチャンネルＭＯＳトランジスタ
４３とＰチャンネルＭＯＳトランジスタ４４とは、ＬＯ
ＣＯＳ酸化膜７３が素子間に形成されることで素子間分
離が行われている。
４３とＰチャンネルＭＯＳトランジスタ４４とは、ＬＯ
ＣＯＳ酸化膜７３が素子間に形成されることで素子間分
離が行われている。
【００２２】ここで、図には示さなかったが、他の周辺
回路とを一体化してモノリシックに形成する場合は、こ
れらの素子上にＡｌによる電極配線、ポリイミド系絶縁
膜による層間絶縁膜、ポリイミド系のジャケット・コー
ト等が形成される。
回路とを一体化してモノリシックに形成する場合は、こ
れらの素子上にＡｌによる電極配線、ポリイミド系絶縁
膜による層間絶縁膜、ポリイミド系のジャケット・コー
ト等が形成される。
【００２３】本発明の半導体集積回路装置では、上記し
たように、Ｐ―型の半導体基板４５上にノンドープの第
１エピタキシャル層４６が形成され、この第１エピタキ
シャル層４６上にＮまたはＮ-で積層した第２エピタキ
シャル層４７が形成される。そして、Ｃ−ＭＯＳトラン
ジスタ４２が形成される第２の島領域５３にＮ+型埋め
込み層６１が形成されることに特徴を有する。
たように、Ｐ―型の半導体基板４５上にノンドープの第
１エピタキシャル層４６が形成され、この第１エピタキ
シャル層４６上にＮまたはＮ-で積層した第２エピタキ
シャル層４７が形成される。そして、Ｃ−ＭＯＳトラン
ジスタ４２が形成される第２の島領域５３にＮ+型埋め
込み層６１が形成されることに特徴を有する。
【００２４】半導体集積回路装置がこのような構造で形
成されることで、ＮチャンネルＭＯＳトランジスタ４３
において、従来の構造であるＰ―型の半導体基板５（図
６参照）、Ｐ+型埋め込み層２０およびＰ型ウェル領域
２２の３者でＰ型の領域が連結されることが無くなっ
た。つまり、Ｎ+型埋め込み層６１が形成されること
で、このＮ+型埋め込み層６１がブロックとなりＮチャ
ンネルＭＯＳトランジスタから発生するノイズが、基板
４５を介してＮＰＮトランジスタ４１に伝わることを防
止する構造となる。
成されることで、ＮチャンネルＭＯＳトランジスタ４３
において、従来の構造であるＰ―型の半導体基板５（図
６参照）、Ｐ+型埋め込み層２０およびＰ型ウェル領域
２２の３者でＰ型の領域が連結されることが無くなっ
た。つまり、Ｎ+型埋め込み層６１が形成されること
で、このＮ+型埋め込み層６１がブロックとなりＮチャ
ンネルＭＯＳトランジスタから発生するノイズが、基板
４５を介してＮＰＮトランジスタ４１に伝わることを防
止する構造となる。
【００２５】更に、基板４５上にノンドープの第１エピ
タキシャル層４６とＮまたはＮ-で積層した第２エピタ
キシャル層４７との２層構造のエピタキシャル層が形成
される。そのことにより、Ｎ+型埋め込み層６１上に
は、第１および第２エピタキシャル層が形成されること
で十分なエピタキシャル層の厚みが確保されるので、Ｃ
―ＭＯＳトランジスタ４２における耐圧不良を抑制する
ことができる。
タキシャル層４６とＮまたはＮ-で積層した第２エピタ
キシャル層４７との２層構造のエピタキシャル層が形成
される。そのことにより、Ｎ+型埋め込み層６１上に
は、第１および第２エピタキシャル層が形成されること
で十分なエピタキシャル層の厚みが確保されるので、Ｃ
―ＭＯＳトランジスタ４２における耐圧不良を抑制する
ことができる。
【００２６】更に、本発明の半導体集積回路装置は、携
帯電話、コードレス電話等の高周波の受信機として使用
される。上記したように、本発明の半導体集積回路装置
は基板４５上にノンドープで第１エピタキシャル層４６
が形成される。このことにより、ＮＰＮトランジスタ４
１において、第１エピタキシャル層４６の濃度が低減さ
れ、コレクター基板間の寄生容量が小さくなることで、
より高周波に適した半導体集積回路装置となる。
帯電話、コードレス電話等の高周波の受信機として使用
される。上記したように、本発明の半導体集積回路装置
は基板４５上にノンドープで第１エピタキシャル層４６
が形成される。このことにより、ＮＰＮトランジスタ４
１において、第１エピタキシャル層４６の濃度が低減さ
れ、コレクター基板間の寄生容量が小さくなることで、
より高周波に適した半導体集積回路装置となる。
【００２７】次に、図１に示した本発明の半導体集積回
路装置の製造方法を図２〜図５を参照にして説明する。
路装置の製造方法を図２〜図５を参照にして説明する。
【００２８】先ず、図２に示すように、Ｐ―型の単結晶
シリコン基板４５を準備し、この基板４５の表面を熱酸
化して酸化膜を形成し、酸化膜をホトエッチングして選
択マスクとする。そして、基板４５表面にＮ+型埋め込
み層６１を形成するヒ素（Ａｓ）を拡散する。
シリコン基板４５を準備し、この基板４５の表面を熱酸
化して酸化膜を形成し、酸化膜をホトエッチングして選
択マスクとする。そして、基板４５表面にＮ+型埋め込
み層６１を形成するヒ素（Ａｓ）を拡散する。
【００２９】次に、図３に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板４５をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って基板４５に１１４０℃程度の高温を与えると共に反
応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することに
より、ノンドープの第１エピタキシャル層４６を１〜３
μｍ成長させる。この様にノンドープで成長させると、
全工程が終了し完成時で２００〜１５００Ω・ｃｍの高
比抵抗層に形成できる。そして、第１エピタキシャル層
４６の表面を熱酸化して酸化膜を形成し、酸化膜をホト
エッチングしてそれぞれの選択マスクとする。そして、
第１エピタキシャル層４６表面に分離領域４８の第１の
分離領域４９およびＰ+型埋め込み層６２を形成するボ
ロン（Ｂ）およびＮ+型埋め込み層５４、６３を形成す
るヒ素（Ａｓ）を拡散する。このとき、Ｎ+型埋め込み
層６１が同時に拡散される。
て用いた酸化膜を全て除去した後、基板４５をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って基板４５に１１４０℃程度の高温を与えると共に反
応管内にＳｉＨ2Ｃｌ2ガスとＨ2ガスを導入することに
より、ノンドープの第１エピタキシャル層４６を１〜３
μｍ成長させる。この様にノンドープで成長させると、
全工程が終了し完成時で２００〜１５００Ω・ｃｍの高
比抵抗層に形成できる。そして、第１エピタキシャル層
４６の表面を熱酸化して酸化膜を形成し、酸化膜をホト
エッチングしてそれぞれの選択マスクとする。そして、
第１エピタキシャル層４６表面に分離領域４８の第１の
分離領域４９およびＰ+型埋め込み層６２を形成するボ
ロン（Ｂ）およびＮ+型埋め込み層５４、６３を形成す
るヒ素（Ａｓ）を拡散する。このとき、Ｎ+型埋め込み
層６１が同時に拡散される。
【００３０】次に、図４に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板４５をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１８０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第２エピタキシャル層４７を１．０〜２．０
μｍ成長させる。このとき、同時に、第１の分離領域４
９、Ｎ+型埋め込み層５４、６３およびＰ+型埋め込み層
６２を拡散させる。そして、第２エピタキシャル層４７
の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッ
チングしてそれぞれの選択マスクとする。そして、第２
エピタキシャル層４７表面に分離領域４８の第２の分離
領域５０、Ｐ型拡散領域５６およびＮ+型拡散領域５５
を拡散し、また、第２エピタキシャル層４７の表面から
Ｐ型ウェル領域６４がイオン注入により形成される。こ
こで、Ｎ+型拡散領域５５はＮ+型埋め込み層５４と、Ｐ
型ウェル領域６４はＰ+型埋め込み層６２と連結する。
て用いた酸化膜を全て除去した後、基板４５をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１８０℃程度の高温を与えると共に反応管内にＳ
ｉＨ2Ｃｌ2ガスとＨ2ガスを導入することにより、Ｎま
たはＮ-の第２エピタキシャル層４７を１．０〜２．０
μｍ成長させる。このとき、同時に、第１の分離領域４
９、Ｎ+型埋め込み層５４、６３およびＰ+型埋め込み層
６２を拡散させる。そして、第２エピタキシャル層４７
の表面を熱酸化して酸化膜を形成し、酸化膜をホトエッ
チングしてそれぞれの選択マスクとする。そして、第２
エピタキシャル層４７表面に分離領域４８の第２の分離
領域５０、Ｐ型拡散領域５６およびＮ+型拡散領域５５
を拡散し、また、第２エピタキシャル層４７の表面から
Ｐ型ウェル領域６４がイオン注入により形成される。こ
こで、Ｎ+型拡散領域５５はＮ+型埋め込み層５４と、Ｐ
型ウェル領域６４はＰ+型埋め込み層６２と連結する。
【００３１】次に、図５に示すように、酸化膜付けを行
いながら基板４５全体に熱処理を与え、第１および第２
の分離領域４９、５０を拡散することにより両者を連結
させる。また、Ｐ+型分離領域５０上には、ＬＯＣＯＳ
酸化膜５１が形成されることで、より素子間分離が成さ
れる。そして、第１の島領域５２にＮ+型ドライブイン
拡散領域５８、Ｐ+型拡散領域５７を形成し、Ｎ+型拡散
領域５５をコレクタ導出領域とし、Ｎ+型ドライブイン
拡散領域５８をエミッタ領域とし、Ｐ型拡散領域５６を
ベース領域とすることでＮＰＮトランジスタ３１が完成
する。ここで、Ｎ+型ドライブイン拡散領域５８は、リ
ンがドープされた多結晶シリコンで形成される電極５９
に熱処理を加えることで、自動的にリンがＰ型の拡散領
域５６に浸透し形成される。
いながら基板４５全体に熱処理を与え、第１および第２
の分離領域４９、５０を拡散することにより両者を連結
させる。また、Ｐ+型分離領域５０上には、ＬＯＣＯＳ
酸化膜５１が形成されることで、より素子間分離が成さ
れる。そして、第１の島領域５２にＮ+型ドライブイン
拡散領域５８、Ｐ+型拡散領域５７を形成し、Ｎ+型拡散
領域５５をコレクタ導出領域とし、Ｎ+型ドライブイン
拡散領域５８をエミッタ領域とし、Ｐ型拡散領域５６を
ベース領域とすることでＮＰＮトランジスタ３１が完成
する。ここで、Ｎ+型ドライブイン拡散領域５８は、リ
ンがドープされた多結晶シリコンで形成される電極５９
に熱処理を加えることで、自動的にリンがＰ型の拡散領
域５６に浸透し形成される。
【００３２】そして、第２の島領域５３にＮ+型拡散領
域６５、６６およびＰ+型拡散領域６７、６８が形成さ
れる。Ｎ+型拡散領域６５、６６は、それぞれＮチャン
ネルＭＯＳトランジスタ４３のソース領域、ドレイン領
域として形成される。Ｎ+型拡散領域６７、６８は、そ
れぞれＰチャンネルＭＯＳトランジスタ４４のソース領
域、ドレイン領域として形成される。そして、Ｎチャン
ネルＭＯＳトランジスタ４３上には、ゲート電極として
多結晶シリコン６９、シリコン酸化膜７０が形成され
る。また、ＰチャンネルＭＯＳトランジスタ４４上にも
同様に、ゲート電極として多結晶シリコン７１、シリコ
ン酸化膜７２が形成される。ＮチャンネルＭＯＳトラン
ジスタ４３とＰチャンネルＭＯＳトランジスタ４４と
は、ＬＯＣＯＳ酸化膜７３が素子間に形成されることで
素子間分離がされる。
域６５、６６およびＰ+型拡散領域６７、６８が形成さ
れる。Ｎ+型拡散領域６５、６６は、それぞれＮチャン
ネルＭＯＳトランジスタ４３のソース領域、ドレイン領
域として形成される。Ｎ+型拡散領域６７、６８は、そ
れぞれＰチャンネルＭＯＳトランジスタ４４のソース領
域、ドレイン領域として形成される。そして、Ｎチャン
ネルＭＯＳトランジスタ４３上には、ゲート電極として
多結晶シリコン６９、シリコン酸化膜７０が形成され
る。また、ＰチャンネルＭＯＳトランジスタ４４上にも
同様に、ゲート電極として多結晶シリコン７１、シリコ
ン酸化膜７２が形成される。ＮチャンネルＭＯＳトラン
ジスタ４３とＰチャンネルＭＯＳトランジスタ４４と
は、ＬＯＣＯＳ酸化膜７３が素子間に形成されることで
素子間分離がされる。
【００３３】その後、図１に示すように、これらの素子
が電気接続されることによって図１の半導体集積回路装
置の構造となる。
が電気接続されることによって図１の半導体集積回路装
置の構造となる。
【００３４】
【発明の効果】本発明によれば、半導体装置において、
Ｐ―型の半導体基板上にノンドープによる第１エピタキ
シャル層とＮ-型の第２エピタキシャル層との２層構造
のエピタキシャル層が形成される。そして、Ｃ−ＭＯＳ
トランジスタが形成される島領域にＰ―型の半導体基板
とノンドープによる第１エピタキシャル層との間にＮ+
型埋め込み層が形成される。
Ｐ―型の半導体基板上にノンドープによる第１エピタキ
シャル層とＮ-型の第２エピタキシャル層との２層構造
のエピタキシャル層が形成される。そして、Ｃ−ＭＯＳ
トランジスタが形成される島領域にＰ―型の半導体基板
とノンドープによる第１エピタキシャル層との間にＮ+
型埋め込み層が形成される。
【００３５】このことにより、このＮ+型埋め込み層が
ブロックとなりＮチャンネルＭＯＳトランジスタから発
生するノイズが、基板を介して隣接する島領域に形成さ
れるＮＰＮトランジスタに伝わることを防止し、ＮＰＮ
トランジスタの動作に悪影響を与えることを防ぐことが
できる。これと同時に、Ｃ―ＭＯＳトランジスタでは、
Ｎ+型埋め込み層上には、第１および第２エピタキシャ
ル層が形成されることで十分な厚みが確保されるので、
Ｃ―ＭＯＳトランジスタの耐圧不良にも対処することが
できる。
ブロックとなりＮチャンネルＭＯＳトランジスタから発
生するノイズが、基板を介して隣接する島領域に形成さ
れるＮＰＮトランジスタに伝わることを防止し、ＮＰＮ
トランジスタの動作に悪影響を与えることを防ぐことが
できる。これと同時に、Ｃ―ＭＯＳトランジスタでは、
Ｎ+型埋め込み層上には、第１および第２エピタキシャ
ル層が形成されることで十分な厚みが確保されるので、
Ｃ―ＭＯＳトランジスタの耐圧不良にも対処することが
できる。
【図１】本発明の半導体集積回路装置を説明する断面図
である。
である。
【図２】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図３】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図４】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図５】本発明の半導体集積回路装置の製造方法を説明
する断図面である。
する断図面である。
【図６】従来の半導体装置を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA13 AB01 BB01 CA01 CA03 CA17 CA18 CA20 DA12 DA43 DA47 DA74 5F048 AA04 AA05 AB10 AC05 BA03 BA12 BB05 BE04 BG12 BH01 CA03 CA07 CA14 DB04 DB09 5F082 AA02 AA36 BA02 BA04 BA11 BA12 BA13 BC01 BC09 DA10 EA03 EA22
Claims (4)
- 【請求項１】 一導電型の半導体基板と、 前記基板表面に積層した第１エピタキシャル層および逆
導電型の第２エピタキシャル層と、 前記第１および第２のエピタキシャル層を島領域に分離
する一導電型の分離領域と、 前記島領域に形成した逆導電チャンネルのＭＯＳトラン
ジスタとを備え、 前記島領域の前記第１エピタキシャル層に逆導電型のバ
リア層を設け、前記島領域から前記基板を介して伝達さ
れるノイズを遮断することを特徴とする半導体集積回路
装置。 - 【請求項２】 前記第１エピタキシャル層は、ノンドー
プで形成されることを特徴とする請求項１に記載した半
導体集積回路装置。 - 【請求項３】 前記島領域に形成した逆導電チャンネル
のＭＯＳトランジスタは、前記バリア層上の第２エピタ
キシャル層底面に一導電型の埋め込み層を設け、また表
面から一導電型のウェル領域を形成し、該ウェル領域に
形成されることを特徴とする請求項１に記載した半導体
集積回路装置。 - 【請求項４】 前記他の島領域にＮＰＮトランジスタを
形成することを特徴とする請求項１に記載した半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000206307A JP4623800B2 (ja) | 2000-07-07 | 2000-07-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000206307A JP4623800B2 (ja) | 2000-07-07 | 2000-07-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026161A true JP2002026161A (ja) | 2002-01-25 |
| JP4623800B2 JP4623800B2 (ja) | 2011-02-02 |
Family
ID=18703254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000206307A Expired - Fee Related JP4623800B2 (ja) | 2000-07-07 | 2000-07-07 | 半導体集積回路装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4623800B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165369A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| US7667295B2 (en) | 2007-05-18 | 2010-02-23 | Nec Electronics Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284855A (ja) * | 1987-05-15 | 1988-11-22 | Nec Corp | 半導体装置の製造方法 |
| JPH0997852A (ja) * | 1995-09-29 | 1997-04-08 | Sanyo Electric Co Ltd | 半導体集積回路とその製造方法 |
| JPH09148617A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 光半導体装置 |
-
2000
- 2000-07-07 JP JP2000206307A patent/JP4623800B2/ja not_active Expired - Fee Related
Patent Citations (3)
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|---|---|---|---|---|
| JPS63284855A (ja) * | 1987-05-15 | 1988-11-22 | Nec Corp | 半導体装置の製造方法 |
| JPH0997852A (ja) * | 1995-09-29 | 1997-04-08 | Sanyo Electric Co Ltd | 半導体集積回路とその製造方法 |
| JPH09148617A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 光半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007165369A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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|---|---|
| JP4623800B2 (ja) | 2011-02-02 |
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