JP2001203288A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 工程数およびマスク数の増加を最低限に抑
え、かつ高性能バイポーラトランジスタと高性能ＭＯＳ
トランジスタとを同一基板上に有することができる半導
体装置の製造方法を提供する。 【解決手段】 ＮＰＮ型バイポーラトランジスタのベー
ス引出し電極１０５ａとＰＭＯＳ型トランジスタのゲー
ト１０５ｂとを同一材料（ポリシリコン膜１０５）を用
いて同時に形成し、ＮＰＮ型バイポーラトランジスタの
エミッタ引出し電極１２２ａとＮＭＯＳ型トランジスタ
のゲート１２２ｂとを同一材料（ポリシリコン膜１２
２）を用いて同時に形成することができる。このため、
工程数の増加を抑えた上で表面チャネル型のＰＭＯＳ型
トランジスタを得ることができ、この結果ＰＭＯＳ型ト
ランジスタのリーク電流を減少させ、閾値Ｖｔｈの制御
を容易に行なうことができる。
え、かつ高性能バイポーラトランジスタと高性能ＭＯＳ
トランジスタとを同一基板上に有することができる半導
体装置の製造方法を提供する。 【解決手段】 ＮＰＮ型バイポーラトランジスタのベー
ス引出し電極１０５ａとＰＭＯＳ型トランジスタのゲー
ト１０５ｂとを同一材料（ポリシリコン膜１０５）を用
いて同時に形成し、ＮＰＮ型バイポーラトランジスタの
エミッタ引出し電極１２２ａとＮＭＯＳ型トランジスタ
のゲート１２２ｂとを同一材料（ポリシリコン膜１２
２）を用いて同時に形成することができる。このため、
工程数の増加を抑えた上で表面チャネル型のＰＭＯＳ型
トランジスタを得ることができ、この結果ＰＭＯＳ型ト
ランジスタのリーク電流を減少させ、閾値Ｖｔｈの制御
を容易に行なうことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に自己整合型高性能バイポーラトランジ
スタと、デュアルゲート型高性能ＣＭＯＳトランジスタ
とを同一基板上に有する半導体装置の製造方法に関す
る。
方法に関し、特に自己整合型高性能バイポーラトランジ
スタと、デュアルゲート型高性能ＣＭＯＳトランジスタ
とを同一基板上に有する半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来のバイポーラトランジスタとＣＭＯ
Ｓトランジスタとを同一基板上に有するＢｉＣＭＯＳ型
半導体装置は、バイポーラトランジスタの高速性および
高負荷駆動能力とＭＯＳトランジスタの高集積性および
低消費電力との双方を同時に実現できることが特徴であ
る。しかし、高性能なバイポーラトランジスタと高性能
なＭＯＳトランジスタとを同一基板上に形成すると、工
程数が増大し、マスク枚数が増加するという問題があっ
た。
Ｓトランジスタとを同一基板上に有するＢｉＣＭＯＳ型
半導体装置は、バイポーラトランジスタの高速性および
高負荷駆動能力とＭＯＳトランジスタの高集積性および
低消費電力との双方を同時に実現できることが特徴であ
る。しかし、高性能なバイポーラトランジスタと高性能
なＭＯＳトランジスタとを同一基板上に形成すると、工
程数が増大し、マスク枚数が増加するという問題があっ
た。
【０００３】図１５ないし１８は、従来の自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す。
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す。
【０００４】図１５（Ａ）に示されるように、埋め込み
層を有する半導体基板１００上にＬＯＣＯＳ法等により
フィールド酸化膜１０１を形成し、ウェル層１０２ａと
ウェル層１０２ｂとを形成する。次に図１５（Ｂ）に示
されるように、ＭＯＳトランジスタのゲート酸化膜とな
る絶縁膜１５３を形成する。図１５（Ｃ）に示されるよ
うに、絶縁膜１５３上にＭＯＳトランジスタのゲートと
なるドープドポリシリコン膜１５６をデポジットし、ド
ープドポリシリコン膜１５６上にＴＥＯＳ等の絶縁膜１
６７をデポジットする。次にレジストパターン１５８を
用いてＭＯＳのゲートを形成する。図１５（Ｄ）に示さ
れるように、ＭＯＳのＬＤＤ層１５９、１６０を形成す
る。次にＴＥＯＳ等の絶縁膜をデポジットし、ドライエ
ッチングによりＭＯＳトランジスタのゲートの側壁に枠
１６１を形成する。次に、注入によりＭＯＳのソース層
１６２およびドレイン層１６３を形成する。
層を有する半導体基板１００上にＬＯＣＯＳ法等により
フィールド酸化膜１０１を形成し、ウェル層１０２ａと
ウェル層１０２ｂとを形成する。次に図１５（Ｂ）に示
されるように、ＭＯＳトランジスタのゲート酸化膜とな
る絶縁膜１５３を形成する。図１５（Ｃ）に示されるよ
うに、絶縁膜１５３上にＭＯＳトランジスタのゲートと
なるドープドポリシリコン膜１５６をデポジットし、ド
ープドポリシリコン膜１５６上にＴＥＯＳ等の絶縁膜１
６７をデポジットする。次にレジストパターン１５８を
用いてＭＯＳのゲートを形成する。図１５（Ｄ）に示さ
れるように、ＭＯＳのＬＤＤ層１５９、１６０を形成す
る。次にＴＥＯＳ等の絶縁膜をデポジットし、ドライエ
ッチングによりＭＯＳトランジスタのゲートの側壁に枠
１６１を形成する。次に、注入によりＭＯＳのソース層
１６２およびドレイン層１６３を形成する。
【０００５】図１６（Ｅ）に示されるように、ＴＥＯＳ
等の絶縁膜１６４をデポジットしてＭＯＳトランジスタ
形成領域を保護する。図１６（Ｆ）に示されるように、
ポリシリコン膜１６５をデポジットし、ポリシリコン膜
１６５の全面に不純物ＢＦ２１０６（１７０）を注入す
る。この後図１６（Ｇ）に示されるように、全面にＴＥ
ＯＳ等の絶縁膜１６６をデポジットする。
等の絶縁膜１６４をデポジットしてＭＯＳトランジスタ
形成領域を保護する。図１６（Ｆ）に示されるように、
ポリシリコン膜１６５をデポジットし、ポリシリコン膜
１６５の全面に不純物ＢＦ２１０６（１７０）を注入す
る。この後図１６（Ｇ）に示されるように、全面にＴＥ
ＯＳ等の絶縁膜１６６をデポジットする。
【０００６】図１７（Ｈ）に示されるように、写真製版
の後、ポリシリコン膜１６５と絶縁膜１６６とをエッチ
ングして、ベース引出し電極を形成する。次に、酸化に
より酸化膜１０９を形成して、ポリシリコン膜１６５中
の不純物を半導体基板１００中へ拡散し、外部ベース層
１１０を形成する。図１７（Ｉ）に示されるように、不
純物ＢＦ2を注入し、真性ベース層１１０ａを形成す
る。次に、ＴＥＯＳ等の絶縁膜１６７をデポジットし、
図１７（Ｊ）に示されるようにエッチングすることでベ
ース引出し電極の側面に枠を形成する。図１７（Ｋ）に
示されるように、ＮＰＮトランジスタのエミッタ引き出
し電極となるポリシリコン膜１６９をデポジットし、全
面にＡｓ等の不純物１６８を注入する。
の後、ポリシリコン膜１６５と絶縁膜１６６とをエッチ
ングして、ベース引出し電極を形成する。次に、酸化に
より酸化膜１０９を形成して、ポリシリコン膜１６５中
の不純物を半導体基板１００中へ拡散し、外部ベース層
１１０を形成する。図１７（Ｉ）に示されるように、不
純物ＢＦ2を注入し、真性ベース層１１０ａを形成す
る。次に、ＴＥＯＳ等の絶縁膜１６７をデポジットし、
図１７（Ｊ）に示されるようにエッチングすることでベ
ース引出し電極の側面に枠を形成する。図１７（Ｋ）に
示されるように、ＮＰＮトランジスタのエミッタ引き出
し電極となるポリシリコン膜１６９をデポジットし、全
面にＡｓ等の不純物１６８を注入する。
【０００７】図１８（Ｌ）に示されるように、写真製版
により所望の領域を画定し、ドライエッチングによりＮ
ＰＮトランジスタのエミッタ引出し電極１７２を形成す
る。図１８（Ｍ）に示されるように、ＴＥＯＳ／ＢＰＳ
Ｇ／ＴＥＯＳ膜のような層間絶縁膜１７１をデポジット
し、これにリフローを施し、表面を平坦化すると共に、
エミッタ引出し電極１７２から不純物を半導体基板１０
０中へ拡散し、エミッタ層１７３を形成する。最後に、
図１８（Ｎ）に示されるように、配線１７４等を形成す
る。
により所望の領域を画定し、ドライエッチングによりＮ
ＰＮトランジスタのエミッタ引出し電極１７２を形成す
る。図１８（Ｍ）に示されるように、ＴＥＯＳ／ＢＰＳ
Ｇ／ＴＥＯＳ膜のような層間絶縁膜１７１をデポジット
し、これにリフローを施し、表面を平坦化すると共に、
エミッタ引出し電極１７２から不純物を半導体基板１０
０中へ拡散し、エミッタ層１７３を形成する。最後に、
図１８（Ｎ）に示されるように、配線１７４等を形成す
る。
【０００８】上述のように、絶縁膜１６４をデポジット
してＭＯＳ領域を保護することにより、後のＮＰＮトラ
ンジスタを形成する時のダメージの影響を無くして、Ｍ
ＯＳトランジスタの特性が劣化することを防止してい
た。
してＭＯＳ領域を保護することにより、後のＮＰＮトラ
ンジスタを形成する時のダメージの影響を無くして、Ｍ
ＯＳトランジスタの特性が劣化することを防止してい
た。
【０００９】
【発明が解決しようとする課題】上述した従来のバイポ
ーラトランジスタとＣＭＯＳトランジスタとを同一基板
上に有するＢｉＣＭＯＳ型半導体装置は、トランジスタ
特性の劣化を防止するため、工程が複雑となり、かつ工
程数が多いという問題があった。このため、少しでも工
程数を少なくするためにＮＭＯＳトランジスタおよびＰ
ＭＯＳトランジスタのゲート電極が同じＮ型となり、Ｐ
ＭＯＳトランジスタは埋め込みチャネル型となってい
た。この結果、ＰＭＯＳトランジスタのリーク電流が多
くなり、閾値電圧Ｖｔｈの制御が困難となるという問題
があった。
ーラトランジスタとＣＭＯＳトランジスタとを同一基板
上に有するＢｉＣＭＯＳ型半導体装置は、トランジスタ
特性の劣化を防止するため、工程が複雑となり、かつ工
程数が多いという問題があった。このため、少しでも工
程数を少なくするためにＮＭＯＳトランジスタおよびＰ
ＭＯＳトランジスタのゲート電極が同じＮ型となり、Ｐ
ＭＯＳトランジスタは埋め込みチャネル型となってい
た。この結果、ＰＭＯＳトランジスタのリーク電流が多
くなり、閾値電圧Ｖｔｈの制御が困難となるという問題
があった。
【００１０】そこで、本発明の目的は、上記問題を解決
するためになされたものであり、工程数およびマスク数
の増加を最低限に抑え、かつ高性能バイポーラトランジ
スタと高性能ＭＯＳトランジスタとを同一基板上に有す
ることができる半導体装置の製造方法を提供することに
ある。
するためになされたものであり、工程数およびマスク数
の増加を最低限に抑え、かつ高性能バイポーラトランジ
スタと高性能ＭＯＳトランジスタとを同一基板上に有す
ることができる半導体装置の製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】この発明の半導体装置の
製造方法は、バイポーラトランジスタとＭＯＳトランジ
スタとを同一の半導体基板上に形成する半導体装置の製
造方法であって、前記半導体基板の主面に第１絶縁膜を
分離して形成し、該半導体基板上と該第１絶縁膜上とに
わたり第２絶縁膜を形成する第２絶縁膜形成工程と、前
記半導体基板上における第１導電型のバイポーラトラン
ジスタのベースを形成する領域上の第２絶縁膜を除去す
る第２絶縁膜除去工程と、前記第２絶縁膜が除去された
半導体基板上と除去されなかった第２絶縁膜上とにわた
り第１ポリシリコン膜を形成し、該第１ポリシリコン膜
上に第１濃度の第１導電型の不純物を注入し、該第１ポ
リシリコン膜上に第３絶縁膜を形成する工程と、第１ポ
リシリコン膜と第３絶縁膜とを有する積層膜の所定の領
域をエッチングして、前記半導体基板上における第１導
電型のバイポーラトランジスタの外部ベース引出し電極
と第１導電型のＭＯＳトランジスタのゲートとを同時に
形成する第１形成工程と、前記エッチングされた積層膜
の前記所定の領域上に第４絶縁膜を形成すると同時に、
前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極から第１濃度の第１導電型の不純物を前記半
導体基板中に導入して外部ベース層を形成する工程と、
前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極を形成する領域を写真製版により画定し、該
領域に第２濃度の第１導電型の不純物を注入して前記第
１導電型のバイポーラトランジスタのリンクベース層を
形成する工程と、前記第１導電型のＭＯＳトランジスタ
を形成する第１導電型ＭＯＳトランジスタ形成領域と第
２導電型のバイポーラトランジスタのエミッタおよびコ
レクタを形成する第２導電型バイポーラトランジスタ形
成領域とを写真製版により画定し、該第１導電型ＭＯＳ
トランジスタ形成領域と該第２導電型バイポーラトラン
ジスタ形成領域とに第３濃度の第１導電型の不純物を注
入して、該第１導電型ＭＯＳトランジスタ形成領域にＬ
ＤＤ層を形成し該第２導電型バイポーラトランジスタ形
成領域にエミッタ層とコレクタ層とを形成する第２形成
工程と、前記第２形成工程後の各膜上にわたり第５絶縁
膜を形成する工程と、前記第５絶縁膜をエッチングして
前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極の側壁と前記第１導電型のＭＯＳトランジス
タのゲートの側壁とに枠を形成する枠形成工程と、前記
第２導電型のバイポーラトランジスタの真性ベースを形
成する第２導電型バイポーラトランジスタの真性ベース
形成領域と前記第１導電型のＭＯＳトランジスタを形成
する第１導電型ＭＯＳトランジスタ形成領域とを写真製
版により画定し、該第２導電型バイポーラトランジスタ
の真性ベース形成領域と該第１導電型ＭＯＳトランジス
タ形成領域とに第４濃度の第１導電型の不純物を注入し
て、該第２導電型バイポーラトランジスタの真性ベース
形成領域にエミッタ層とコレクタ層とを形成し該第１導
電型ＭＯＳトランジスタ形成領域にソースおよびドレイ
ンを形成しする第３形成工程と、前記第３形成工程後の
所定の膜上にわたり第６絶縁膜を形成する第６絶縁膜形
成工程と、前記第１導電型のバイポーラトランジスタの
外部ベース引出し電極を形成する領域を写真製版により
画定し、該領域に第５濃度の第１導電型の不純物を注入
して前記第１導電型のバイポーラトランジスタの真性ベ
ース層を形成する工程と、前記第１導電型のバイポーラ
トランジスタの外部ベース引出し電極を形成する領域上
の第６絶縁膜をエッチングして前記半導体基板の主面を
露出させる半導体基板露出工程と、前記半導体基板露出
工程後の各膜上にわたり第２ポリシリコン膜を形成し、
該第２ポリシリコン膜上に第１濃度の第２導電型の不純
物を注入し、該第２ポリシリコン膜上に第７絶縁膜を形
成する工程と、前記第７絶縁膜と第２ポリシリコン膜と
を有する積層膜の所定の領域をエッチングして、前記第
１導電型のバイポーラトランジスタのエミッタ引出し電
極と第２導電型のＭＯＳトランジスタのゲートとを同時
に形成する第４形成工程と、前記第２導電型のＭＯＳト
ランジスタを形成する領域を写真製版により画定し、該
領域に第２濃度の第２導電型の不純物を注入して前記第
２導電型のＭＯＳトランジスタのＬＤＤ層を形成する第
２導電型のＭＯＳトランジスタのＬＤＤ層形成工程と、
前記第２導電型のＭＯＳトランジスタのＬＤＤ層形成工
程後の各膜上にわたり第８絶縁膜を形成し、該第８絶縁
膜をエッチングして前記第２導電型のＭＯＳトランジス
タのゲートの側壁に枠を形成する工程と、前記第２導電
型のＭＯＳトランジスタを形成する領域を写真製版によ
り画定し、該領域に第３濃度の第２導電型の不純物を注
入して前記第２導電型のＭＯＳトランジスタのソースお
よびドレイン層を形成する第２導電型のＭＯＳトランジ
スタのソースおよびドレイン層形成工程と、前記第２導
電型のＭＯＳトランジスタのソースおよびドレイン層形
成工程後の各膜上にわたり層間絶縁膜を形成すると共
に、前記第１導電型のバイポーラトランジスタのエミッ
タ引出し電極から不純物を拡散させてエミッタ層を形成
する工程とを備えたものである。
製造方法は、バイポーラトランジスタとＭＯＳトランジ
スタとを同一の半導体基板上に形成する半導体装置の製
造方法であって、前記半導体基板の主面に第１絶縁膜を
分離して形成し、該半導体基板上と該第１絶縁膜上とに
わたり第２絶縁膜を形成する第２絶縁膜形成工程と、前
記半導体基板上における第１導電型のバイポーラトラン
ジスタのベースを形成する領域上の第２絶縁膜を除去す
る第２絶縁膜除去工程と、前記第２絶縁膜が除去された
半導体基板上と除去されなかった第２絶縁膜上とにわた
り第１ポリシリコン膜を形成し、該第１ポリシリコン膜
上に第１濃度の第１導電型の不純物を注入し、該第１ポ
リシリコン膜上に第３絶縁膜を形成する工程と、第１ポ
リシリコン膜と第３絶縁膜とを有する積層膜の所定の領
域をエッチングして、前記半導体基板上における第１導
電型のバイポーラトランジスタの外部ベース引出し電極
と第１導電型のＭＯＳトランジスタのゲートとを同時に
形成する第１形成工程と、前記エッチングされた積層膜
の前記所定の領域上に第４絶縁膜を形成すると同時に、
前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極から第１濃度の第１導電型の不純物を前記半
導体基板中に導入して外部ベース層を形成する工程と、
前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極を形成する領域を写真製版により画定し、該
領域に第２濃度の第１導電型の不純物を注入して前記第
１導電型のバイポーラトランジスタのリンクベース層を
形成する工程と、前記第１導電型のＭＯＳトランジスタ
を形成する第１導電型ＭＯＳトランジスタ形成領域と第
２導電型のバイポーラトランジスタのエミッタおよびコ
レクタを形成する第２導電型バイポーラトランジスタ形
成領域とを写真製版により画定し、該第１導電型ＭＯＳ
トランジスタ形成領域と該第２導電型バイポーラトラン
ジスタ形成領域とに第３濃度の第１導電型の不純物を注
入して、該第１導電型ＭＯＳトランジスタ形成領域にＬ
ＤＤ層を形成し該第２導電型バイポーラトランジスタ形
成領域にエミッタ層とコレクタ層とを形成する第２形成
工程と、前記第２形成工程後の各膜上にわたり第５絶縁
膜を形成する工程と、前記第５絶縁膜をエッチングして
前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極の側壁と前記第１導電型のＭＯＳトランジス
タのゲートの側壁とに枠を形成する枠形成工程と、前記
第２導電型のバイポーラトランジスタの真性ベースを形
成する第２導電型バイポーラトランジスタの真性ベース
形成領域と前記第１導電型のＭＯＳトランジスタを形成
する第１導電型ＭＯＳトランジスタ形成領域とを写真製
版により画定し、該第２導電型バイポーラトランジスタ
の真性ベース形成領域と該第１導電型ＭＯＳトランジス
タ形成領域とに第４濃度の第１導電型の不純物を注入し
て、該第２導電型バイポーラトランジスタの真性ベース
形成領域にエミッタ層とコレクタ層とを形成し該第１導
電型ＭＯＳトランジスタ形成領域にソースおよびドレイ
ンを形成しする第３形成工程と、前記第３形成工程後の
所定の膜上にわたり第６絶縁膜を形成する第６絶縁膜形
成工程と、前記第１導電型のバイポーラトランジスタの
外部ベース引出し電極を形成する領域を写真製版により
画定し、該領域に第５濃度の第１導電型の不純物を注入
して前記第１導電型のバイポーラトランジスタの真性ベ
ース層を形成する工程と、前記第１導電型のバイポーラ
トランジスタの外部ベース引出し電極を形成する領域上
の第６絶縁膜をエッチングして前記半導体基板の主面を
露出させる半導体基板露出工程と、前記半導体基板露出
工程後の各膜上にわたり第２ポリシリコン膜を形成し、
該第２ポリシリコン膜上に第１濃度の第２導電型の不純
物を注入し、該第２ポリシリコン膜上に第７絶縁膜を形
成する工程と、前記第７絶縁膜と第２ポリシリコン膜と
を有する積層膜の所定の領域をエッチングして、前記第
１導電型のバイポーラトランジスタのエミッタ引出し電
極と第２導電型のＭＯＳトランジスタのゲートとを同時
に形成する第４形成工程と、前記第２導電型のＭＯＳト
ランジスタを形成する領域を写真製版により画定し、該
領域に第２濃度の第２導電型の不純物を注入して前記第
２導電型のＭＯＳトランジスタのＬＤＤ層を形成する第
２導電型のＭＯＳトランジスタのＬＤＤ層形成工程と、
前記第２導電型のＭＯＳトランジスタのＬＤＤ層形成工
程後の各膜上にわたり第８絶縁膜を形成し、該第８絶縁
膜をエッチングして前記第２導電型のＭＯＳトランジス
タのゲートの側壁に枠を形成する工程と、前記第２導電
型のＭＯＳトランジスタを形成する領域を写真製版によ
り画定し、該領域に第３濃度の第２導電型の不純物を注
入して前記第２導電型のＭＯＳトランジスタのソースお
よびドレイン層を形成する第２導電型のＭＯＳトランジ
スタのソースおよびドレイン層形成工程と、前記第２導
電型のＭＯＳトランジスタのソースおよびドレイン層形
成工程後の各膜上にわたり層間絶縁膜を形成すると共
に、前記第１導電型のバイポーラトランジスタのエミッ
タ引出し電極から不純物を拡散させてエミッタ層を形成
する工程とを備えたものである。
【００１２】ここで、この発明の半導体装置の製造方法
は、前記第６絶縁膜形成工程に先立って、前記第３絶縁
膜と前記第１ポリシリコン膜とを有する積層膜の所定の
領域を写真製版により画定し、前記第３絶縁膜をエッチ
ングして前記第１ポリシリコン膜を露出させる工程をさ
らに備えることができるものである。
は、前記第６絶縁膜形成工程に先立って、前記第３絶縁
膜と前記第１ポリシリコン膜とを有する積層膜の所定の
領域を写真製版により画定し、前記第３絶縁膜をエッチ
ングして前記第１ポリシリコン膜を露出させる工程をさ
らに備えることができるものである。
【００１３】ここで、この発明の半導体装置の製造方法
は、前記第２形成工程の後に、各膜上にわたり第３ポリ
シリコン膜を形成する工程と、前記第３ポリシリコン膜
をエッチングして前記第１導電型のバイポーラトランジ
スタの外部ベース引出し電極の側壁と前記第１導電型の
ＭＯＳトランジスタのゲートの側壁とに枠を形成する工
程とをさらに備えることができるものである。
は、前記第２形成工程の後に、各膜上にわたり第３ポリ
シリコン膜を形成する工程と、前記第３ポリシリコン膜
をエッチングして前記第１導電型のバイポーラトランジ
スタの外部ベース引出し電極の側壁と前記第１導電型の
ＭＯＳトランジスタのゲートの側壁とに枠を形成する工
程とをさらに備えることができるものである。
【００１４】ここで、この発明の半導体装置の製造方法
は、前記第２導電型のバイポーラトランジスタの外部ベ
ース引出し電極から第１濃度の第１導電型の不純物を前
記半導体基板中に導入して、前記第２導電型のバイポー
ラトランジスタのエミッタおよびコレクタを形成するこ
とができるものである。
は、前記第２導電型のバイポーラトランジスタの外部ベ
ース引出し電極から第１濃度の第１導電型の不純物を前
記半導体基板中に導入して、前記第２導電型のバイポー
ラトランジスタのエミッタおよびコレクタを形成するこ
とができるものである。
【００１５】ここで、この発明の半導体装置の製造方法
は、前記第２導電型のバイポーラトランジスタのベース
を、前記第１導電型のＭＯＳトランジスタのゲートを形
成する前記第１形成工程ないし前記第２形成工程と同一
の工程において形成することができるものである。
は、前記第２導電型のバイポーラトランジスタのベース
を、前記第１導電型のＭＯＳトランジスタのゲートを形
成する前記第１形成工程ないし前記第２形成工程と同一
の工程において形成することができるものである。
【００１６】ここで、この発明の半導体装置の製造方法
は、前記第２絶縁膜形成工程の後に、前記第２絶縁膜上
に第４ポリシリコン膜を形成し、前記第１導電型のバイ
ポーラトランジスタのベースを形成する領域上の第４ポ
リシリコン膜をエッチングして、第２絶縁膜を除去する
工程をさらに備えることができるものである。
は、前記第２絶縁膜形成工程の後に、前記第２絶縁膜上
に第４ポリシリコン膜を形成し、前記第１導電型のバイ
ポーラトランジスタのベースを形成する領域上の第４ポ
リシリコン膜をエッチングして、第２絶縁膜を除去する
工程をさらに備えることができるものである。
【００１７】ここで、この発明の半導体装置の製造方法
は、前記第６絶縁膜形成工程の後に、前記第６絶縁膜上
に第５ポリシリコン膜を形成し、前記第１導電型のバイ
ポーラトランジスタのベースを形成する領域上の第５ポ
リシリコン膜をエッチングして、第６絶縁膜を除去する
工程をさらに備えることができるものである。
は、前記第６絶縁膜形成工程の後に、前記第６絶縁膜上
に第５ポリシリコン膜を形成し、前記第１導電型のバイ
ポーラトランジスタのベースを形成する領域上の第５ポ
リシリコン膜をエッチングして、第６絶縁膜を除去する
工程をさらに備えることができるものである。
【００１８】ここで、この発明の半導体装置の製造方法
は、前記第２絶縁膜の膜厚と前記第６絶縁膜の膜厚とを
異なる膜厚とすることができるものである。
は、前記第２絶縁膜の膜厚と前記第６絶縁膜の膜厚とを
異なる膜厚とすることができるものである。
【００１９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００２０】実施の形態１.図１ないし７は、本発明の
実施の形態１における自己整合型高性能バイポーラトラ
ンジスタとＣＭＯＳトランジスタとを同一基板上に有す
るＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示
す。
実施の形態１における自己整合型高性能バイポーラトラ
ンジスタとＣＭＯＳトランジスタとを同一基板上に有す
るＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示
す。
【００２１】図１（Ａ）に示されるように、埋め込み層
を有する半導体基板１００上にＬＯＣＯＳ法等によりフ
ィールド酸化膜（第１絶縁膜）１０１を形成し、ウェル
層１０２ａとウェル層１０２ｂとを形成する。次に図１
（Ｂ）に示されるように、半導体基板１００上とフィー
ルド酸化膜１０１上とにわたりＰＭＯＳ型トランジスタ
のゲート酸化膜となる絶縁膜（第２絶縁膜）１０３を形
成する。図１（Ｃ）にされるように、写真製版（レジス
トパターン）１０４によりＮＰＮ型バイポーラトランジ
スタ（第１導電型のバイポーラトランジスタ）のベース
を形成する領域を開口し、絶縁膜１０３を除去する。図
１（Ｄ）にされるように、ＮＰＮ型バイポーラトランジ
スタのベース引出し電極とＰＭＯＳ型トランジスタ（第
１導電型のＭＯＳトランジスタ）のゲートとなるポリシ
リコン膜（第１ポリシリコン膜）１０５をデポジットす
る。
を有する半導体基板１００上にＬＯＣＯＳ法等によりフ
ィールド酸化膜（第１絶縁膜）１０１を形成し、ウェル
層１０２ａとウェル層１０２ｂとを形成する。次に図１
（Ｂ）に示されるように、半導体基板１００上とフィー
ルド酸化膜１０１上とにわたりＰＭＯＳ型トランジスタ
のゲート酸化膜となる絶縁膜（第２絶縁膜）１０３を形
成する。図１（Ｃ）にされるように、写真製版（レジス
トパターン）１０４によりＮＰＮ型バイポーラトランジ
スタ（第１導電型のバイポーラトランジスタ）のベース
を形成する領域を開口し、絶縁膜１０３を除去する。図
１（Ｄ）にされるように、ＮＰＮ型バイポーラトランジ
スタのベース引出し電極とＰＭＯＳ型トランジスタ（第
１導電型のＭＯＳトランジスタ）のゲートとなるポリシ
リコン膜（第１ポリシリコン膜）１０５をデポジットす
る。
【００２２】図２（Ｅ）に示されるように、ポリシリコ
ン膜１０５上の全面にＢ等の不純物（第１濃度の第１導
電型の不純物）１０６を注入し、図２（Ｆ）に示される
ように、ＴＥＯＳ等の絶縁膜（第３絶縁膜）１０７をデ
ポジットする。図２（Ｇ）に示されるように、写真製版
１０８によりポリシリコン膜１０５と絶縁膜１０７とを
有する積層膜の所定の領域を画定し、図２（Ｈ）に示さ
れるように、ドライエッチング等によりＮＰＮ型バイポ
ーラトランジスタの外部ベース引出し電極１０５ａとＰ
ＭＯＳ型トランジスタのゲート１０５ｂとを同時に形成
する。
ン膜１０５上の全面にＢ等の不純物（第１濃度の第１導
電型の不純物）１０６を注入し、図２（Ｆ）に示される
ように、ＴＥＯＳ等の絶縁膜（第３絶縁膜）１０７をデ
ポジットする。図２（Ｇ）に示されるように、写真製版
１０８によりポリシリコン膜１０５と絶縁膜１０７とを
有する積層膜の所定の領域を画定し、図２（Ｈ）に示さ
れるように、ドライエッチング等によりＮＰＮ型バイポ
ーラトランジスタの外部ベース引出し電極１０５ａとＰ
ＭＯＳ型トランジスタのゲート１０５ｂとを同時に形成
する。
【００２３】図３（Ｉ）に示されるように、酸化により
酸化膜（第４絶縁膜）１０９を形成すると共に、ＮＰＮ
型バイポーラトランジスタの外部ベース引出し電極１０
５ａから不純物１０６を半導体基板１００中に導入し
て、外部ベース層１１０を形成する。図３（Ｊ）に示さ
れるように、ＮＰＮ型バイポーラトランジスタの外部ベ
ース引出し電極１０５ａを形成する領域を写真製版１１
１により画定した後、この領域に注入によりＢＦ2等の
不純物（第２濃度の第１導電型の不純物）１２１を導入
し、ＮＰＮ型バイポーラトランジスタの真性ベースのリ
ンクベース層１１２を形成する。次に、図３（Ｋ）に示
されるように、ＰＭＯＳ型トランジスタを形成する領域
とＰＮＰ型バイポーラトランジスタのエミッタおよびコ
レクタを形成するとを写真製版１１３により画定し、こ
の両領域にＢＦ2等の不純物（第３濃度の第１導電型の
不純物）１２１を導入し、ＰＭＯＳ型トランジスタを形
成する領域に１１４ｃを形成し、ＰＮＰ型バイポーラト
ランジスタを形成する領域にエミッタ層１１４ａとコレ
クタ層１１４ｂとを形成する。ＮＰＮ型バイポーラトラ
ンジスタの真性ベースのリンクベース層１１２、ＰＭＯ
Ｓ型トランジスタのＬＤＤ層１１４ｃ、横型ＰＮＰバイ
ポーラトランジスタのエミッタ層１１４ａおよびコレク
タ層１１４ｂは、同一マスク、同一注入で形成すること
も可能である。
酸化膜（第４絶縁膜）１０９を形成すると共に、ＮＰＮ
型バイポーラトランジスタの外部ベース引出し電極１０
５ａから不純物１０６を半導体基板１００中に導入し
て、外部ベース層１１０を形成する。図３（Ｊ）に示さ
れるように、ＮＰＮ型バイポーラトランジスタの外部ベ
ース引出し電極１０５ａを形成する領域を写真製版１１
１により画定した後、この領域に注入によりＢＦ2等の
不純物（第２濃度の第１導電型の不純物）１２１を導入
し、ＮＰＮ型バイポーラトランジスタの真性ベースのリ
ンクベース層１１２を形成する。次に、図３（Ｋ）に示
されるように、ＰＭＯＳ型トランジスタを形成する領域
とＰＮＰ型バイポーラトランジスタのエミッタおよびコ
レクタを形成するとを写真製版１１３により画定し、こ
の両領域にＢＦ2等の不純物（第３濃度の第１導電型の
不純物）１２１を導入し、ＰＭＯＳ型トランジスタを形
成する領域に１１４ｃを形成し、ＰＮＰ型バイポーラト
ランジスタを形成する領域にエミッタ層１１４ａとコレ
クタ層１１４ｂとを形成する。ＮＰＮ型バイポーラトラ
ンジスタの真性ベースのリンクベース層１１２、ＰＭＯ
Ｓ型トランジスタのＬＤＤ層１１４ｃ、横型ＰＮＰバイ
ポーラトランジスタのエミッタ層１１４ａおよびコレク
タ層１１４ｂは、同一マスク、同一注入で形成すること
も可能である。
【００２４】図４（Ｌ）に示されるように、全面にＴＥ
ＯＳ等の絶縁膜（第５絶縁膜）１１５をデポジットし、
この絶縁膜１１５をドライエッチング等して、図４
（Ｍ）に示されるように、ＮＰＮ型バイポーラトランジ
スタの外部ベース引出し電極１０５ａの側壁とＰＭＯＳ
型トランジスタのゲートの側壁とに、各々枠１０５ａ、
１０５ｂを形成する。次に、ＰＮＰ型のバイポーラトラ
ンジスタの真性ベースを形成する領域とＰＭＯＳ型トラ
ンジスタを形成する領域とを写真製版１１６により画定
し、注入によりＢＦ2等の不純物（第４濃度の第１導電
型の不純物）１２１を導入して、横型ＰＮＰバイポーラ
トランジスタのエミッタ層１１４ａおよびコレクタ層１
１４ｂと、ＰＭＯＳ型トランジスタのソースおよびドレ
インとを形成する。図４（Ｏ）に示されるように、ＮＭ
ＯＳ型トランジスタのゲート酸化膜となる絶縁膜（第６
絶縁膜）１１９を形成する。
ＯＳ等の絶縁膜（第５絶縁膜）１１５をデポジットし、
この絶縁膜１１５をドライエッチング等して、図４
（Ｍ）に示されるように、ＮＰＮ型バイポーラトランジ
スタの外部ベース引出し電極１０５ａの側壁とＰＭＯＳ
型トランジスタのゲートの側壁とに、各々枠１０５ａ、
１０５ｂを形成する。次に、ＰＮＰ型のバイポーラトラ
ンジスタの真性ベースを形成する領域とＰＭＯＳ型トラ
ンジスタを形成する領域とを写真製版１１６により画定
し、注入によりＢＦ2等の不純物（第４濃度の第１導電
型の不純物）１２１を導入して、横型ＰＮＰバイポーラ
トランジスタのエミッタ層１１４ａおよびコレクタ層１
１４ｂと、ＰＭＯＳ型トランジスタのソースおよびドレ
インとを形成する。図４（Ｏ）に示されるように、ＮＭ
ＯＳ型トランジスタのゲート酸化膜となる絶縁膜（第６
絶縁膜）１１９を形成する。
【００２５】図５（Ｐ）に示されるように、ＮＰＮ型バ
イポーラトランジスタの外部ベース引出し電極１０５ａ
を形成する領域を写真製版１２０により画定し、注入に
よりＢＦ2等の不純物（第５濃度の第１導電型の不純
物）１２１を導入して、ＮＰＮ型バイポーラトランジス
タの真性ベース層１１０ａを形成する。続けて、図５
（Ｑ）に示されるように、エッチングにより真性ベース
領域上の絶縁膜１１９を除去して半導体基板１００の主
表面を露出させる。図５（Ｒ）に示されるように、ＮＰ
Ｎ型バイポーラトランジスタのエミッタ引出し電極とＮ
ＭＯＳ型トランジスタのゲートとなるポリシリコン膜
（第２ポリシリコン膜）１２２をデポジットし、全面に
Ａｓ等の不純物（第１濃度の第２導電型の不純物）１２
３を注入する。
イポーラトランジスタの外部ベース引出し電極１０５ａ
を形成する領域を写真製版１２０により画定し、注入に
よりＢＦ2等の不純物（第５濃度の第１導電型の不純
物）１２１を導入して、ＮＰＮ型バイポーラトランジス
タの真性ベース層１１０ａを形成する。続けて、図５
（Ｑ）に示されるように、エッチングにより真性ベース
領域上の絶縁膜１１９を除去して半導体基板１００の主
表面を露出させる。図５（Ｒ）に示されるように、ＮＰ
Ｎ型バイポーラトランジスタのエミッタ引出し電極とＮ
ＭＯＳ型トランジスタのゲートとなるポリシリコン膜
（第２ポリシリコン膜）１２２をデポジットし、全面に
Ａｓ等の不純物（第１濃度の第２導電型の不純物）１２
３を注入する。
【００２６】図６（Ｓ）に示されるように、全面にＴＥ
ＯＳ等の絶縁膜（第７絶縁膜）１２４をデポジットす
る。次に、絶縁膜１２４とポリシリコン膜１２２とを有
する積層膜の所定の領域を写真製版１２５により画定し
て、図６（Ｔ）に示されるように、ドライエッチング等
によりＮＰＮ型バイポーラトランジスタのエミッタ引出
し電極１２２ａとＮＭＯＳ型トランジスタのゲート１２
２ｂとを同時に形成する。図６（Ｕ）に示されるよう
に、ＮＭＯＳ型トランジスタを形成する領域を写真製版
１２６により画定し、注入によりＰ等の不純物（第２濃
度の第２導電型の不純物）１３５を導入して、ＮＭＯＳ
型トランジスタのＬＤＤ層１２７を形成する。図６
（Ｖ）に示されるように、ＴＥＯＳ等の絶縁膜（第８絶
縁膜）１２８をデポジットする。
ＯＳ等の絶縁膜（第７絶縁膜）１２４をデポジットす
る。次に、絶縁膜１２４とポリシリコン膜１２２とを有
する積層膜の所定の領域を写真製版１２５により画定し
て、図６（Ｔ）に示されるように、ドライエッチング等
によりＮＰＮ型バイポーラトランジスタのエミッタ引出
し電極１２２ａとＮＭＯＳ型トランジスタのゲート１２
２ｂとを同時に形成する。図６（Ｕ）に示されるよう
に、ＮＭＯＳ型トランジスタを形成する領域を写真製版
１２６により画定し、注入によりＰ等の不純物（第２濃
度の第２導電型の不純物）１３５を導入して、ＮＭＯＳ
型トランジスタのＬＤＤ層１２７を形成する。図６
（Ｖ）に示されるように、ＴＥＯＳ等の絶縁膜（第８絶
縁膜）１２８をデポジットする。
【００２７】図７（Ｗ）に示されるように、ドライエッ
チングによりＮＭＯＳ型トランジスタのゲートの側壁に
枠１２８ａを形成する。次に、ＮＭＯＳ型トランジスタ
を形成する領域を写真製版１２９により画定し、注入に
よりＡｓ等の不純物（第３濃度の第２導電型の不純物）
１２３を導入して、ＮＭＯＳ型トランジスタのソースお
よびドレイン層１３０を形成する。図７（Ｘ）に示され
るように、ＴＥＯＳ／ＢＰＳＧ／ＴＥＯＳ膜のような層
間絶縁膜１３１をデポジットし、これにリフローを施
し、表面を平坦化すると共に、エミッタ引出し電極１２
２ａから不純物１２１を半導体基板１００中へ拡散し、
エミッタ層１３２を形成する。最後に、図７（Ｙ）に示
されるように、配線１３３等を形成する。
チングによりＮＭＯＳ型トランジスタのゲートの側壁に
枠１２８ａを形成する。次に、ＮＭＯＳ型トランジスタ
を形成する領域を写真製版１２９により画定し、注入に
よりＡｓ等の不純物（第３濃度の第２導電型の不純物）
１２３を導入して、ＮＭＯＳ型トランジスタのソースお
よびドレイン層１３０を形成する。図７（Ｘ）に示され
るように、ＴＥＯＳ／ＢＰＳＧ／ＴＥＯＳ膜のような層
間絶縁膜１３１をデポジットし、これにリフローを施
し、表面を平坦化すると共に、エミッタ引出し電極１２
２ａから不純物１２１を半導体基板１００中へ拡散し、
エミッタ層１３２を形成する。最後に、図７（Ｙ）に示
されるように、配線１３３等を形成する。
【００２８】以上より、実施の形態１によれば、ＮＰＮ
型バイポーラトランジスタのベース引出し電極１０５ａ
とＰＭＯＳ型トランジスタのゲート１０５ｂとを同一材
料（ポリシリコン膜１０５）を用いて同時に形成し、Ｎ
ＰＮ型バイポーラトランジスタのエミッタ引出し電極１
２２ａとＮＭＯＳ型トランジスタのゲート１２２ｂとを
同一材料（ポリシリコン膜１２２）を用いて同時に形成
することができる。このため、工程数の増加を抑えた上
で表面チャネル型のＰＭＯＳ型トランジスタを得ること
ができ、この結果ＰＭＯＳ型トランジスタのリーク電流
を減少させ、閾値Ｖｔｈの制御を容易に行なうことがで
きる。
型バイポーラトランジスタのベース引出し電極１０５ａ
とＰＭＯＳ型トランジスタのゲート１０５ｂとを同一材
料（ポリシリコン膜１０５）を用いて同時に形成し、Ｎ
ＰＮ型バイポーラトランジスタのエミッタ引出し電極１
２２ａとＮＭＯＳ型トランジスタのゲート１２２ｂとを
同一材料（ポリシリコン膜１２２）を用いて同時に形成
することができる。このため、工程数の増加を抑えた上
で表面チャネル型のＰＭＯＳ型トランジスタを得ること
ができ、この結果ＰＭＯＳ型トランジスタのリーク電流
を減少させ、閾値Ｖｔｈの制御を容易に行なうことがで
きる。
【００２９】実施の形態２.図４（Ｎ）および４（Ｏ）
は、本発明の実施の形態２における自己整合型高性能バ
イポーラトランジスタとＣＭＯＳトランジスタとを同一
基板上に有するＢｉＣＭＯＳ型半導体装置の製造方法の
プロセスを説明する。本実施の形態２において、図１
（Ａ）ないし４（Ｌ）、５（Ｐ）ないし７（Ｙ）の図で
示される工程は実施の形態１と同じであるため説明は省
略する。
は、本発明の実施の形態２における自己整合型高性能バ
イポーラトランジスタとＣＭＯＳトランジスタとを同一
基板上に有するＢｉＣＭＯＳ型半導体装置の製造方法の
プロセスを説明する。本実施の形態２において、図１
（Ａ）ないし４（Ｌ）、５（Ｐ）ないし７（Ｙ）の図で
示される工程は実施の形態１と同じであるため説明は省
略する。
【００３０】図４（Ｍ）に示されるように、写真製版１
１６の後、注入によりＢＦ2等の不純物１２１を導入し
て、横型ＰＮＰバイポーラトランジスタのエミッタ層１
１４ａおよびコレクタ層１１４ｂと、ＰＭＯＳ型トラン
ジスタのソースおよびドレインとを形成する。この後、
図４（Ｎ）に示されるように、写真製版１１８により画
定した領域の絶縁膜１０７を開口し、開口部１０７ａに
ポリシリコン膜１０５を露出させる。この結果、図７
（Ｙ）に示されるように、下部電極がポリシリコン膜１
０５、上部電極がポリシリコン膜１２２および容量材料
が絶縁膜１１９より構成される容量の形成を行なうこと
ができる。
１６の後、注入によりＢＦ2等の不純物１２１を導入し
て、横型ＰＮＰバイポーラトランジスタのエミッタ層１
１４ａおよびコレクタ層１１４ｂと、ＰＭＯＳ型トラン
ジスタのソースおよびドレインとを形成する。この後、
図４（Ｎ）に示されるように、写真製版１１８により画
定した領域の絶縁膜１０７を開口し、開口部１０７ａに
ポリシリコン膜１０５を露出させる。この結果、図７
（Ｙ）に示されるように、下部電極がポリシリコン膜１
０５、上部電極がポリシリコン膜１２２および容量材料
が絶縁膜１１９より構成される容量の形成を行なうこと
ができる。
【００３１】以上より、実施の形態２によれば、マスク
を１枚追加するだけで、電極形成工程を追加することな
く、寄生容量の少ない高性能な容量の形成を行なうこと
ができる。
を１枚追加するだけで、電極形成工程を追加することな
く、寄生容量の少ない高性能な容量の形成を行なうこと
ができる。
【００３２】実施の形態３.図１（Ｂ）および図３
（Ｉ）は、本発明の実施の形態３における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを説明する。本実施の形態３において、
図１（Ｂ）および図３（Ｉ）の他の図で示される工程は
実施の形態１と同じであるため説明は省略する。
（Ｉ）は、本発明の実施の形態３における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを説明する。本実施の形態３において、
図１（Ｂ）および図３（Ｉ）の他の図で示される工程は
実施の形態１と同じであるため説明は省略する。
【００３３】図１（Ｂ）に示される絶縁膜１０３の膜厚
と図３（Ｉ）に示される絶縁膜１１９の膜厚とを異なる
膜厚に設定することができる。この結果、ＰＭＯＳ型ト
ランジスタとＮＭＯＳ型トランジスタとでゲート耐圧が
異なるＢｉＣＭＯＳ型半導体装置を製造することができ
る。
と図３（Ｉ）に示される絶縁膜１１９の膜厚とを異なる
膜厚に設定することができる。この結果、ＰＭＯＳ型ト
ランジスタとＮＭＯＳ型トランジスタとでゲート耐圧が
異なるＢｉＣＭＯＳ型半導体装置を製造することができ
る。
【００３４】以上より、実施の形態３によれば、ゲート
酸化膜の膜厚を絶縁膜１０３と絶縁膜１１９とで異なる
膜厚に設定することができるので、ＰＭＯＳ型トランジ
スタとＮＭＯＳ型トランジスタとで異なるゲート耐圧に
設定されたＢｉＣＭＯＳ型半導体装置を製造することが
できる。
酸化膜の膜厚を絶縁膜１０３と絶縁膜１１９とで異なる
膜厚に設定することができるので、ＰＭＯＳ型トランジ
スタとＮＭＯＳ型トランジスタとで異なるゲート耐圧に
設定されたＢｉＣＭＯＳ型半導体装置を製造することが
できる。
【００３５】実施の形態４.図４（Ｌ）および図８は、
本発明の実施の形態４における自己整合型高性能バイポ
ーラトランジスタとＣＭＯＳトランジスタとを同一基板
上に有するＢｉＣＭＯＳ型半導体装置の製造方法のプロ
セスを説明する。本実施の形態４において、図４（Ｌ）
および図８の他の図で示される工程は実施の形態１と同
じであるため説明は省略する。
本発明の実施の形態４における自己整合型高性能バイポ
ーラトランジスタとＣＭＯＳトランジスタとを同一基板
上に有するＢｉＣＭＯＳ型半導体装置の製造方法のプロ
セスを説明する。本実施の形態４において、図４（Ｌ）
および図８の他の図で示される工程は実施の形態１と同
じであるため説明は省略する。
【００３６】図４（Ｌ）に示される絶縁膜１１５の替わ
りに図８に示されるポリシリコン膜１３４ａおよび１３
４ｂを用いることができる。このため、ＮＰＮ型バイポ
ーラトランジスタのベース引出し電極１０５ａの側壁１
３４ａとＰＭＯＳ型トランジスタのゲート１０５ｂの側
壁１３４ｂとにＬＤＤ枠を形成することができる。ポリ
シリコン膜１３４ａおよび１３４ｂの材質は、絶縁膜１
１５と異なる膜であればよい。
りに図８に示されるポリシリコン膜１３４ａおよび１３
４ｂを用いることができる。このため、ＮＰＮ型バイポ
ーラトランジスタのベース引出し電極１０５ａの側壁１
３４ａとＰＭＯＳ型トランジスタのゲート１０５ｂの側
壁１３４ｂとにＬＤＤ枠を形成することができる。ポリ
シリコン膜１３４ａおよび１３４ｂの材質は、絶縁膜１
１５と異なる膜であればよい。
【００３７】以上より、実施の形態４によれば、ＮＰＮ
型バイポーラトランジスタのベース引出し電極１０５ａ
の側壁１３４ａとＰＭＯＳ型トランジスタのゲート１０
５ｂの側壁１３４ｂとにポリシリコン膜１３４ａ、１３
４ｂを使用することにより、よりばらつきの少ないＮＰ
Ｎ型バイポーラトランジスタの製造を行なうことができ
る。
型バイポーラトランジスタのベース引出し電極１０５ａ
の側壁１３４ａとＰＭＯＳ型トランジスタのゲート１０
５ｂの側壁１３４ｂとにポリシリコン膜１３４ａ、１３
４ｂを使用することにより、よりばらつきの少ないＮＰ
Ｎ型バイポーラトランジスタの製造を行なうことができ
る。
【００３８】実施の形態５.図９は、本発明の実施の形
態５における自己整合型高性能バイポーラトランジスタ
とＣＭＯＳトランジスタとを同一基板上に有するＢｉＣ
ＭＯＳ型半導体装置の製造方法のプロセスを説明する。
本実施の形態５において、図９に示される工程以外の工
程は実施の形態１と同じであるため説明は省略する。
態５における自己整合型高性能バイポーラトランジスタ
とＣＭＯＳトランジスタとを同一基板上に有するＢｉＣ
ＭＯＳ型半導体装置の製造方法のプロセスを説明する。
本実施の形態５において、図９に示される工程以外の工
程は実施の形態１と同じであるため説明は省略する。
【００３９】図９に示されるように、横型ＰＮＰ型バイ
ポーラトランジスタのエミッタとコレクタとをＰＮＰ型
バイポーラトランジスタのベース引出し電極１０５ａか
らＰ型不純物を半導体基板１００中へ拡散して形成する
ことにより、配線間隔の制約がなくなり、素子面積を縮
小することができる。
ポーラトランジスタのエミッタとコレクタとをＰＮＰ型
バイポーラトランジスタのベース引出し電極１０５ａか
らＰ型不純物を半導体基板１００中へ拡散して形成する
ことにより、配線間隔の制約がなくなり、素子面積を縮
小することができる。
【００４０】以上より、実施の形態５によれば、横型Ｐ
ＮＰ型バイポーラトランジスタのエミッタとコレクタと
をＰＮＰ型バイポーラトランジスタのベース引出し電極
１０５ａからＰ型不純物を半導体基板１００中へ拡散し
て形成することができる。この結果、配線間隔の制約が
なくなり、素子面積を縮小することができる。
ＮＰ型バイポーラトランジスタのエミッタとコレクタと
をＰＮＰ型バイポーラトランジスタのベース引出し電極
１０５ａからＰ型不純物を半導体基板１００中へ拡散し
て形成することができる。この結果、配線間隔の制約が
なくなり、素子面積を縮小することができる。
【００４１】実施の形態６.図１０は、本発明の実施の
形態６における自己整合型高性能バイポーラトランジス
タとＣＭＯＳトランジスタとを同一基板上に有するＢｉ
ＣＭＯＳ型半導体装置の製造方法のプロセスを説明す
る。本実施の形態６において、図１０に示される工程以
外の工程は実施の形態１と同じであるため説明は省略す
る。
形態６における自己整合型高性能バイポーラトランジス
タとＣＭＯＳトランジスタとを同一基板上に有するＢｉ
ＣＭＯＳ型半導体装置の製造方法のプロセスを説明す
る。本実施の形態６において、図１０に示される工程以
外の工程は実施の形態１と同じであるため説明は省略す
る。
【００４２】図１０に示されるように、横型ＰＮＰ型バ
イポーラトランジスタのベースを、実施の形態１におけ
るＰＭＯＳ型トランジスタのゲートを形成する図２
（Ｈ）ないし図３（Ｋ）で示される工程と同一の工程に
おいて形成することができる。
イポーラトランジスタのベースを、実施の形態１におけ
るＰＭＯＳ型トランジスタのゲートを形成する図２
（Ｈ）ないし図３（Ｋ）で示される工程と同一の工程に
おいて形成することができる。
【００４３】以上より、実施の形態６によれば、横型Ｐ
ＮＰ型バイポーラトランジスタのベース幅をＰＭＯＳ型
トランジスタにより画定することにより、フィールド酸
化膜で画定する従来の横型ＰＮＰ型バイポーラトランジ
スタよりも素子面積を縮小することができる。
ＮＰ型バイポーラトランジスタのベース幅をＰＭＯＳ型
トランジスタにより画定することにより、フィールド酸
化膜で画定する従来の横型ＰＮＰ型バイポーラトランジ
スタよりも素子面積を縮小することができる。
【００４４】実施の形態７.図１１ないし図１４は、本
発明の実施の形態７における自己整合型高性能バイポー
ラトランジスタとＣＭＯＳトランジスタとを同一基板上
に有するＢｉＣＭＯＳ型半導体装置の製造方法のプロセ
スを説明する。
発明の実施の形態７における自己整合型高性能バイポー
ラトランジスタとＣＭＯＳトランジスタとを同一基板上
に有するＢｉＣＭＯＳ型半導体装置の製造方法のプロセ
スを説明する。
【００４５】図１１（Ａ）に示されるように、埋め込み
層を有する半導体基板１００上にＬＯＣＯＳ法等により
フィールド酸化膜１０１を形成し、ウェル層１０２ａと
ウェル層１０２ｂとを形成する。次に図１１（Ｂ）に示
されるように、半導体基板１００上とフィールド酸化膜
１０１上とにわたりＰＭＯＳ型トランジスタのゲート酸
化膜となる絶縁膜１０３を形成する。この後、ポリシリ
コン膜１４５をデポジットする。
層を有する半導体基板１００上にＬＯＣＯＳ法等により
フィールド酸化膜１０１を形成し、ウェル層１０２ａと
ウェル層１０２ｂとを形成する。次に図１１（Ｂ）に示
されるように、半導体基板１００上とフィールド酸化膜
１０１上とにわたりＰＭＯＳ型トランジスタのゲート酸
化膜となる絶縁膜１０３を形成する。この後、ポリシリ
コン膜１４５をデポジットする。
【００４６】ポリシリコン膜１４５をデポジットした後
の図１１（Ｃ）ないし図１２（Ｇ）のプロセスは、実施
の形態１における図１（Ｃ）ないし図４（Ｏ）と同じで
あるため説明は省略する。
の図１１（Ｃ）ないし図１２（Ｇ）のプロセスは、実施
の形態１における図１（Ｃ）ないし図４（Ｏ）と同じで
あるため説明は省略する。
【００４７】図１２（Ｈ）に示されるように、ＮＭＯＳ
型トランジスタのゲート酸化膜となる絶縁膜１１９を形
成する。この後、ポリシリコン膜１４６をデポジットす
る。
型トランジスタのゲート酸化膜となる絶縁膜１１９を形
成する。この後、ポリシリコン膜１４６をデポジットす
る。
【００４８】ポリシリコン膜１４６をデポジットした後
の図１３（Ｉ）ないし図１４（Ｍ）のプロセスは、実施
の形態１における図５（Ｐ）ないし図７（Ｘ）と同じで
あるため説明は省略する。
の図１３（Ｉ）ないし図１４（Ｍ）のプロセスは、実施
の形態１における図５（Ｐ）ないし図７（Ｘ）と同じで
あるため説明は省略する。
【００４９】最後に、図１４（Ｎ）に示されるように、
配線１３３等を形成する。
配線１３３等を形成する。
【００５０】以上より、実施の形態７によれば、ＰＭＯ
Ｓ型トランジスタおよびＮＭＯＳ型トランジスタのゲー
ト酸化膜上にポリシリコン膜をデポジットすることによ
り、ＮＰＮ型バイポーラトランジスタを形成する時のダ
メージからゲート酸化膜を保護することができ、トラン
ジスタ特性の劣化のないＭＯＳ型トランジスタを形成す
ることができる。
Ｓ型トランジスタおよびＮＭＯＳ型トランジスタのゲー
ト酸化膜上にポリシリコン膜をデポジットすることによ
り、ＮＰＮ型バイポーラトランジスタを形成する時のダ
メージからゲート酸化膜を保護することができ、トラン
ジスタ特性の劣化のないＭＯＳ型トランジスタを形成す
ることができる。
【００５１】
【発明の効果】以上説明したように、本発明の半導体の
製造方法によれば、ＮＰＮ型バイポーラトランジスタの
ベース引出し電極１０５ａとＰＭＯＳ型トランジスタの
ゲート１０５ｂとを同一材料（ポリシリコン膜１０５）
を用いて同時に形成し、ＮＰＮ型バイポーラトランジス
タのエミッタ引出し電極１２２ａとＮＭＯＳ型トランジ
スタのゲート１２２ｂとを同一材料（ポリシリコン膜１
２２）を用いて同時に形成することにより、工程数およ
びマスク数の増加を最低限に抑え、かつ高性能バイポー
ラトランジスタと高性能ＭＯＳトランジスタとを同一基
板上に有することができる半導体装置の製造方法を提供
することができる。
製造方法によれば、ＮＰＮ型バイポーラトランジスタの
ベース引出し電極１０５ａとＰＭＯＳ型トランジスタの
ゲート１０５ｂとを同一材料（ポリシリコン膜１０５）
を用いて同時に形成し、ＮＰＮ型バイポーラトランジス
タのエミッタ引出し電極１２２ａとＮＭＯＳ型トランジ
スタのゲート１２２ｂとを同一材料（ポリシリコン膜１
２２）を用いて同時に形成することにより、工程数およ
びマスク数の増加を最低限に抑え、かつ高性能バイポー
ラトランジスタと高性能ＭＯＳトランジスタとを同一基
板上に有することができる半導体装置の製造方法を提供
することができる。
【図１】 本発明の実施の形態１または３における自己
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
【図２】 本発明の実施の形態１または３における自己
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
【図３】 本発明の実施の形態１または３における自己
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
【図４】 本発明の実施の形態１または２における自己
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
整合型高性能バイポーラトランジスタとＣＭＯＳトラン
ジスタとを同一基板上に有するＢｉＣＭＯＳ型半導体装
置の製造方法のプロセスを示す図である。
【図５】 本発明の実施の形態１における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
【図６】 本発明の実施の形態１における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
【図７】 本発明の実施の形態１における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
【図８】 本発明の実施の形態４における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
【図９】 本発明の実施の形態５における自己整合型高
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
性能バイポーラトランジスタとＣＭＯＳトランジスタと
を同一基板上に有するＢｉＣＭＯＳ型半導体装置の製造
方法のプロセスを示す図である。
【図１０】 本発明の実施の形態６における自己整合型
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
【図１１】 本発明の実施の形態７における自己整合型
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
【図１２】 本発明の実施の形態７における自己整合型
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
【図１３】 本発明の実施の形態７における自己整合型
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
【図１４】 本発明の実施の形態７における自己整合型
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
高性能バイポーラトランジスタとＣＭＯＳトランジスタ
とを同一基板上に有するＢｉＣＭＯＳ型半導体装置の製
造方法のプロセスを示す図である。
【図１５】 従来の自己整合型高性能バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
【図１６】 従来の自己整合型高性能バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
【図１７】 従来の自己整合型高性能バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
【図１８】 従来の自己整合型高性能バイポーラトラン
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
ジスタとＣＭＯＳトランジスタとを同一基板上に有する
ＢｉＣＭＯＳ型半導体装置の製造方法のプロセスを示す
図である。
１００ 半導体基板、 １０１ フィールド酸化膜、
１０２ａ、１０２ｂウェル、 １０３、１０７、１１
５、１５３、１５７、１６４、１６６、１６７絶縁膜、
１０４、１０８、１１１、１１３、１１６、１１８、
１２０、１２５、１２６、１２９、１５８ レジストパ
ターン（写真製版）、 １０５、１２２、１４５、１４
６、１６５、１６９ ポリシリコン膜、 １０５ａ Ｎ
ＰＮ型バイポーラトランジスタのベース引き出し電極、
１０５ｂ ＰＭＯＳ型トランジスタのゲート、 １０
６ 不純物（Ｂ等）、 １０７ａ 開口部、 １０９酸
化膜、 １１０ 外部ベース層、 １１０ａ 真性ベー
ス層、 １１２ リンクベース層、 １１４ａ、１３
２、１７３ エミッタ層、 １１４ｂ コレクタ層、
１１４ｃ ＰＭＯＳ型トランジスタのＬＤＤ層、 １１
５ａ、１１５ｂ、１２８ａ、１６１ 枠、 １１９ Ｎ
ＭＯＳ型トランジスタのゲート酸化膜（絶縁膜）、 １
２１ 不純物（ＢＦ2等）、 １２２ａ、１７２ ＮＰ
Ｎ型バイポーラトランジスタのエミッタ引出し電極、
１２２ｂ ＮＭＯＳ型トランジスタのゲート、 １２
３、１６８ 不純物（Ａｓ等）、 １２７ ＮＭＯＳ型
トランジスタのＬＤＤ層、 １３０ ＮＭＯＳ型トラン
ジスタのソース／ドレイン層、１３１、１７１ 層間絶
縁膜、 １３３、１７４ 配線、 １３４ａ、１３４ｂ
側壁（ＬＤＤ枠）、 １３５ 不純物（Ｐ等）、 １
５６ ドープドポリシリコン膜、 １５６ａ、１５６ｂ
ＭＯＳゲート、 １５９、１６０ ＬＤＤ層、 １６
２、１６３ ソース／ドレイン層。
１０２ａ、１０２ｂウェル、 １０３、１０７、１１
５、１５３、１５７、１６４、１６６、１６７絶縁膜、
１０４、１０８、１１１、１１３、１１６、１１８、
１２０、１２５、１２６、１２９、１５８ レジストパ
ターン（写真製版）、 １０５、１２２、１４５、１４
６、１６５、１６９ ポリシリコン膜、 １０５ａ Ｎ
ＰＮ型バイポーラトランジスタのベース引き出し電極、
１０５ｂ ＰＭＯＳ型トランジスタのゲート、 １０
６ 不純物（Ｂ等）、 １０７ａ 開口部、 １０９酸
化膜、 １１０ 外部ベース層、 １１０ａ 真性ベー
ス層、 １１２ リンクベース層、 １１４ａ、１３
２、１７３ エミッタ層、 １１４ｂ コレクタ層、
１１４ｃ ＰＭＯＳ型トランジスタのＬＤＤ層、 １１
５ａ、１１５ｂ、１２８ａ、１６１ 枠、 １１９ Ｎ
ＭＯＳ型トランジスタのゲート酸化膜（絶縁膜）、 １
２１ 不純物（ＢＦ2等）、 １２２ａ、１７２ ＮＰ
Ｎ型バイポーラトランジスタのエミッタ引出し電極、
１２２ｂ ＮＭＯＳ型トランジスタのゲート、 １２
３、１６８ 不純物（Ａｓ等）、 １２７ ＮＭＯＳ型
トランジスタのＬＤＤ層、 １３０ ＮＭＯＳ型トラン
ジスタのソース／ドレイン層、１３１、１７１ 層間絶
縁膜、 １３３、１７４ 配線、 １３４ａ、１３４ｂ
側壁（ＬＤＤ枠）、 １３５ 不純物（Ｐ等）、 １
５６ ドープドポリシリコン膜、 １５６ａ、１５６ｂ
ＭＯＳゲート、 １５９、１６０ ＬＤＤ層、 １６
２、１６３ ソース／ドレイン層。
フロントページの続き Ｆターム(参考） 5F003 AP00 BB06 BB07 BB08 BC07 BE07 BE08 BJ15 BJ18 BN01 BP06 BP21 BS08 5F048 AA01 AA07 AA09 AA10 AC05 AC10 BB07 BB16 BC06 BE03 BG12 CA03 DA13 DA14 DA15 DA25 DB04 DB08 DB09 DB10 5F082 AA17 AA40 BA04 BA27 BC03 BC09 BC13 DA07 DA10 EA02 EA12
Claims (8)
- 【請求項１】 バイポーラトランジスタとＭＯＳトラン
ジスタとを同一の半導体基板上に形成する半導体装置の
製造方法であって、 前記半導体基板の主面に第１絶縁膜を分離して形成し、
該半導体基板上と該第１絶縁膜上とにわたり第２絶縁膜
を形成する第２絶縁膜形成工程と、 前記半導体基板上における第１導電型のバイポーラトラ
ンジスタのベースを形成する領域上の第２絶縁膜を除去
する第２絶縁膜除去工程と、 前記第２絶縁膜が除去された半導体基板上と除去されな
かった第２絶縁膜上とにわたり第１ポリシリコン膜を形
成し、該第１ポリシリコン膜上に第１濃度の第１導電型
の不純物を注入し、該第１ポリシリコン膜上に第３絶縁
膜を形成する工程と、 第１ポリシリコン膜と第３絶縁膜とを有する積層膜の所
定の領域をエッチングして、前記半導体基板上における
第１導電型のバイポーラトランジスタの外部ベース引出
し電極と第１導電型のＭＯＳトランジスタのゲートとを
同時に形成する第１形成工程と、 前記エッチングされた積層膜の前記所定の領域上に第４
絶縁膜を形成すると同時に、前記第１導電型のバイポー
ラトランジスタの外部ベース引出し電極から第１濃度の
第１導電型の不純物を前記半導体基板中に導入して外部
ベース層を形成する工程と、 前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極を形成する領域を写真製版により画定し、該
領域に第２濃度の第１導電型の不純物を注入して前記第
１導電型のバイポーラトランジスタのリンクベース層を
形成する工程と、 前記第１導電型のＭＯＳトランジスタを形成する第１導
電型ＭＯＳトランジスタ形成領域と第２導電型のバイポ
ーラトランジスタのエミッタおよびコレクタを形成する
第２導電型バイポーラトランジスタ形成領域とを写真製
版により画定し、該第１導電型ＭＯＳトランジスタ形成
領域と該第２導電型バイポーラトランジスタ形成領域と
に第３濃度の第１導電型の不純物を注入して、該第１導
電型ＭＯＳトランジスタ形成領域にＬＤＤ層を形成し該
第２導電型バイポーラトランジスタ形成領域にエミッタ
層とコレクタ層とを形成する第２形成工程と、 前記第２形成工程後の各膜上にわたり第５絶縁膜を形成
する工程と、 前記第５絶縁膜をエッチングして前記第１導電型のバイ
ポーラトランジスタの外部ベース引出し電極の側壁と前
記第１導電型のＭＯＳトランジスタのゲートの側壁とに
枠を形成する枠形成工程と、 前記第２導電型のバイポーラトランジスタの真性ベース
を形成する第２導電型バイポーラトランジスタの真性ベ
ース形成領域と前記第１導電型のＭＯＳトランジスタを
形成する第１導電型ＭＯＳトランジスタ形成領域とを写
真製版により画定し、該第２導電型バイポーラトランジ
スタの真性ベース形成領域と該第１導電型ＭＯＳトラン
ジスタ形成領域とに第４濃度の第１導電型の不純物を注
入して、該第２導電型バイポーラトランジスタの真性ベ
ース形成領域にエミッタ層とコレクタ層とを形成し該第
１導電型ＭＯＳトランジスタ形成領域にソースおよびド
レインを形成しする第３形成工程と、 前記第３形成工程後の所定の膜上にわたり第６絶縁膜を
形成する第６絶縁膜形成工程と、 前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極を形成する領域を写真製版により画定し、該
領域に第５濃度の第１導電型の不純物を注入して前記第
１導電型のバイポーラトランジスタの真性ベース層を形
成する工程と、 前記第１導電型のバイポーラトランジスタの外部ベース
引出し電極を形成する領域上の第６絶縁膜をエッチング
して前記半導体基板の主面を露出させる半導体基板露出
工程と、 前記半導体基板露出工程後の各膜上にわたり第２ポリシ
リコン膜を形成し、該第２ポリシリコン膜上に第１濃度
の第２導電型の不純物を注入し、該第２ポリシリコン膜
上に第７絶縁膜を形成する工程と、 前記第７絶縁膜と第２ポリシリコン膜とを有する積層膜
の所定の領域をエッチングして、前記第１導電型のバイ
ポーラトランジスタのエミッタ引出し電極と第２導電型
のＭＯＳトランジスタのゲートとを同時に形成する第４
形成工程と、 前記第２導電型のＭＯＳトランジスタを形成する領域を
写真製版により画定し、該領域に第２濃度の第２導電型
の不純物を注入して前記第２導電型のＭＯＳトランジス
タのＬＤＤ層を形成する第２導電型のＭＯＳトランジス
タのＬＤＤ層形成工程と、 前記第２導電型のＭＯＳトランジスタのＬＤＤ層形成工
程後の各膜上にわたり第８絶縁膜を形成し、該第８絶縁
膜をエッチングして前記第２導電型のＭＯＳトランジス
タのゲートの側壁に枠を形成する工程と、 前記第２導電型のＭＯＳトランジスタを形成する領域を
写真製版により画定し、該領域に第３濃度の第２導電型
の不純物を注入して前記第２導電型のＭＯＳトランジス
タのソースおよびドレイン層を形成する第２導電型のＭ
ＯＳトランジスタのソースおよびドレイン層形成工程
と、前記第２導電型のＭＯＳトランジスタのソースおよ
びドレイン層形成工程後の各膜上にわたり層間絶縁膜を
形成すると共に、前記第１導電型のバイポーラトランジ
スタのエミッタ引出し電極から不純物を拡散させてエミ
ッタ層を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第６絶縁膜形成工程に先立って、前
記第３絶縁膜と前記第１ポリシリコン膜とを有する積層
膜の所定の領域を写真製版により画定し、前記第３絶縁
膜をエッチングして前記第１ポリシリコン膜を露出させ
る工程をさらに備えたことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記第２形成工程の後に、 各膜上にわたり第３ポリシリコン膜を形成する工程と、 前記第３ポリシリコン膜をエッチングして前記第１導電
型のバイポーラトランジスタの外部ベース引出し電極の
側壁と前記第１導電型のＭＯＳトランジスタのゲートの
側壁とに枠を形成する工程とをさらに備えたことを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第２導電型のバイポーラトランジス
タの外部ベース引出し電極から第１濃度の第１導電型の
不純物を前記半導体基板中に導入して、前記第２導電型
のバイポーラトランジスタのエミッタおよびコレクタを
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項５】 前記第２導電型のバイポーラトランジス
タのベースを、前記第１導電型のＭＯＳトランジスタの
ゲートを形成する前記第１形成工程ないし前記第２形成
工程と同一の工程において形成することを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項６】 前記第２絶縁膜形成工程の後に、前記第
２絶縁膜上に第４ポリシリコン膜を形成し、前記第１導
電型のバイポーラトランジスタのベースを形成する領域
上の第４ポリシリコン膜をエッチングして、第２絶縁膜
を除去する工程をさらに備えたことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項７】 前記第６絶縁膜形成工程の後に、前記第
６絶縁膜上に第５ポリシリコン膜を形成し、前記第１導
電型のバイポーラトランジスタのベースを形成する領域
上の第５ポリシリコン膜をエッチングして、第６絶縁膜
を除去する工程をさらに備えたことを特徴とする請求項
１記載の半導体装置の製造方法。 - 【請求項８】 前記第２絶縁膜の膜厚と前記第６絶縁膜
の膜厚とを異なる膜厚にしたことを特徴とする請求項１
ないし７のいずれかに記載の半導体装置の製造方法。
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Cited By (6)
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|---|---|---|---|---|
| WO2003015162A2 (de) * | 2001-08-07 | 2003-02-20 | Infineon Technologies Ag | Verfahren zum parallelen herstellen eines mos-transistors und eines bipolartransistors |
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