KR100206295B1 - 반도체장치 - Google Patents

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KR100206295B1
KR100206295B1 KR1019920004485A KR920004485A KR100206295B1 KR 100206295 B1 KR100206295 B1 KR 100206295B1 KR 1019920004485 A KR1019920004485 A KR 1019920004485A KR 920004485 A KR920004485 A KR 920004485A KR 100206295 B1 KR100206295 B1 KR 100206295B1
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데쓰오 오가와
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

본원 발명은 바이폴라트랜지스터와 고내압이고 높은 상호콘덕턴스를 가진 JFET를 1칩화하여, 코스트의 저감을 도모한다.
바이폴라트랜지스터의 형성영역(4)와 JFET의 형성역역(5)을 트랜지스터분리영역(13)으로 분리하고, 전자의 형성영역(4)에는 반도체기판(12)의 상층에 콜렉터확산층(15)을 형성하고, 그것에 접속하는 상태에서 반도체기판(12)의 상면에 배설한 에피택셜층(11)에 베이스확산층(6)과 콜렉터인출확산층(19)을 소자분리영역(18)을 사이에 두어 형성하고, 베이스확산층(16)의 상층의 일부분에 에미터확산층(17)을 형성한다. 후자의 형성영역(5)에는 반도체기판(12)의 상층에 보텀게이트확산층(20)을 형성하고, 그것에 접속하는 상태에서 에피택셜층(11)에 채널형성영역(21)을 형성하고, 그 상면에 톱게이트확산층(22)을 형성하여, 그들의 양측에 소스드레인확산층(23), (24)을 형성한다.

Description

반도체장치
제1도는 실시예의 개략구성단면도.
제2도는 실시예의 제조공정도.
제3도는 실시예의 제조공정도.
제4도는 실시예의 제조공정도.
제5도는 실시예의 제조공정도.
제6도는 실시예의 제조공정도.
제7도는 실시예의 제조공정도.
제8도는 실시예의 제조공정도.
제9도는 실시예의 제조공정도.
제10도는 실시예의 제조공정도.
제11도는 실시예의 제조공정도.
제12도는 실시예의 제조공정도.
제13도는 실시예의 제조공정도.
제14도는 실시예의 제조공정도.
제15도는 실시예의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체장치 2 : npn 바아폴라트랜지스터
3 : n 채널 접합형 전계효과트랜지스터(n채널 JFET)
4 : npn 바아폴라트랜지스터의 형성영역
5 : n 채널접합형 전계효과트랜지스터(n 채널 JFET)의 형성영역
11 : 에피택셜층 12 : 반도체기판
13 : 트랜지스터분리영역 15 : n+ 콜렉터영역
16 : p+ 베이스확산층 17 : n+ 에미터확산층
18 : 소자분리영역 19 : n+ 콜렉터인출확산층
20 : 보텀게이트확산층 21 : n+ 채널형성영역
22 : p+ 톱게이트확산층 23 : 소스드레인확산층
24 : 소스드레인확산층
본원 발명은 바아폴라트랜지스터와 접합형 전계효과트랜지스터를 동일기판에 형성한 반도체장치에 관한 것이다.
바아폴라트랜지스터를 사용한 시스템의 저소비전력화 및 고주파 대응을 도모하기 위해 신호처리용의 바아폴라트랜지스터는 고속동작에 대응한다.
즉, 바아폴라트랜지스터의 패턴을 미세화함으로써 기생용량을 저감시켜 저전류에 의한 동작을 실현하는 동시에, 에피텍셜층을 박막화함으로써 고주파에 대응한다. 그리고, 신호처리용의 바아폴라트랜지스터는 고집적화되어 1칩화된다.
한편, 튜너의 배리캡(varicap)등에 사용되는 고전압구동계의 고내압외부소자, 예를 들면 고내압용 트랜지스터는 그 특성의 악화를 방지하고, 또한 신호처리용의 바아폴라트랜지스터와 함께 사용하는 경우에 신호처리용의 바아폴라트랜지스터에 대해 외부부착된다.
그러나, 고내압용 트랜지스터와 신호처리용의 바아폴라트랜지스터의 양쪽을 사용하는 경우에 신호처리용의 바아폴라트랜지스터에 대하여 고내압용 트랜지스터가 외부부착되어 있는 것은 외부부착부품의 삭감을 도모할 수 없다. 또, 부품개수가 많아지는 동시에 고내압용 트랜지스터를 신호처리용의 바아폴라트랜지스터에 외부부착하기 위한 공정이 필요하게 되어 고스트가 높아진다.
본원 발명은 바아폴라트랜지스터와 고내압이며 높은 상호콘덕턴스를 가진 접합형 전계효과트랜지스터를 동일기판에 형성한 반도체장치를 제공하는 것을 목적으로 한다.
본원 발명은 상기 목적을 달성하기 위해서 이루어진 것이며, 에피택셜층을 상면에 형성한 반도체기판에 바아폴라트랜지스터와 고내압이며 높은 상호콘덕턴스를 가진 접합형 전계효과트랜지스터(이하 JFET라고 약기함)를 형성한 반도체장치이다.
즉, 바아폴라트랜지스터의 형성영역과 JFET의 형성영역을 제외한 에피택셜층에 트랜지스터 분리영역을 형성한다.
바아폴라트랜지스터의 형성영역에는 반도체기판의 상층에 콜렉터확산층을 형성한다. 에피택셜층에는 콜렉터확산층에 접속하는 상태로 베이스확산층을 형성한다. 베이스확산층의 상층의 일부에는 에미터확산층을 형성한다. 또, 에피택셜층에는 베이스확산층에 인접하는 상태로 소자분리영역을 형성한다. 또, 에피택셜층에는 베이스확산층에 인접하는 상태로 소자분리영역을 형성한다. 이 소자분리영역에 대해 베이스확산층과는 반대측의 에피택셜층에는 콜렉트확산층에 접속하는 상태로 콜렉터인출확산층을 형성한다.
JFET의 형성영역에는 반도체기판의 상층에 보텀게이트확산층을 형성한다. 보텀게이트확산층에 접속하는 상태로 상기 에피택셜층의 하층에는 채널형성영역을 형성한다. 또, 이 에피택셜층의 상층에는 채널형성영역에 접속하는 상태로 톱게이트확산층을 형성한다. 또한, 채널형성영역의 양측의 에피택셜층에는 소스드레인확산을 형성한다.
상기 구성의 반도체장치의 바아폴라트랜지스터는 종형(縱型)의 바아폴라트랜지스터구조이므로, 고주파에 대응한 고속동작을 행한다. 또 JFET는 보텀게이트확산층과 채널형성영역과 톱게이트확산층이 각각 접속하는 상태로 형성되고, 채널형성영역의 양측에 소스드레인확산층이 형성되어 있으므로, 고내압이며 높은 상호콘덕턴스를 가진 트랜지스터로 된다.
본원 발명의 실시예에 대하여 제1도의 개략구성단면도에 따라 설명한다.
도면에는 일예로서, n 형 실리콘단결정의 에피택셜층(11)을 상면에 배설한 p형 실리콘단결정으로 이루어지는 반도체기판(12)을 사용하여, 신호처리용의 npn 바아폴라트랜지스터(2)와 고내압이며 또한 높은 상호콘덕턴스를 가진 n 채널 JFET(3)을 형성한 반도체장치(1)를 도시한다.
즉, 에피택셜층(11)에는 대략 화살표의 범위로 표시한 npn 바아폴라트랜지스터의 형성영역(4)과 대략 화살표의 범위로 표시한 n 채널 JFET의 형성영역(5)을 제외한 부분에 트랜지스터분리영역(13)이 형성되어 있다. 이 트랜지스터분리영역(13)은 예를 들면 LOCOS 법에 의한 실리콘산화막으로 형성된다. 또한, 트랜지스터분리영역(13)에 접속하는 상태에서 반도체기판(12)의 상층에는 p+ 채널스토퍼영역(14)이 형성되어 있다.
npn 바아폴라트랜지스터의 형성영역(4)에는 반도체기판(12)의 상층에 n+ 매입확산층으로 이루어지는 n+ 콜렉터확산층(15)이 형성되어 있다. 에피택셜층(11)의 상층에는 당해 에피택셜층(11)의 하층부분을 통해 n+ 콜렉터확산층(15)에 접속하는 상태로 p+ 베이스확산층(16)이 형성되어 있다. p+ 베이스확산층(16)의 상층의 일부에는 n+ 에미터확산층(17)이 형성되어 있다. 또, 에피택셜층(11)에는 p+ 베이스확산층(16)에 인접하는 상태로 소자분리영역(18)이 형성되어 있다.
이 소자분리영역(18)에 대해 p+ 베이스확산층(16)과는 반대측의 에피택셜층(11)에는 n+ 콜렉터확산층(15)에 접속하는 상태로 n+ 콜렉트인출확산층(19)이 형성되어 있다. 상기와 같이하여, npn 바아폴라트랜지스터(2)가 형성된다.
n 채널 JFET의 형성영역(5)에는 반도체기판(12)의 상층에 p 형의 보텀게이트확산층(20) 형성되어 있다. 이 보텀게이트확산층(20)에 접속하는 상태에서 상기 에피택셜층(11)의 하층에는 n+ 채널형성영역(21)이 형성되어 있다. n+ 채널형성영역(21)에 접속하는 상태에서 에피택셜층(11)에는 p+ 톱게이트확산층(22)이 형성되어 있다. 에피택셜층(11)에서 n+ 채널형성영역(21)의 양측에는 n+ 소스드레인확산층(23),(24)이 형성되어 있다. 상기와 같이하여 n 채널 JFET(3)가 형성된다.
또한, 에피택셜층(11)의 상면에서 p+ 베이스확산층(16)에 접속하는 상태로 예를 들면 p 형 불순물을 포함하는 poly-si 막으로 이루어지는 p+ 베이스인출전극(25)이 형성되어 있다. 또, n 채널 JFET의 형성영역(5)에 있어서의 에피택셜층(11)의 상층에는 예를 들면 실리콘산화막으로 이루어지는 얇은 절연막(26)이 형성되어 있다. p+ 톱게이트확산층(22)위의 얇은 절연막(26)에는 콘택트홀(27)이 형성되어 있다. 이 콘택트홀(27)을 통해 p+ 톱게이트확산층(22)에 접속하는 상태에서 얇은 절연막(26)의 상면에는 예를 들면 p 형의 불순물을 포함하는 poly-Si 막으로 이루어지는 p+ 게이트인출전극(28)이 형성되어 있다.
상기 p+ 베이스인출전극(25)이나 p+ 게이트인출전극(28)측의 전체면에는 예를 들면 실리콘산화막으로 이루어지는 층간절연막(29)이 형성되어 있다.
이 층간절연막(29)에는 p+ 베이스인출전극(25)위, n+ 에미터확산층(17)위, n+ 콜렉터인출확산층(19)위 및 p+ 게이트인출전극(28)위에 콘택트홀(30),(31),(32) 및 (33)이 형성되어 있다.
또, 콘택트홀(30)을 통해 층간절연막(29)의 상면에는 p+ 베이스인출전극(25)에 접속하는 상태로 베이스전극(34)이 형성되어 있다. 콘택트홀(31)을 통해 층간절연막(29)의 상면에는 n+ 에미터확산층(17)에 접속하는 상태로 n+ 에미터인출전극(35)이 형성되어 있다. 이 n+ 에미터인출전극(35)은 예를 들면 n 형의 불순물을 포함하는 poly-Si 막으로 이루어진다.
n+ 에미터인출전극(35)의 상면에는 에미터전극(36)이 형성되어 있다. 상기 콘택트홀(32)을 통해 층간절연막(29)의 상면에는 n+ 콜렉터인출확산층(19)에 접속하는 상태로 콜렉트전극(37)이 형성되어 있다. 콘택트홀(33)을 통해 층간절연막(29)의 상면에는 p+ 게이트인출전극(28)에 접속하는 상태로 게이트전극(38)이 형성되어 있다.
각 n+ 소스드레인확산층(23),(24)위의 상기 층간절연막(29)과 얇은 절연막(26)에는 콘택트홀(39),(40)이 형성되어 있다. 또, 층간절연막(29)의 상면에는 각 콘택트홀(39),(40)을 통해 각 n+ 소스드레인확산층(23),(24)에 접속하는 소스드레인전극(41),(42)이 형성되어 있다.
상기와 같이하여 형성한 반도체장치(1)의 npn 바아폴라트랜지스터(2)는 고주파에 대응하여 고속동작을 행하고, n 채널 JFET(3)는 고전압입력에 견디고, 또한 높은 상호콘덕턴스를 가지고 동작한다.
상기 실시예에서는 npn 바아폴라트랜지스터(2)와, n 채널 JFET(3)를 형성한 반도체장치(1)를 설명하였으나, 반도체장치(1)는 pnp 바아폴라트랜지스터와 p 채널 JFET로 형성할 수도 있다. 이 경우에는 pnp 바아폴라트랜지스터의 p+ 콜렉터확산층과 p 형 반도체기판과의 사이에 n+ well 확산층을 형성하고, 또한 p 채널 JFET 의 보텀게이트확산층과 p 형 반도체기판과의 사이에 n+ well 확산층을 형성한다.
다른 구성소자는 p 형의 소자를 n 형의 소자로 형성하고 n 형의 소자를 p 형의 소자로 형성한다.
다음에, 상기 반도체장치(1)의 제조방법에 대하여 제2도 내지 제11도의 제조공정도에 따라 설명한다.
먼저, 제2도에 도시한 바와 같이, p 형 단결정실리콘제의 반도체기판(12)의 상면에 레지스트를 도포하여 레지스트막을 형성하고, 이 레지스트막을 감광, 현상처리하여 이온주입마스크(도시하지 않음)를 형성한다. 그리고, 이 이온주입마스크를 사용하여 반도체기판(12)의 상층에 n 형의 불순물을 이온주입하고, n+ 매입확산층(51)을 형성한다. 이 n+ 매입확산층(51)은 n+콜렉터확산층(15)으로 된다. 그 후, 이온주입마스크를 애셔처리등에 의해 제거한다.
이어서 상기와 같이하여, 반도체기판(12)의 상면에 레지스트로 이온주입마스크(52)를 형성한다. 그리고, 이 이온주입마스크(52)를 사용하여 반도체기판(12)의 상층에 p 형의 불순물을 이온주입한다. 그리고, npn 바아폴라트랜지스터의 형성영역(4)과 n 채널 JFET의 형성영역(5)을 분리하기 위한 p+ 채널스토퍼영역(14)을 형성한다.
그 후, 이온주입마스크(52)를 애셔처리등에 의해 제거한다.
이어서, 제3도에 도시한 바와 같이 먼저 상기와 같이하여, 반도체기판(12)의 상면에 레지스트로 이온주입마스크(53)을 형성한다. 그리고, 이 이온주입마스크(53)를 사용하여 반도체기판(12)의 상층에서 대략 화살표의 범위로 표시한 n 채널 JFET의 형성영역(5)의 일부분에 p 형의 불순물을 이온주입하여 보텀게이트확산층(20)을 형성한다.
다음에, 제4도에 도시한 바와 같이 통상의 에피택셜성장법에 의해 반도체기판(12)의 상면에 n 형의 에피택셜층(11)을 형성한다. 이어서, 통상의 LOCOS법에 의해 당해 에피택셜층(11)을 관통하는 상태에서 p+ 채널스토퍼영역(14)에 달하는 상태로 트랜지스터분리영역(13)을 형성한다. 동시에, 에피택셜층(11)을 관통하는 상태에서 n+ 콜렉터확산층(15)에 달하는 소자분리영역(18)을 바아폴라트랜지스터의 형성영역(4)의 에피택셜층(11)의 일부분에 형성한다. 이 때, 보텀게이트확산층(20)이 에피택셜층(11)의 하층에 확산된다.
이어서, 제5도에 도시한 바와 같이 상기와 같이하여 에피택셜층(11)의 상면에 레지스트로 이온주입마스크(54)를 형성한다. 그리고, 이 이온주입마스크(54)를 사용하여 n 형의 불순물을 n 채널 JFET 의 형성영역(5)의 에피택셜층(11)내에 이온주입하여, 에피택셜층(11)내에서 보텀게이트확산층(20)에 접속하는 상태로 n+ 채널형성영역(21)을 형성한다.
그 후, 이온주입마스크(54)를 애셔처리등에 의해 제거한다.
이어서, 제6도에 도시한 바와 같이 열산화법등을 사용하여 트랜지스터분리영역(13)과 소자분리영역(18)을 제외한 에피택셜층(11)의 상면에 실리콘산화막(55)을 형성한다. 그 후, 상기와 같이하여 실리콘산화막(55)측에 이온주입마스크(56)를 형성하고, 이온주입법에 의해 트랜지스터분리영역(13)[13a]과 소자분리영역(18)과의 사이에 에피택셜층(11) 및 n 채널 JFET 의 형성영역(5)에 있어서의 트랜지스터분리영역(13a),(13),[13b]측에 n 형의 불순물을 이온주입한다. 그리고, n+ 콜렉터인출확산층(19)과 소스드레인확산층(23),(24)을 형성한다.
이어서, 이온주입마스크(56)를 애셔처리등에 의해 제거한다.
그 후, 제7도에 도시한 바와 같이 실리콘산화막(55)측의 전체면에 레지스트막을 형성하고, 이 레지스트막에 감광, 현상처리를 행하여, 후술하는 n+ 톱게이트확산층(22)의 형성영역상을 제외한 n 채널 JFET 의 형성영역(5)을 덮은 상태로 에칭마스크(57)을 형성한다. 이어서, 에칭마스크(57)로부터 노출되어 있는 실리콘산화막(55)의 2점 쇄선부분을 에칭하여 제거하고, 남은 실리콘산화막(55)으로 얇은 절연막(26)을 형성한다.
그 후, 에칭마스크(57)를 애셔처리등에 의해 제거한다.
이어서, 제8도에 도시한 바와 같이 얇은 절연막(26)의 상면을 포함하는 에피택셜층(11)의 상면에 제1 poly-Si 막(58)을 형성한다.
그 후, 이온주입법에 의해 제1 poly-Si 막(58)에 p 형의 불순물을 이온주입한다. 이어서, 상기 제7도에 설명한 바와 같이 제1 poly-Si 막(58)의 상면에 레지스트막으로 이루어지는 에칭마스크(59)를 형성한다. 이 에칭마스크(59)를 사용하여 에칭을 행하고, 제1 poly-Si 막(58)으로 p+ 베이스인출전극(25)을 형성하는 동시에 p+ 게이트인출전극(28)을 형성한다.
이어서, 에칭마스크(59)를 애셔처리에 의해 제거한다.
이어서, 제9도에 도시한 바와 같이 열확산처리를 행하여 p+ 베이스인출전극(25)에 포함되는 p 형의 불순물을 에피택셜층(11)의 상층에 확산시켜 p+ 그라프트베이스영역(60)을 형성한다. 또, p+ 게이트인출전극(28)에 포함되는 p 형의 불순물을 에피택셜층(11)의 상층에 확산시켜 p+ 톱게이트확산층(22)을 형성한다. 그 후, 포토리소그래피 기술에 의해 p+ 베이스확산층(16)의 형성영역상에 개구를 형성한 이온주입마스크(도시하지 않음)을 형성한다. 이어서, 개구로부터 에피택셜층(11)의 상층에 p 형의 불순물을 이온주입하여 진성(眞性)베이스영역(61)을 형성한다. 이 진성베이스영역(61)과 상기 그라프트베이스영역(60)이 p+ 베이스확산층(16)이 된다. 그 후 이온주입마스크를 애셔처리등에 의해 제거한다.
이어서, 제10도에 도시한 바와 같이 화학적기상성장법등에 의해 p+ 베이스인출전극(25)이나 p+ 게이트인출전극(28)측의 전체면에 실리콘산화막으로 이루어지는 층간절연막(29)을 형성한다.
이어서, n+ 에미터확산층의 형성영역상에 개구(62)를 형성한 레지스트로 이루어지는 에칭마스크(63)를 형성한다. 이어서, 에칭을 행하여 개구(62)로부터 노출되어 있는 층간절연막(29)중 2점쇄선으로 표시한 층간절연막(29)을 제거하여 콘택트홀(31)을 형성한다.
그 후, 에칭마스크(63)를 애셔처리등에 의해 제거한다.
다음에, 제11도에 도시한 바와 같이 화학적기상성장법에 의해 콘택트홀(31)을 포함하는 층간절연막(29)측의 poly-Si 막(64)을 형성하고, 이온주입법에 의해 n 형 불순물(예를 들면 비소[As])을 이온주입한다. 이어서, n+ 에미터인출전극(34)의 형성영역에 있어서의 poly-Si 막(64)의 상면에 레지스트막으로 이루어지는 에칭마스크(65)(1점쇄선부분)를 형성한다. 그 후, 에칭을 행하여 2점쇄선부분의 poly-Si 막(64)을 제거하고, 남은 poly-Si 막(64)으로 n+ 에미터인출전극(34)을 형성한다. 이어서, 에칭마스크(65)를 애셔처리등에 의해 제거한다.
그 후, 열확산처리를 행하여 n+ 에칭인출인극(34)에 포함하는 n 형의 불순물(비소)을 p+ 베이스확산층(16)의 상층에 확산시켜, n+ 에미터확산층(17)을 형성한다.
이어서, 제12도에 도시한 바와 같이 포토리소그래피기술과 에칭에 의해 p+ 베이스인출전극(25)위, n+ 콜렉터인출확산층(19)위, p+ 게이트인출전극(28)위 및 n+ 소스드레인확산층(23),(24)위의 층간절연막(29)에 콘택트홀(30),(32),(33),(39) 및 (40)을 형성한다. 이 때, 콘택트홀(39),(40)은 얇은 절연막(26)을 관통한 상태로 형성된다.
이어서, 층간절연막(29)측의 전체면에 예를 들면 알루미늄합금막을 형성하고, 그 후 포토리소그래피기술과 에칭에 의해 알루미늄합금막으로 베이스전극(34), 에미터전극(35), 콜렉터전극(37), 게이트전극(38) 및 소스드레인전극(41),(42)을 형성한다.
그리고, 상기 제2도 내지 제9도에서 설명한 각 이온주입마스크제거후에는 통상 이온주입한 불순물을 확산시키는 동시에 이온주입한 부분에 발생하는 결정(結晶)결합등을 해소하기 위한 열처리를 행한다.
상기 제조방법에 의하면, 상기 제2도 내지 제5도에서 설명한 이온주입공정에서 보텀게이트확산층(20)과 n+ 채널확산층(21)을 형성하고, p+ 그라프트베이스영역(60)의 형성시에 p+ 톱게이트확산층(22)을 형성하여, n+ 콜렉터인출확산층(19)의 형성시에 n+ 소스드레인확산층(23),(24)을 형성한다. 이 때문에, npn 바아폴라트랜지스터의 제조프로세스에 상기 제2도 내지 제5도에서 설명한 이온주입공정을 가하는 것만으로 동일반도체기판(12)에 npn 바아폴라트랜지스터(2)와 고내압이며 높은 상호콘덕턴스를 가진 n 채널 JFET(3)가 형성된다.
다음에, 상기 제조방법보다도 보텀게이트확산층(20)의 두께를 균일하게 형성하여 n 채널 JFET(3)의 상호콘덕턴스등 전기적특성을 더욱 높이는 제조방법을 제13도 내지 제15도에 따라 설명한다.
먼저, 제13도에 도시한 바와 같이 p 형 단결정실리콘제의 반도체기판(12)의 상면에 레지스트로 이루어지는 이온주입마스크(71)를 형성한다. 이 이온주입마스크(71)를 사용하여 n 형의 불순물을 반도체기판(12)의 상층에 주입하여, n+ 매입확산층(72)(n+ 콜렉터영역(15))을 형성한다.
그 후, 이온주입마스크(71)을 애셔처리등에 의해 제거한다.
이어서, 제14도에 도시한 바와 같이 에피택셜성장법에 의해 반도체기판(12)의 상면에 n 형의 에피택셜층(11)을 형성한다. 이어서, LOCOS 법에 의해 화살표의 범위로 표시한 npn 바아폴라트랜지스터의 형성영역(4)과 다른 화살표의 범위로 표시한 n 채널 JFET 의 형성영역(5)을 분리하기 위한 트랜지스터분리영역(13)을 형성한다. 동시에, 후술하는 n+ 콜렉터인출확산층과 p+ 베이스확산층(13)을 분리하기 위한 소자분리영역(18)을 npn 바아폴라트랜지스터의 형성영역(4)에 있어서의 에피택셜층(11)의 일부분에 형성한다.
이어서, 제15도에 도시한 바와 같이 에피택셜층(11)의 상면에 예를 들면 레지스트로 이루어지는 이온주입마스크(73)을 형성한다. 이어서, 이온주입마스크(73)를 사용하여 p 형의 불순물을 반도체기판(12)의 상층에 이온주입한다. 그리고, n 채널 JFET 의 형성영역(5)에 있어서의 반도체기판(12)의 상층과 에피택셜층(11)의 하층에 보텀게이트확산층(20)을 형성한다. 또, 동시에 트랜지스터분리영역(13)의 하면에 접속하는 상태에서 반도체기판(12)의 상층에 p+ 채널스토퍼영역(14)을 형성한다.
그 후, 이온주입마스크(73)를 애셔처리등에 의해 제거한다.
이어서, 상기 제5도에서 설명한 바와 마찬가지로, 에피택셜층(11)의 상면에 예를 들면 레지스트로 이루어지는 이온주입마스크(54)를 형성한다. 이어서, 이온주입마스크(54)를 사용하여 n 형의 불순물을 에피택셜층(11)내에 이온주입한다. 그리고, n 채널 JFET의 형성영역(5)에 있어서의 에피택셜층(11)내에 보텀게이트확산층(20)의 접속하는 n+ 채널형성영역(21)을 형성한다.
이 이후의 제조방법은 제6도 내지 제12도에서 설명한 제조방법과 같으므로, 여기서의 설명은 생략한다. 그리고, 상기 각 이온주입마스크제거후에는 통상 이온주입한 불순물을 확산시키는 동시에 이온주입한 부분에 발생하는 결정결함등을 해소하기 위해 열처리를 행한다.
상기 제13도 내지 제15도에 의해 설명한 제조방법에 의하면, 에피택셜층(11)을 형성한 후에 이온주입법에 의해 보텀게이트확산층(20)을 형성한다. 이 때문에, 보텀게이트확산층(20)을 형성하는 이온주입후의 열처리로 보텀게이트확산층(20)의 두께가 결정되므로, 보텀게이트확산층(20)의 두께는 설계치로 형성된다.
이상 설명한 바와 같이 본원 발명에 의하면, 접합형 전계효과트랜지스터의 보텀게이트확산층을 반도체기판의 상층에 형성하고, 이 보텀게이트확산층에 접속하는 상태에서 에피택셜층의 하층에 채널형성영역을 형성함으로써, 바아폴라트랜지스터의 제조프로세스로 고내압이며 높은 상호콘덕턴스를 가진 접합형 전계효과트랜지스터를 형성하는 것이 가능하게 된다. 이 때문에, 바아폴라트랜지스터와 접합형 전계효과트랜지스터를 1칩으로 형성할 수 있다.
따라서, 바아폴라트랜지스터에 대하여 고내압이며 높은 상호 콘덕턴스를 가진 접합형 전계효과트랜지스터를 외부부착할 필요가 없어지므로, 외부부착부품의 삭감을 도모할 수 있고, 외부부착하는 코스트의 저감이 가능하게 된다.

Claims (1)

  1. 바아폴라트랜지스터와 접합형 전계효과트랜지스터로 이루어지는 반도체장치로서, 에피택셜층을 상면에 형성한 반도체기판과, 바아폴라트랜지스터의 형성영역과 접합형 전계효과트랜지스터의 형성영역을 제외한 상기 에피택셜층에 형성한 트랜지스터분리영역과, 상기 바아폴라트랜지스터의 형성영역에 있어서의 상기 반도체기판의 상층에 형성한 콜렉터확산층과, 상기 콜렉터확산층에 접속하는 상태에서 상기 바아폴라트랜지스터의 형성영역의 상기 에피택셜층에 형성한 베이스확산층과, 상기 베이스확산층의 상층의 일부분에 형성한 에미터확산층과, 상기 베이스확산층에 인접하는 상태에서 상기 바아폴라트랜지스터의 형성영역의 상기 에피택셜층에 형성한 소자분리영역과, 상기 콜렉터확산층에 접속하는 상태에서 상기 소자분리영역에 대해 상기 베이스확산층과는 반대측의 상기 바아폴라트랜지스터의 형성영역에 있어서의 에피택셜층에 형성한 콜렉터인출확산층과, 상기 접합형 전계효과트랜지스터의 형성영역에 있어서의 상기 반도체기판의 상층에 형성한 보텀게이트확산층과, 상기 보텀게이트확산층에 접속하는 상태에서 상기 접합형 전계효과트랜지스터의 형성영역의 상기 에피택셜층에 형성한 채널형성영역과, 상기 채널형성영역에 접속하는 상태에서 상기 접합형 전계효과트랜지스터의 형성영역의 상기 에피택셜층에 형성한 톱게이트확산층과, 상기 접합형 전계효과트랜지스터의 형성영역의 상기 에피택셜층에서 상기 채널형성영역의 양측에 형성한 소스드레인확산층으로 이루어지는 것을 특징으로 하는 반도체장치.
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