JPH0758330A - 電力用ｍｏｓ型半導体装置 - Google Patents
電力用ｍｏｓ型半導体装置Info
- Publication number
- JPH0758330A JPH0758330A JP22381993A JP22381993A JPH0758330A JP H0758330 A JPH0758330 A JP H0758330A JP 22381993 A JP22381993 A JP 22381993A JP 22381993 A JP22381993 A JP 22381993A JP H0758330 A JPH0758330 A JP H0758330A
- Authority
- JP
- Japan
- Prior art keywords
- region
- film
- polycrystalline silicon
- conductivity type
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 14
- 239000012535 impurity Substances 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 239000011229 interlayer Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 230000001681 protective effect Effects 0.000 abstract 1
- 229910052739 hydrogen Inorganic materials 0.000 description 12
- 239000001257 hydrogen Substances 0.000 description 12
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000010410 layer Substances 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】
【目的】 多結晶シリコン膜にてなる保護用双方向ダイ
オードのリーク電流を小さくする。 【構成】 フィールド酸化膜１２からゲート酸化膜１４
上にかけて多結晶シリコン膜が形成され、その多結晶シ
リコン膜はゲート電極を兼ねるＮ型高濃度不純物領域１
８と、それに隣接して接合を形成する低濃度Ｐ型不純物
領域２０、及びＰ型不純物領域２０と隣接して接合を形
成し、Ｐ型領域６に接続するための高濃度Ｎ型領域２２
とから構成され、双方向ダイオードを構成している。メ
タル配線２６，２８，２９は多結晶シリコン膜１８，２
０，２２の接合部上には形成されないようにパターン化
されている。
オードのリーク電流を小さくする。 【構成】 フィールド酸化膜１２からゲート酸化膜１４
上にかけて多結晶シリコン膜が形成され、その多結晶シ
リコン膜はゲート電極を兼ねるＮ型高濃度不純物領域１
８と、それに隣接して接合を形成する低濃度Ｐ型不純物
領域２０、及びＰ型不純物領域２０と隣接して接合を形
成し、Ｐ型領域６に接続するための高濃度Ｎ型領域２２
とから構成され、双方向ダイオードを構成している。メ
タル配線２６，２８，２９は多結晶シリコン膜１８，２
０，２２の接合部上には形成されないようにパターン化
されている。
Description
【０００１】
【産業上の利用分野】本発明は電力用ＭＯＳＦＥＴに関
するものである。
するものである。
【０００２】
【従来の技術】電力用ＭＯＳＦＥＴではドレイン電極に
高電圧が印加される。その高電圧はゲート酸化膜の耐圧
以上の高電圧であることが一般的であるため、使用時に
誤ってドレイン用の高電圧がゲート電極に印加された場
合にはＭＯＳトランジスタが破壊されてしまう。そこ
で、そのような事故を防ぐために、ゲート電極につなが
る入力端子とソース電極の間に双方向のダイオードを接
続することが行なわれている。その双方向ダイオードは
多結晶シリコン膜で形成される。
高電圧が印加される。その高電圧はゲート酸化膜の耐圧
以上の高電圧であることが一般的であるため、使用時に
誤ってドレイン用の高電圧がゲート電極に印加された場
合にはＭＯＳトランジスタが破壊されてしまう。そこ
で、そのような事故を防ぐために、ゲート電極につなが
る入力端子とソース電極の間に双方向のダイオードを接
続することが行なわれている。その双方向ダイオードは
多結晶シリコン膜で形成される。
【０００３】
【発明が解決しようとする課題】多結晶シリコン膜にて
形成されたダイオードは単結晶シリコンのダイオードに
比べてリーク電流が多い。ゲート電極への入力端子とソ
ース電極との間に設けられた双方向ダイオードにリーク
電流が存在するときは、ゲート・ソース間の電圧降下と
なって現われ、ゲート・ソース間電圧Ｖｇｓが実効的に
低くなる問題がある。そこで、本発明はＭＯＳトランジ
スタを保護するために入力端子とソース電極間に設けら
れる多結晶シリコン膜にてなる双方向ダイオードのリー
ク電流を小さくすることを目的とするものである。
形成されたダイオードは単結晶シリコンのダイオードに
比べてリーク電流が多い。ゲート電極への入力端子とソ
ース電極との間に設けられた双方向ダイオードにリーク
電流が存在するときは、ゲート・ソース間の電圧降下と
なって現われ、ゲート・ソース間電圧Ｖｇｓが実効的に
低くなる問題がある。そこで、本発明はＭＯＳトランジ
スタを保護するために入力端子とソース電極間に設けら
れる多結晶シリコン膜にてなる双方向ダイオードのリー
ク電流を小さくすることを目的とするものである。
【０００４】
【課題を解決するための手段】多結晶シリコン膜は熱処
理時の水素の影響や、ドライエッチング時のプラズマ、
特にそのプラズマに含まれる水素の影響を受けやすい。
そして、多結晶シリコン膜にてなるダイオードでは、水
素処理の効果によりリーク電流を抑えることができる。
そこで、本発明は多結晶シリコン膜の双方向ダイオード
の接合部上にはメタル膜を形成しないことによって、多
結晶シリコン膜が水素の影響を受けやすくし、リーク電
流を小さくするようにする。
理時の水素の影響や、ドライエッチング時のプラズマ、
特にそのプラズマに含まれる水素の影響を受けやすい。
そして、多結晶シリコン膜にてなるダイオードでは、水
素処理の効果によりリーク電流を抑えることができる。
そこで、本発明は多結晶シリコン膜の双方向ダイオード
の接合部上にはメタル膜を形成しないことによって、多
結晶シリコン膜が水素の影響を受けやすくし、リーク電
流を小さくするようにする。
【０００５】本発明の電力用ＭＯＳ型半導体装置は、半
導体基板のソース領域とドレイン領域間のチャネル領域
上にゲート酸化膜を介して多結晶シリコン膜のゲート電
極が形成されているＭＯＳトランジスタと、半導体基板
上に絶縁膜を介して形成された多結晶シリコン膜にてな
り、ゲート電極につながる入力端子とソース領域との間
に接続された双方向ダイオードと、ソース領域及び入力
端子を含む必要な部分に接続され、ダイオードの接合部
上を除く領域に形成されたメタル配線と、を備えてい
る。
導体基板のソース領域とドレイン領域間のチャネル領域
上にゲート酸化膜を介して多結晶シリコン膜のゲート電
極が形成されているＭＯＳトランジスタと、半導体基板
上に絶縁膜を介して形成された多結晶シリコン膜にてな
り、ゲート電極につながる入力端子とソース領域との間
に接続された双方向ダイオードと、ソース領域及び入力
端子を含む必要な部分に接続され、ダイオードの接合部
上を除く領域に形成されたメタル配線と、を備えてい
る。
【０００６】好ましい態様では、半導体基板にソース電
極につながる拡散領域が形成され、半導体基板上に絶縁
膜を介して形成された多結晶シリコン膜はゲート電極と
なる第１導電型領域と、その第１導電型領域との間に接
合を形成する第２導電型領域と、その第２導電型領域と
の間に接合を形成し、ソース電極につながる拡散領域に
接続される第１導電型領域とを含んでいる。
極につながる拡散領域が形成され、半導体基板上に絶縁
膜を介して形成された多結晶シリコン膜はゲート電極と
なる第１導電型領域と、その第１導電型領域との間に接
合を形成する第２導電型領域と、その第２導電型領域と
の間に接合を形成し、ソース電極につながる拡散領域に
接続される第１導電型領域とを含んでいる。
【０００７】この電力用ＭＯＳ型半導体装置を製造する
ために、本発明の方法は、以下の工程（Ａ）から（Ｇ）
を含んでいる。（Ａ）第１導電型基板にＭＯＳトランジ
スタのコンタクトとなる第２導電型領域と、ソース領域
につながる第２導電型拡散領域を形成する工程、（Ｂ）
基板の所定領域にフィールド酸化膜を形成し、フィール
ド酸化膜から露出した基板表面にゲート酸化膜を形成す
る工程、（Ｃ）全面に多結晶シリコン膜を堆積し、ゲー
ト電極と双方向ダイオードとなる領域に残すようにパタ
ーン化を施す工程、（Ｄ）全面に第２導電型不純物を低
濃度に注入する工程、（Ｅ）ＭＯＳトランジスタ部のソ
ース領域と多結晶シリコン膜のダイオードの第１導電型
部分に開口を有するレジストパターンを写真製版で形成
し、それをマスクとして第１導電型不純物を高濃度に注
入し、熱処理を施す工程、（Ｆ）層間絶縁膜を形成し、
ＭＯＳトランジスタ部のコンタクトホール及びソース領
域につながる前記第２導電型拡散領域にダイオードを接
続するコンタクトホールを含むコンタクトホールを形成
する写真製版とエッチング工程、（Ｇ）メタル膜を堆積
し、多結晶シリコン膜のダイオードの接合部上のメタル
膜を除去し、必要な部分にメタル膜を残すようにパター
ン化を施す工程。
ために、本発明の方法は、以下の工程（Ａ）から（Ｇ）
を含んでいる。（Ａ）第１導電型基板にＭＯＳトランジ
スタのコンタクトとなる第２導電型領域と、ソース領域
につながる第２導電型拡散領域を形成する工程、（Ｂ）
基板の所定領域にフィールド酸化膜を形成し、フィール
ド酸化膜から露出した基板表面にゲート酸化膜を形成す
る工程、（Ｃ）全面に多結晶シリコン膜を堆積し、ゲー
ト電極と双方向ダイオードとなる領域に残すようにパタ
ーン化を施す工程、（Ｄ）全面に第２導電型不純物を低
濃度に注入する工程、（Ｅ）ＭＯＳトランジスタ部のソ
ース領域と多結晶シリコン膜のダイオードの第１導電型
部分に開口を有するレジストパターンを写真製版で形成
し、それをマスクとして第１導電型不純物を高濃度に注
入し、熱処理を施す工程、（Ｆ）層間絶縁膜を形成し、
ＭＯＳトランジスタ部のコンタクトホール及びソース領
域につながる前記第２導電型拡散領域にダイオードを接
続するコンタクトホールを含むコンタクトホールを形成
する写真製版とエッチング工程、（Ｇ）メタル膜を堆積
し、多結晶シリコン膜のダイオードの接合部上のメタル
膜を除去し、必要な部分にメタル膜を残すようにパター
ン化を施す工程。
【０００８】
【実施例】図１は一実施例を表わしたものであり、
（Ａ）は平面図、（Ｂ）はＸ−Ｘ’線位置での断面図で
ある。なおパッシベーション膜の図示は省略してある。
高濃度Ｎ型シリコン基板２上に低濃度Ｎ型エピタキシャ
ル層４が形成されており、エピタキシャル層４の表面領
域にはソース電極につながる高濃度Ｐ型領域６とＭＯＳ
トランジスタのボディとなる低濃度Ｐ型領域８が形成さ
れ、Ｐ型領域８の中央部にはコンタクトとなる高濃度の
Ｐ型拡散領域１０が形成されている。基板表面にはトラ
ンジスタ領域とＰ型領域６のコンタクト領域を除いてフ
ィールド酸化膜１２が形成されている。フィールド酸化
膜１２から基板が露出している領域には、ゲート酸化膜
１４が形成され、トランジスタ部ではゲート酸化膜１４
の下部に高濃度Ｎ型不純物拡散領域によるソース領域１
６が形成されている。
（Ａ）は平面図、（Ｂ）はＸ−Ｘ’線位置での断面図で
ある。なおパッシベーション膜の図示は省略してある。
高濃度Ｎ型シリコン基板２上に低濃度Ｎ型エピタキシャ
ル層４が形成されており、エピタキシャル層４の表面領
域にはソース電極につながる高濃度Ｐ型領域６とＭＯＳ
トランジスタのボディとなる低濃度Ｐ型領域８が形成さ
れ、Ｐ型領域８の中央部にはコンタクトとなる高濃度の
Ｐ型拡散領域１０が形成されている。基板表面にはトラ
ンジスタ領域とＰ型領域６のコンタクト領域を除いてフ
ィールド酸化膜１２が形成されている。フィールド酸化
膜１２から基板が露出している領域には、ゲート酸化膜
１４が形成され、トランジスタ部ではゲート酸化膜１４
の下部に高濃度Ｎ型不純物拡散領域によるソース領域１
６が形成されている。
【０００９】フィールド酸化膜１２からゲート酸化膜１
４上にかけて多結晶シリコン膜による双方向ダイオード
が形成されている。多結晶シリコン膜はゲート電極を兼
ねるＮ型高濃度不純物領域１８と、それに隣接して接合
を形成する低濃度Ｐ型不純物領域２０、及びＰ型不純物
領域２０と隣接して接合を形成し、Ｐ型領域６に接続す
るための高濃度Ｎ型領域２２とから構成されている。基
板上には層間絶縁膜２４としてＰＳＧ膜やＢＰＳＧ膜が
形成されている。層間絶縁膜２４にはトランジスタ部の
コンタクトホール、Ｐ型領域６に接続するためのコンタ
クトホール、多結晶シリコン膜のＮ型領域２２上のコン
タクトホール、及びＮ型領域１８上のゲート電極用のコ
ンタクトホールが形成され、トランジスタ部のコンタク
トホールにはメタル配線２６、Ｐ型領域６のコンタクト
ホールとＮ型領域２２上のコンタクトホールにはメタル
配線２８、Ｎ型領域１８上のコンタクトホールにはゲー
ト電極のメタル配線がそれぞれ形成されている。メタル
配線２６，２８，２９は多結晶シリコン膜１８，２０，
２２の接合部上には形成されないようにパターン化が施
されている。
４上にかけて多結晶シリコン膜による双方向ダイオード
が形成されている。多結晶シリコン膜はゲート電極を兼
ねるＮ型高濃度不純物領域１８と、それに隣接して接合
を形成する低濃度Ｐ型不純物領域２０、及びＰ型不純物
領域２０と隣接して接合を形成し、Ｐ型領域６に接続す
るための高濃度Ｎ型領域２２とから構成されている。基
板上には層間絶縁膜２４としてＰＳＧ膜やＢＰＳＧ膜が
形成されている。層間絶縁膜２４にはトランジスタ部の
コンタクトホール、Ｐ型領域６に接続するためのコンタ
クトホール、多結晶シリコン膜のＮ型領域２２上のコン
タクトホール、及びＮ型領域１８上のゲート電極用のコ
ンタクトホールが形成され、トランジスタ部のコンタク
トホールにはメタル配線２６、Ｐ型領域６のコンタクト
ホールとＮ型領域２２上のコンタクトホールにはメタル
配線２８、Ｎ型領域１８上のコンタクトホールにはゲー
ト電極のメタル配線がそれぞれ形成されている。メタル
配線２６，２８，２９は多結晶シリコン膜１８，２０，
２２の接合部上には形成されないようにパターン化が施
されている。
【００１０】多結晶シリコン膜１８，２０，２２による
ダイオードでは、メタル配線と基板との合金化の際の水
素雰囲気中での熱処理や、メタル膜のパターン化のため
のドライエッチングでの反応ガス中の水素の影響を受
け、水素が多結晶シリコン膜に取り込まれてリーク電流
が抑えられる。
ダイオードでは、メタル配線と基板との合金化の際の水
素雰囲気中での熱処理や、メタル膜のパターン化のため
のドライエッチングでの反応ガス中の水素の影響を受
け、水素が多結晶シリコン膜に取り込まれてリーク電流
が抑えられる。
【００１１】この実施例の等価回路図は図２に示される
通りであり、多結晶シリコン膜１８，２０，２２からな
る双方向ダイオードはツェナダイオード３０，３２であ
る。基板２がドレイン電極につながり、メタル配線２６
がソース電極となり、メタル配線２９がゲート電極とな
る。
通りであり、多結晶シリコン膜１８，２０，２２からな
る双方向ダイオードはツェナダイオード３０，３２であ
る。基板２がドレイン電極につながり、メタル配線２６
がソース電極となり、メタル配線２９がゲート電極とな
る。
【００１２】次に、この実施例を製造する方法を図３と
図４により説明する。 （Ａ）Ｎ型シリコン基板２に既知の方法によりＮ型エピ
タキシャル層４を形成し、ＭＯＳトランジスタのコンタ
クトとなるＰ型拡散領域１０と、ソース領域につながる
Ｐ型拡散領域６を選択的に形成する。 （Ｂ）基板の所定領域にフィールド酸化膜１２を選択的
に形成し、フィールド酸化膜１２から露出した基板表面
にゲート酸化膜１４を形成する。全面に多結晶シリコン
膜１５を堆積し、写真製版とエッチングによりパターン
化を施して、ゲート電極と双方向ダイオードとなる領域
に多結晶シリコン膜１５残す。
図４により説明する。 （Ａ）Ｎ型シリコン基板２に既知の方法によりＮ型エピ
タキシャル層４を形成し、ＭＯＳトランジスタのコンタ
クトとなるＰ型拡散領域１０と、ソース領域につながる
Ｐ型拡散領域６を選択的に形成する。 （Ｂ）基板の所定領域にフィールド酸化膜１２を選択的
に形成し、フィールド酸化膜１２から露出した基板表面
にゲート酸化膜１４を形成する。全面に多結晶シリコン
膜１５を堆積し、写真製版とエッチングによりパターン
化を施して、ゲート電極と双方向ダイオードとなる領域
に多結晶シリコン膜１５残す。
【００１３】（Ｃ）全面にＰ型不純物のボロンを１０13
〜１０14／ｃｍ2注入し、熱処理を施して注入不純物の
拡散・ドライブを行う。これにより、低濃度Ｐ型領域の
ボディ１８が形成されるとともに、多結晶シリコン膜１
５が低濃度Ｐ型になる。 （Ｄ）ＭＯＳトランジスタ部のソース領域と多結晶シリ
コン膜１５のダイオードのＮ型部分に開口を有するレジ
ストパターンを写真製版で形成し、それをマスクとして
Ｎ型不純物のリン又は砒素を１０15／ｃｍ2程度注入
し、熱処理を施して注入不純物の拡散・ドライブを行
う。これにより、ＭＯＳトランジスタ部にはソース領域
が形成され、多結晶シリコン膜１５のエッジから横方向
拡散の差を利用した所謂ＤＳＡ（Diffused Self Alig
n）構造のＭＯＳＦＥＴが形成される。また、このＮ型
不純物導入は、ゲート電極の多結晶シリコン膜の抵抗を
下げるとともに、多結晶シリコン膜のダイオードのＮ型
部分を形成する。
〜１０14／ｃｍ2注入し、熱処理を施して注入不純物の
拡散・ドライブを行う。これにより、低濃度Ｐ型領域の
ボディ１８が形成されるとともに、多結晶シリコン膜１
５が低濃度Ｐ型になる。 （Ｄ）ＭＯＳトランジスタ部のソース領域と多結晶シリ
コン膜１５のダイオードのＮ型部分に開口を有するレジ
ストパターンを写真製版で形成し、それをマスクとして
Ｎ型不純物のリン又は砒素を１０15／ｃｍ2程度注入
し、熱処理を施して注入不純物の拡散・ドライブを行
う。これにより、ＭＯＳトランジスタ部にはソース領域
が形成され、多結晶シリコン膜１５のエッジから横方向
拡散の差を利用した所謂ＤＳＡ（Diffused Self Alig
n）構造のＭＯＳＦＥＴが形成される。また、このＮ型
不純物導入は、ゲート電極の多結晶シリコン膜の抵抗を
下げるとともに、多結晶シリコン膜のダイオードのＮ型
部分を形成する。
【００１４】（Ｅ）ＣＶＤ法によりＰＳＧ膜又はＢＰＳ
Ｇ膜を層間絶縁膜２４として堆積する。層間絶縁膜２４
には写真製版とエッチングにより、ＭＯＳトランジスタ
部のコンタクトホールや、ソース領域につながるＰ型拡
散領域６にダイオードを接続するためのコンタクトホー
ルを含むコンタクトホールを形成する。アルミニウム膜
やシリコンなどを含んだアルミニウム合金膜などのメタ
ル膜をＣＶＤ法やスパッタリング法により堆積し、写真
製版とエッチングによりパターン化を施して、メタル配
線や電極２６，２８，２９を形成する。このパターン化
では、多結晶シリコン膜のダイオードの接合部上がメタ
ル膜で被われないように、その部分のメタル膜を除去す
る。
Ｇ膜を層間絶縁膜２４として堆積する。層間絶縁膜２４
には写真製版とエッチングにより、ＭＯＳトランジスタ
部のコンタクトホールや、ソース領域につながるＰ型拡
散領域６にダイオードを接続するためのコンタクトホー
ルを含むコンタクトホールを形成する。アルミニウム膜
やシリコンなどを含んだアルミニウム合金膜などのメタ
ル膜をＣＶＤ法やスパッタリング法により堆積し、写真
製版とエッチングによりパターン化を施して、メタル配
線や電極２６，２８，２９を形成する。このパターン化
では、多結晶シリコン膜のダイオードの接合部上がメタ
ル膜で被われないように、その部分のメタル膜を除去す
る。
【００１５】メタル膜２６，２８，２９とシリコン基板
や多結晶シリコン膜との合金化のために、水素雰囲気中
で熱処理を施す。このとき、多結晶シリコン膜のダイオ
ードの接合部上がメタル膜で被われていないので、水素
が遮蔽されることなく、多結晶シリコン膜に十分に取り
込まれてダイオードのリーク電流を抑える。その後、パ
ッシベーション膜を堆積する。パッシベーション膜とし
てプラズマＣＶＤ法によりシリコン窒化膜を堆積すれ
ば、そのプラズマ中の水素も多結晶シリコン膜に取り込
まれて、ダイオードのリーク電流を抑える効果が高ま
る。実施例では、多結晶シリコン膜ダイオードが１段だ
け設けられているが、ダイオードが１段ではゲート保護
耐圧の保証値を満たさない場合は、ダイオードを数段接
続すればよい。
や多結晶シリコン膜との合金化のために、水素雰囲気中
で熱処理を施す。このとき、多結晶シリコン膜のダイオ
ードの接合部上がメタル膜で被われていないので、水素
が遮蔽されることなく、多結晶シリコン膜に十分に取り
込まれてダイオードのリーク電流を抑える。その後、パ
ッシベーション膜を堆積する。パッシベーション膜とし
てプラズマＣＶＤ法によりシリコン窒化膜を堆積すれ
ば、そのプラズマ中の水素も多結晶シリコン膜に取り込
まれて、ダイオードのリーク電流を抑える効果が高ま
る。実施例では、多結晶シリコン膜ダイオードが１段だ
け設けられているが、ダイオードが１段ではゲート保護
耐圧の保証値を満たさない場合は、ダイオードを数段接
続すればよい。
【００１６】
【発明の効果】本発明では、多結晶シリコン膜のダイオ
ードの接合部上をメタル膜で被わないようにしたので、
多結晶シリコン膜に水素が取り込まれてリーク電流を抑
える。このダイオードを電力用ＭＯＳ型半導体装置の保
護用双方向ダイオードに用いることにより、ゲート・ソ
ース間の電圧降下を少なくすることができる。図１の実
施例において多結晶シリコン膜のダイオードの接合部上
にメタル膜がない場合（本発明の実施例）とある場合
（従来のもの）とを比較した結果を図５に示す。リーク
電流はメタル膜がない本発明の方が低い。このようにメ
タル膜の遮蔽効果がなく、多結晶シリコン膜ダイオード
の接合部に水素効果を受ける本発明の方がリーク電流は
ほぼ半減し、耐圧についてはほぼ同等の結果になってい
る。
ードの接合部上をメタル膜で被わないようにしたので、
多結晶シリコン膜に水素が取り込まれてリーク電流を抑
える。このダイオードを電力用ＭＯＳ型半導体装置の保
護用双方向ダイオードに用いることにより、ゲート・ソ
ース間の電圧降下を少なくすることができる。図１の実
施例において多結晶シリコン膜のダイオードの接合部上
にメタル膜がない場合（本発明の実施例）とある場合
（従来のもの）とを比較した結果を図５に示す。リーク
電流はメタル膜がない本発明の方が低い。このようにメ
タル膜の遮蔽効果がなく、多結晶シリコン膜ダイオード
の接合部に水素効果を受ける本発明の方がリーク電流は
ほぼ半減し、耐圧についてはほぼ同等の結果になってい
る。
【図１】一実施例を示す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図である。
（Ｂ）は（Ａ）のＸ−Ｘ’線位置での断面図である。
【図２】同実施例の等価回路図である。
【図３】同実施例の製造方法の前半の工程を示す工程断
面図である。
面図である。
【図４】同実施例の製造方法の後半の工程を示す工程断
面図である。
面図である。
【図５】一実施例と従来の電力用ＭＯＳ型半導体装置と
の特性を比較する図である。
の特性を比較する図である。
２ Ｎ型シリコン基板 ４ Ｎ型エピタキシャル層 ６ ソース電極につながるＰ型領域 ８ ＭＯＳトランジスタのボディ １４ ゲート酸化膜 １６ ソース領域 １８ 多結晶シリコン膜のゲート電極を兼ねるダイ
オード用Ｎ型領域 ２０ 多結晶シリコン膜のダイオード用Ｐ型領域 ２２ 多結晶シリコン膜のダイオード用Ｎ型領域 ２６，２８，２９ メタル膜
オード用Ｎ型領域 ２０ 多結晶シリコン膜のダイオード用Ｐ型領域 ２２ 多結晶シリコン膜のダイオード用Ｎ型領域 ２６，２８，２９ メタル膜
Claims (3)
- 【請求項１】 半導体基板のソース領域とドレイン領域
間のチャネル領域上にゲート酸化膜を介して多結晶シリ
コン膜のゲート電極が形成されているＭＯＳトランジス
タと、前記半導体基板上に絶縁膜を介して形成された多
結晶シリコン膜にてなり、前記ゲート電極につながる入
力端子と前記ソース領域との間に接続された双方向ダイ
オードと、前記ソース領域及び前記入力端子を含む必要
な部分に接続され、前記ダイオードの接合部上を除く領
域に形成されたメタル配線と、を備えたことを特徴とす
る電力用ＭＯＳ型半導体装置。 - 【請求項２】 前記半導体基板にソース電極につながる
拡散領域が形成され、前記半導体基板上に絶縁膜を介し
て形成された前記多結晶シリコン膜はゲート電極となる
第１導電型領域と、その第１導電型領域との間に接合を
形成する第２導電型領域と、その第２導電型領域との間
に接合を形成し、ソース電極につながる前記拡散領域に
接続される第１導電型領域を含んでいる請求項１に記載
の電力用ＭＯＳ型半導体装置。 - 【請求項３】 以下の工程（Ａ）から（Ｇ）を含む電力
用ＭＯＳ型半導体装置の製造方法。 （Ａ）第１導電型基板にＭＯＳトランジスタのコンタク
トとなる第２導電型領域と、ソース領域につながる第２
導電型拡散領域を形成する工程、 （Ｂ）基板の所定領域にフィールド酸化膜を形成し、フ
ィールド酸化膜から露出した基板表面にゲート酸化膜を
形成する工程、 （Ｃ）全面に多結晶シリコン膜を堆積し、ゲート電極と
双方向ダイオードとなる領域に残すようにパターン化を
施す工程、 （Ｄ）全面に第２導電型不純物を低濃度に注入する工
程、 （Ｅ）ＭＯＳトランジスタ部のソース領域と前記多結晶
シリコン膜のダイオードの第１導電型部分に開口を有す
るレジストパターンを写真製版で形成し、それをマスク
として第１導電型不純物を高濃度に注入し、熱処理を施
す工程、 （Ｆ）層間絶縁膜を形成し、ＭＯＳトランジスタ部のコ
ンタクトホール及びソース領域につながる前記第２導電
型拡散領域にダイオードを接続するコンタクトホールを
含むコンタクトホールを形成する写真製版とエッチング
工程、 （Ｇ）メタル膜を堆積し、多結晶シリコン膜のダイオー
ドの接合部上のメタル膜を除去し、必要な部分にメタル
膜を残すようにパターン化を施す工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22381993A JP3350170B2 (ja) | 1993-08-16 | 1993-08-16 | 電力用ｍｏｓ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22381993A JP3350170B2 (ja) | 1993-08-16 | 1993-08-16 | 電力用ｍｏｓ型半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0758330A true JPH0758330A (ja) | 1995-03-03 |
| JP3350170B2 JP3350170B2 (ja) | 2002-11-25 |
Family
ID=16804223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22381993A Expired - Lifetime JP3350170B2 (ja) | 1993-08-16 | 1993-08-16 | 電力用ｍｏｓ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3350170B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103474426A (zh) * | 2013-09-16 | 2013-12-25 | 上海恺创电子有限公司 | 一种高容量的耐雪崩击穿的超级结器件结构 |
| JP2014116350A (ja) * | 2012-12-06 | 2014-06-26 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置の製造方法 |
| JP2019087635A (ja) * | 2017-11-07 | 2019-06-06 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
-
1993
- 1993-08-16 JP JP22381993A patent/JP3350170B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014116350A (ja) * | 2012-12-06 | 2014-06-26 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置の製造方法 |
| CN103474426A (zh) * | 2013-09-16 | 2013-12-25 | 上海恺创电子有限公司 | 一种高容量的耐雪崩击穿的超级结器件结构 |
| JP2019087635A (ja) * | 2017-11-07 | 2019-06-06 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3350170B2 (ja) | 2002-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3909320A (en) | Method for forming MOS structure using double diffusion | |
| US5972741A (en) | Method of manufacturing semiconductor device | |
| US4536945A (en) | Process for producing CMOS structures with Schottky bipolar transistors | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| US20030017673A1 (en) | Tunable threshold voltage of a thick field oxide ESD protection device with a N-field implant | |
| JP3281844B2 (ja) | 半導体装置の製造方法 | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| US6218712B1 (en) | Semiconductor device and method of manufacturing same | |
| JP3350170B2 (ja) | 電力用ｍｏｓ型半導体装置及びその製造方法 | |
| JPS59130465A (ja) | Ｍｉｓ半導体装置の製造方法 | |
| JPH04291952A (ja) | 半導体装置 | |
| JPS63137478A (ja) | 保護回路をもつ半導体装置の製造方法 | |
| US5869372A (en) | Method of manufacturing a power semiconductor device | |
| US5624866A (en) | Semiconductor device provided with trench element isolation film and method for fabricating the same | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPH06252345A (ja) | 半導体集積回路の製造方法 | |
| JPH0430194B2 (ja) | ||
| JPS62123736A (ja) | 半導体装置 | |
| JP2953061B2 (ja) | 高耐圧ｍｏｓトランジスタとその製造方法 | |
| JP3095912B2 (ja) | 半導体集積回路装置 | |
| JPH0778983A (ja) | 半導体装置及びその製造方法 | |
| JP2713232B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0475388A (ja) | 半導体装置およびその製造方法 | |
| JPS60103661A (ja) | 半導体集積回路装置 | |
| JP3218777B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080913 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090913 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090913 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100913 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110913 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20120913 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130913 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |