JPS60103661A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60103661A JPS60103661A JP58210833A JP21083383A JPS60103661A JP S60103661 A JPS60103661 A JP S60103661A JP 58210833 A JP58210833 A JP 58210833A JP 21083383 A JP21083383 A JP 21083383A JP S60103661 A JPS60103661 A JP S60103661A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 40
- 230000005669 field effect Effects 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 14
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 3
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000005360 phosphosilicate glass Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000003028 elevating effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路技術さらにはバイポーラト
ランジスタが形成される半導体集積回路に適用して特に
有効な技術に関するもので、たとえば、バイポーラトラ
ンジスタとＣ−Ｍｏ５ｔ界効果トランジスタとが同時に
形成される半導体集積回路における素子形成に利用して
有効な技術に関するものである。
ランジスタが形成される半導体集積回路に適用して特に
有効な技術に関するもので、たとえば、バイポーラトラ
ンジスタとＣ−Ｍｏ５ｔ界効果トランジスタとが同時に
形成される半導体集積回路における素子形成に利用して
有効な技術に関するものである。
例えば第１図に示すように、パイボーラトランジスタＱ
１が形成された半導体集積回路装置では、そのバイポー
ラトランジスタＱ１のベース領域（Ｂｌの表面に沿って
反転層５０が生じる恐れがあることが、本発明者によっ
て明らかとされた。この反転層５０は、ベース領域（Ｂ
ｌ上の酸化膜２４の上を通る配線４０がゲート電極とし
て作用することによる一種の寄生ＭＯ８効果によって生
じる。この場合、第２図にその尋価回路を示すように、
エミッタ領域（Ｅ）とコレクタ領域（Ｃ１がソース領域
とドレイン領域となる寄生ＭＯ８電界効果トランジスタ
Ｑ８が形成される。また、ベース領域（Ｂ）の表面に沿
ってチャンネルが形成される。そして、第１図に示す構
造のバイポーラトランジスタＱ１では、ゲート電極とし
て作用する配線４０がエミッタ領域（Ｅ）から引出され
ている。これにより、トランジスタＱ１のエミッタとコ
レクタ間に電圧が印加されると、上記反転層５０を通っ
て電流Ｉｒが流れる。この電流Ｉｒはあたかもバイポー
ラトランジスタＱ１の逆方向リーク電流として観測され
、見掛上はバイポーラトランジスタＱ１の動作不良状態
となって現われる。このような現象は、特にバイポーラ
トランジスタとＣ−ＭＯ８ｉｆｔ界効果トランジスタと
が同時に形成された、いわゆるＢｉ −０ＭＯ８型の半
導体集積回路装置において生じやすい。これは、上記酸
化膜２４がＭ２Ｓ部のゲート酸化膜とともに形成される
ことにより、その厚みｄが薄くなっていることによる。
１が形成された半導体集積回路装置では、そのバイポー
ラトランジスタＱ１のベース領域（Ｂｌの表面に沿って
反転層５０が生じる恐れがあることが、本発明者によっ
て明らかとされた。この反転層５０は、ベース領域（Ｂ
ｌ上の酸化膜２４の上を通る配線４０がゲート電極とし
て作用することによる一種の寄生ＭＯ８効果によって生
じる。この場合、第２図にその尋価回路を示すように、
エミッタ領域（Ｅ）とコレクタ領域（Ｃ１がソース領域
とドレイン領域となる寄生ＭＯ８電界効果トランジスタ
Ｑ８が形成される。また、ベース領域（Ｂ）の表面に沿
ってチャンネルが形成される。そして、第１図に示す構
造のバイポーラトランジスタＱ１では、ゲート電極とし
て作用する配線４０がエミッタ領域（Ｅ）から引出され
ている。これにより、トランジスタＱ１のエミッタとコ
レクタ間に電圧が印加されると、上記反転層５０を通っ
て電流Ｉｒが流れる。この電流Ｉｒはあたかもバイポー
ラトランジスタＱ１の逆方向リーク電流として観測され
、見掛上はバイポーラトランジスタＱ１の動作不良状態
となって現われる。このような現象は、特にバイポーラ
トランジスタとＣ−ＭＯ８ｉｆｔ界効果トランジスタと
が同時に形成された、いわゆるＢｉ −０ＭＯ８型の半
導体集積回路装置において生じやすい。これは、上記酸
化膜２４がＭ２Ｓ部のゲート酸化膜とともに形成される
ことにより、その厚みｄが薄くなっていることによる。
との発明は以上のような問題に着目してなされたもので
ある。
ある。
この発明の目的は、バイポーラトランジスタのべ・−ス
領斌の表面に沿って反転層が形成されるのを確実に防止
できるようにし、これにより信頼性を向上させら４るよ
うにした半導体集積回路技術を提供するものである。
領斌の表面に沿って反転層が形成されるのを確実に防止
できるようにし、これにより信頼性を向上させら４るよ
うにした半導体集積回路技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタのベース拡散層の上
に導電層によるチャンネルストッパーを設けることによ
り該ベース拡散層の表面に沿って反転層が形成されるの
を確実に閉止できるようにし、これにより信頼性を向上
させるという目的を達成するものである。
に導電層によるチャンネルストッパーを設けることによ
り該ベース拡散層の表面に沿って反転層が形成されるの
を確実に閉止できるようにし、これにより信頼性を向上
させるという目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
駅間する。
駅間する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
第３図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す。
ラトランジスタ部分の一実施例を示す。
先ず、同図に示す半導体集積回路装置は、バイポーラト
ランジスタＱ１とＭＯ８電界効果トランジスタ（図示省
略）とが同一の半導体基体に形成されたものであって、
上記バイポーラトランジスタＱ１のベース拡散層３０上
の薄い表面酸化膜２４の上に多結晶シリコン２６による
導電層が設けられている。これとともに、その多結晶シ
リコン２６による導電層が上記バイポーラトランジスタ
Ｑ１のベースＢＫ接続されている。
ランジスタＱ１とＭＯ８電界効果トランジスタ（図示省
略）とが同一の半導体基体に形成されたものであって、
上記バイポーラトランジスタＱ１のベース拡散層３０上
の薄い表面酸化膜２４の上に多結晶シリコン２６による
導電層が設けられている。これとともに、その多結晶シ
リコン２６による導電層が上記バイポーラトランジスタ
Ｑ１のベースＢＫ接続されている。
バイポーラトランジスタＱｌｊ、ｎ−型エピタキシャル
層１２のｐ型分離層１６で囲まれた領域に形成さ第１て
いる。エピタキシャル層１２はｐ−型シリコン半導体基
板１０上に形成さねている。
層１２のｐ型分離層１６で囲まれた領域に形成さ第１て
いる。エピタキシャル層１２はｐ−型シリコン半導体基
板１０上に形成さねている。
エピタキシャル層】２と基板１０との間にＦｉｎ型導電
不純物が高濃度にドープされたｎ十型埋込層１４が形成
されている。。
不純物が高濃度にドープされたｎ十型埋込層１４が形成
されている。。
上記バイポーラトランジスタＱ１はｎｐｎ型であって、
ｐ型ベース拡散層３０．ｎ＋型エミッタ拡散層３６、上
記埋込層１４に達するまで拡散されたｎ十型コレクタ拡
散層１８が形成され、アルミニウム配線４０によりコレ
クタＣ，エミッタＥ。
ｐ型ベース拡散層３０．ｎ＋型エミッタ拡散層３６、上
記埋込層１４に達するまで拡散されたｎ十型コレクタ拡
散層１８が形成され、アルミニウム配線４０によりコレ
クタＣ，エミッタＥ。
ベースＢの各電極がそねそれに取出されている。
なお、２２はロコスにより形成された厚いフィールド酸
化膜である。また、２８はＰＳＧ（リンシリケートガラ
ス）Ｋよる絶縁層であって、上記アルミニウム配線４０
はこの絶縁層２８の上がら゛設けられる。
化膜である。また、２８はＰＳＧ（リンシリケートガラ
ス）Ｋよる絶縁層であって、上記アルミニウム配線４０
はこの絶縁層２８の上がら゛設けられる。
第４図は上記バイポーラトランジスタＱ１のペース領塚
部分の平面状態を示す。同図に示すように、上記多結晶
シリコン２６による導電層は、エミッタ拡散層３６部分
を除いて、ベース拡散層３０の上を全面的に覆うべく形
成されている。
部分の平面状態を示す。同図に示すように、上記多結晶
シリコン２６による導電層は、エミッタ拡散層３６部分
を除いて、ベース拡散層３０の上を全面的に覆うべく形
成されている。
さて以上のように形成さｔ１タバイボーラトランジスタ
Ｑ１では、そのベース拡散層３０の上の表面酸化膜２４
上に多結晶シリコン２６による導電層が設けられ、さら
にこの導電層がベースＢに接続されて該ベースＢと同電
位に固定されるようになっている。これにより、上記ベ
ース拡散層３０の表面付近に反転層が上じ難くなって、
バイポーラトランジスタＱ１のコレクタＣとエミッタＥ
との間をバイパスして流れるリーク電流が遮断されるよ
うになる。すなわち、上記多結晶シリコン２６がチャン
ネルストッパーとして作用する。
Ｑ１では、そのベース拡散層３０の上の表面酸化膜２４
上に多結晶シリコン２６による導電層が設けられ、さら
にこの導電層がベースＢに接続されて該ベースＢと同電
位に固定されるようになっている。これにより、上記ベ
ース拡散層３０の表面付近に反転層が上じ難くなって、
バイポーラトランジスタＱ１のコレクタＣとエミッタＥ
との間をバイパスして流れるリーク電流が遮断されるよ
うになる。すなわち、上記多結晶シリコン２６がチャン
ネルストッパーとして作用する。
第５図は第３図および第４図に示したバイポーラトラン
ジスタＱ１の等価回路を示す。同図に示すように、上記
多結晶シリコン２６は寄生ＭＯ８電界効果トランジスタ
ＱＩＩのゲート電極として作用するが、このゲート電極
は該バイポーラトランジスタＱ１のベースＢＫ接続され
て該ベースＢと同市、位に固定されるため、寄生ＭＯ８
電界効果トランジスタには反転層によるチャンネルが形
成され難い状態となっている。
ジスタＱ１の等価回路を示す。同図に示すように、上記
多結晶シリコン２６は寄生ＭＯ８電界効果トランジスタ
ＱＩＩのゲート電極として作用するが、このゲート電極
は該バイポーラトランジスタＱ１のベースＢＫ接続され
て該ベースＢと同市、位に固定されるため、寄生ＭＯ８
電界効果トランジスタには反転層によるチャンネルが形
成され難い状態となっている。
第６図はこの発明による半導体集積回路装置の別の実施
例を示す。
例を示す。
同図に示す実施例では、チャンネルストッパーとして設
けた多結晶シリコン２６の一部を延長して形成し、この
延長部分の多結晶シリコン２６を配線として利用し、て
いる。つまり、前述した多結晶シリコン２６は、チャン
ネルストッパーとしてのみならず、ベースＢからの引出
配線としても利用することができる。
けた多結晶シリコン２６の一部を延長して形成し、この
延長部分の多結晶シリコン２６を配線として利用し、て
いる。つまり、前述した多結晶シリコン２６は、チャン
ネルストッパーとしてのみならず、ベースＢからの引出
配線としても利用することができる。
次に、以上に述べた半導体集積回路装置の製造方法の一
実施例を示す。
実施例を示す。
先ず、第７図はこの発明による半導体集積回路装置を製
造するために予備加工された半導体基体を示す。同図に
示す半導体基体は、ｐ型導電不純物を低濃度にドープし
てなるｐ−型シリコン牛導体基板１０にｎ型導電不純物
を低濃度にドープしてなるｎ−型シリコンエピタキシャ
ル層１２が形放さねている。また、エピタキシャル層１
２と基板１０の間には、ｎ型導電不純物を高濃度に拡散
させｆｃｎ＋型埋込層１４が各素子形成領域ａｌ。
造するために予備加工された半導体基体を示す。同図に
示す半導体基体は、ｐ型導電不純物を低濃度にドープし
てなるｐ−型シリコン牛導体基板１０にｎ型導電不純物
を低濃度にドープしてなるｎ−型シリコンエピタキシャ
ル層１２が形放さねている。また、エピタキシャル層１
２と基板１０の間には、ｎ型導電不純物を高濃度に拡散
させｆｃｎ＋型埋込層１４が各素子形成領域ａｌ。
ａ２．・・・ごとに形成されている。
笛８図は第７図の半導体基体にｐ製分離層１６．ｎ＋型
コレクタ拡散層１８．ｐ−型ウェル２０およびフィール
ド酸化膜２２などを形成した状態を示す。分離層１６は
ホウ素などのｐ型導電不純物を選択拡散させて形成する
。ｎ十型コレクタ拡散層１８はリンなどのｎ型導電不純
物な埋込層１４に達する深さまで選択拡散させて形成す
る。ｐ−型ウェル２０はｎチャンネル型ＭＯ８電界効果
トランジスタが形成される領域に形成される。また、フ
ィールド酸化膜２２１ｄ、いわゆるロコス（ＬＯＧＯ８
）Ｋよっ形成される。
コレクタ拡散層１８．ｐ−型ウェル２０およびフィール
ド酸化膜２２などを形成した状態を示す。分離層１６は
ホウ素などのｐ型導電不純物を選択拡散させて形成する
。ｎ十型コレクタ拡散層１８はリンなどのｎ型導電不純
物な埋込層１４に達する深さまで選択拡散させて形成す
る。ｐ−型ウェル２０はｎチャンネル型ＭＯ８電界効果
トランジスタが形成される領域に形成される。また、フ
ィールド酸化膜２２１ｄ、いわゆるロコス（ＬＯＧＯ８
）Ｋよっ形成される。
第９図はｐ型ベース拡散層３０を形成＋、、 ′ｆｃ状
態を示す。このベース拡散層３０は、高圧低温下で生成
されるシリコン酸化膜（ＨＬＤ：図示省略）をマスクと
して選択的にデポジットされたホウ素を熱拡散させるこ
とにより形成される。この後、マスクに使用された酸化
膜（ＨＬＤ）は除去される。
態を示す。このベース拡散層３０は、高圧低温下で生成
されるシリコン酸化膜（ＨＬＤ：図示省略）をマスクと
して選択的にデポジットされたホウ素を熱拡散させるこ
とにより形成される。この後、マスクに使用された酸化
膜（ＨＬＤ）は除去される。
第１０１ｅＦｉ前記導電層を形成するための多結晶シリ
コン１４を全面にデポジットした状態を示す。
コン１４を全面にデポジットした状態を示す。
この多結晶シリコン２６は、表面の酸化膜を薄いケート
酸化膜２４に張替えた後はデポジットされる。
酸化膜２４に張替えた後はデポジットされる。
第１１図は上記多結晶シリコン２６をその下の酸化膜２
４とともにパターニング・エッチした状態を示す。この
エツチングにより、Ｃ−Ｍｏ５ｔ界効果トランジスタの
ゲート部が形成される。また、上記ベース拡散層３０上
の酸化膜の上に多結晶シリコン２６による導電層が形成
される。
４とともにパターニング・エッチした状態を示す。この
エツチングにより、Ｃ−Ｍｏ５ｔ界効果トランジスタの
ゲート部が形成される。また、上記ベース拡散層３０上
の酸化膜の上に多結晶シリコン２６による導電層が形成
される。
第１２図はｐチャンネル型ＭＯ８電界効果トランジスタ
のｐ十型ソース・ドレイン拡散層３２を形成した状態を
示す。この拡散層３２は、上記多結晶シリコン２６およ
び厚いフィールド酸化膜２２をマスクとして利用するこ
とにより、いわゆる自己整合により形成される。他の多
結晶シリコン２６の部分はＨＬＤ（高圧低温化で生成さ
れるシリコン酸化膜）２９によって粗くマスクされる。
のｐ十型ソース・ドレイン拡散層３２を形成した状態を
示す。この拡散層３２は、上記多結晶シリコン２６およ
び厚いフィールド酸化膜２２をマスクとして利用するこ
とにより、いわゆる自己整合により形成される。他の多
結晶シリコン２６の部分はＨＬＤ（高圧低温化で生成さ
れるシリコン酸化膜）２９によって粗くマスクされる。
第１３図はｎチャンネルＭＯ８ｉ界効果トランジスタの
ｎ十型ソース１ドレイン拡散層３４およびバイポーラト
ランジスタのｎ十型エミッタ拡散層３６を形成した状態
を示す。両拡散層３４．３６は、上記多結晶シリコン２
６と厚いフィールド酸化膜２２をマスクとして利用する
ことにより、ＨＬＤ２９の粗いマスクだけでもって、自
己整合により形成される。また、両拡散層３４．３６は
、砒素Ａｓ などの同じ導を型の不純物を拡散すること
により形成される。従って、その工程は同時に行なうこ
とができる。
ｎ十型ソース１ドレイン拡散層３４およびバイポーラト
ランジスタのｎ十型エミッタ拡散層３６を形成した状態
を示す。両拡散層３４．３６は、上記多結晶シリコン２
６と厚いフィールド酸化膜２２をマスクとして利用する
ことにより、ＨＬＤ２９の粗いマスクだけでもって、自
己整合により形成される。また、両拡散層３４．３６は
、砒素Ａｓ などの同じ導を型の不純物を拡散すること
により形成される。従って、その工程は同時に行なうこ
とができる。
第１４図はアルミニウム配線４０による電極取出と配線
を行なった状態を示す断面図である。アルミニウム配線
４０は、ＰＳＧ（リンシリケートガラス）による絶縁層
２８が形成さｆｉｆｃ上に設けらねる。このとき、その
絶縁層２８の所定部分を開孔して電極の取出しを行ない
、ｔｆｃその絶縁層２８の上に配線を這わせる。これに
より、バイポーラトランジスタＱ１のコレクタＣ，ベー
スＢ。
を行なった状態を示す断面図である。アルミニウム配線
４０は、ＰＳＧ（リンシリケートガラス）による絶縁層
２８が形成さｆｉｆｃ上に設けらねる。このとき、その
絶縁層２８の所定部分を開孔して電極の取出しを行ない
、ｔｆｃその絶縁層２８の上に配線を這わせる。これに
より、バイポーラトランジスタＱ１のコレクタＣ，ベー
スＢ。
エミッタＥの名を：極がそ１． ；Ｐハ取出される。ま
た、Ｃ−ＭＯ８Ｑ２．Ｑ３のソースＳウドレインＤ。
た、Ｃ−ＭＯ８Ｑ２．Ｑ３のソースＳウドレインＤ。
グー１− Ｇの各電極もそｔｌぞｔｌＫ取出される。
ここで、上記ベース拡散層３０上の酸化膜の上に形成さ
れた多結晶シリコン２６からなる導電層は、上記アルミ
ニウム配線４０を介１てバイポーラトランジスタＱ１の
ベースＢＫ接続される。これにより、その導電層の下に
反転層が形成されるのが防止されて、寄生ＭＯ８電界効
果トランジスタによる見掛は上の素子不良の発生が確実
に回避されるようになる。つまり、チャンネルストッパ
ーが形成される。
れた多結晶シリコン２６からなる導電層は、上記アルミ
ニウム配線４０を介１てバイポーラトランジスタＱ１の
ベースＢＫ接続される。これにより、その導電層の下に
反転層が形成されるのが防止されて、寄生ＭＯ８電界効
果トランジスタによる見掛は上の素子不良の発生が確実
に回避されるようになる。つまり、チャンネルストッパ
ーが形成される。
以上のようにして、バイポーラトランジスタＱ１とＣ−
ＭＯ８Ｑ２．Ｑ３が形成され＊Ｂｉ −ＣＭＯ８型半導
体集積回路が形成される。そして、ここで注目すべきこ
とは、上記多結晶シリコン２６によるチャンネルストッ
パーが、上述しｆｃＢｌ −ＣＭＯ８のプロセスと共通
のプロセスで形成されることであり、これにより工程数
をそねほど増やすことなく、半導体集積回路装置の信頼
性を大幅に向上させることができるようになる。
ＭＯ８Ｑ２．Ｑ３が形成され＊Ｂｉ −ＣＭＯ８型半導
体集積回路が形成される。そして、ここで注目すべきこ
とは、上記多結晶シリコン２６によるチャンネルストッ
パーが、上述しｆｃＢｌ −ＣＭＯ８のプロセスと共通
のプロセスで形成されることであり、これにより工程数
をそねほど増やすことなく、半導体集積回路装置の信頼
性を大幅に向上させることができるようになる。
（１）バイポーラトランジスタのベース拡散層上の表面
酸化膜の上に導電層を設けるとともに、この導電層を上
記バイポーラトランジスタのベースに接続したことによ
り、バイポーラトランジスタのベース領斌の表面に沿っ
て反転層が形成されるのを確実に防止できるようになり
、これにより信頼性を向上させられるという効果が得ら
れる。
酸化膜の上に導電層を設けるとともに、この導電層を上
記バイポーラトランジスタのベースに接続したことによ
り、バイポーラトランジスタのベース領斌の表面に沿っ
て反転層が形成されるのを確実に防止できるようになり
、これにより信頼性を向上させられるという効果が得ら
れる。
（２）バイポーラトランジスタとＭＯ８電界効果トラン
ジスタを共に形成するとともに、上記バイポーラトラン
ジスタのベース拡散層上の表面酸化膜の上に導電層を設
けて該導電層を該トランジスタのベースに接続し、ｔた
該導電層を上記ＭＯＢ電界効果トランジスタのゲート電
極と同じ材料によって該ゲート電極と同時に形成するこ
とにより、上記反転層を形成するための工程を省力化す
ることができる、という効果が得られる。
ジスタを共に形成するとともに、上記バイポーラトラン
ジスタのベース拡散層上の表面酸化膜の上に導電層を設
けて該導電層を該トランジスタのベースに接続し、ｔた
該導電層を上記ＭＯＢ電界効果トランジスタのゲート電
極と同じ材料によって該ゲート電極と同時に形成するこ
とにより、上記反転層を形成するための工程を省力化す
ることができる、という効果が得られる。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明し、たが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない１囲で種々変
更可能であることはいうまでもない。例えば、上記導電
層に多結晶シリコン以外の配線材料であってもよい。
具体的に説明し、たが、この発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない１囲で種々変
更可能であることはいうまでもない。例えば、上記導電
層に多結晶シリコン以外の配線材料であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−ＣＭＯＳ型半
導体集積回路装置の素子形成技術に適用した場合につい
て説明したが、それに限定されるものではなく、例えば
、バイポーラだけで構成される半導体集積回路装置にお
ける素子形成技術などにも適用できる。少なくともベー
ス拡散層に反転層が生じる条件のものには適用できる。
をその背景となった利用分野であるＢｉ−ＣＭＯＳ型半
導体集積回路装置の素子形成技術に適用した場合につい
て説明したが、それに限定されるものではなく、例えば
、バイポーラだけで構成される半導体集積回路装置にお
ける素子形成技術などにも適用できる。少なくともベー
ス拡散層に反転層が生じる条件のものには適用できる。
第１図はこの発明の前に検討された半導体集積回路装置
の一部を示す断面図、 第２図は第１図に示す半導体集積回路装置に形成されて
いる素子の等価回路図、 第３図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例な示す断面図、 第４図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す要部平面図、 第５図はこの発明による半導体集積回路装置に形成され
ているバイポーラトランジスタの等価回路図、 第６図はこの発明の別の実施例による半導体集積回路装
置に形成ζねているバイポーラトランジスタの一部を示
す平面図、 第７図はこの発明による半導体集積回路装置を製造する
ために予備加工された半導体基体の例を示す断面図、 第８図は第７図の半導体基体に分離層、コレクタ拡散層
、ウェルおよびフィールド酸化膜などを１形成した状態
を示す断面図、 第９図はベース拡散層を形成した状態を示す断面図、 第１０図は多結晶シリコンを全面にデポジットした状態
を示す断面図、 第１１図はベース拡散層およびゲート電極以外の部分の
多結晶シリコンを除去（、り状態を示す断面図、 第１２図はｐチャンネル型ＭＯ８電界効果トランジスタ
のソース・ドレイン拡散層を形成した状態を示す断面図
、 第１３図Ｆｉｎチャンネル型ＭＯ８電界効果トランジス
タのソース−ドレイン拡散層およびバイポーラトランジ
スタのエミッタ拡散層を形成した状態を示す断面図であ
る。 第１４図は電極取出と配線を行なった状態を示す断面図
である。 １０・・・ｐ−型シリコン半導体基板、１２・・・ｎ−
型エピタキシャル層、１４・・・ｎ十型埋込層、１６・
・・ｐ型分離１−１１８・・・ｎ十型コレクタ拡散層、
２０・・・ｐ−型ウェル、２２・・・ロコスにより形成
される厚いフィールド酸化膜、２４・・・ゲート酸化膜
、２６・・・導電層（多結晶シリコン）、２８・・・絶
縁層（ＰＳＧニリンシリケートガラス）、２９・・・Ｈ
ＬＤ（高圧低温化で生成されるシリコン酸化膜）、３０
・・・ベース拡散層、３２・・・ｐ十型ソース・ドレイ
ン拡散層、３４・・・ｎ十型ソース・ドレイン拡散層、
３６・・・エミッタ拡散層、４０・・・アルミニウム配
線、Ｑｌ・・・ｎｐｎ 型バイポーラトランジスタ、Ｑ
２・・・ｐチャンネル型Ｍ ＯＳ ！昇効果トランジス
タ、Ｑ３・・・ｎチャンネル型ＭＯ８ｔ界効果トランジ
スタ、Ｑ８・・・寄生ＭＯ８電界効果トランジスタ、Ｃ
・・・コレクタ、Ｂ・・・ペース、Ｅ・・・エミッタ、
■ｒ・・・逆方向リーク電流、５０・・・反転層、ｄ・
・・表面酸化膜の厚み。 第 １ 図 第 ２ 図
の一部を示す断面図、 第２図は第１図に示す半導体集積回路装置に形成されて
いる素子の等価回路図、 第３図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例な示す断面図、 第４図はこの発明による半導体集積回路装置のバイポー
ラトランジスタ部分の一実施例を示す要部平面図、 第５図はこの発明による半導体集積回路装置に形成され
ているバイポーラトランジスタの等価回路図、 第６図はこの発明の別の実施例による半導体集積回路装
置に形成ζねているバイポーラトランジスタの一部を示
す平面図、 第７図はこの発明による半導体集積回路装置を製造する
ために予備加工された半導体基体の例を示す断面図、 第８図は第７図の半導体基体に分離層、コレクタ拡散層
、ウェルおよびフィールド酸化膜などを１形成した状態
を示す断面図、 第９図はベース拡散層を形成した状態を示す断面図、 第１０図は多結晶シリコンを全面にデポジットした状態
を示す断面図、 第１１図はベース拡散層およびゲート電極以外の部分の
多結晶シリコンを除去（、り状態を示す断面図、 第１２図はｐチャンネル型ＭＯ８電界効果トランジスタ
のソース・ドレイン拡散層を形成した状態を示す断面図
、 第１３図Ｆｉｎチャンネル型ＭＯ８電界効果トランジス
タのソース−ドレイン拡散層およびバイポーラトランジ
スタのエミッタ拡散層を形成した状態を示す断面図であ
る。 第１４図は電極取出と配線を行なった状態を示す断面図
である。 １０・・・ｐ−型シリコン半導体基板、１２・・・ｎ−
型エピタキシャル層、１４・・・ｎ十型埋込層、１６・
・・ｐ型分離１−１１８・・・ｎ十型コレクタ拡散層、
２０・・・ｐ−型ウェル、２２・・・ロコスにより形成
される厚いフィールド酸化膜、２４・・・ゲート酸化膜
、２６・・・導電層（多結晶シリコン）、２８・・・絶
縁層（ＰＳＧニリンシリケートガラス）、２９・・・Ｈ
ＬＤ（高圧低温化で生成されるシリコン酸化膜）、３０
・・・ベース拡散層、３２・・・ｐ十型ソース・ドレイ
ン拡散層、３４・・・ｎ十型ソース・ドレイン拡散層、
３６・・・エミッタ拡散層、４０・・・アルミニウム配
線、Ｑｌ・・・ｎｐｎ 型バイポーラトランジスタ、Ｑ
２・・・ｐチャンネル型Ｍ ＯＳ ！昇効果トランジス
タ、Ｑ３・・・ｎチャンネル型ＭＯ８ｔ界効果トランジ
スタ、Ｑ８・・・寄生ＭＯ８電界効果トランジスタ、Ｃ
・・・コレクタ、Ｂ・・・ペース、Ｅ・・・エミッタ、
■ｒ・・・逆方向リーク電流、５０・・・反転層、ｄ・
・・表面酸化膜の厚み。 第 １ 図 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、バイポーラトランジスタが形成された半導体集積回
路装置であって、上記バイポーラトランジスタのベース
拡散層上の表面酸化膜の上に導電層が設けられるととも
に、この導電層が上記バイポーラトランジスタのベース
に接続されたことを特徴とする半導体集積回路装置。 ２、上記導電層は多結晶シリコンからなることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 ３、バイポーラトランジスタとＭＯ８電界効果トランジ
スタが形成された半導体集積回路装置の製造方法であっ
て、上記バイポーラトランジスタのペース拡散層上の表
面酸化膜の上に導電層を設けて該導電層を該トランジス
タのベースに接続するとともに、該導電層を上記ＭＯ８
電界効果トランジスタのゲート電極と同じ材料によって
該ゲート電極と同時に形成することを特徴とする半導体
集積回路装置の製造方法。 ４、上記導電層および上記ゲート電極はそれぞれ多結晶
シリコンであって、この多結晶シリコンをマスクとする
ことにより、上記バイポーラトランジスタのエミッタ拡
散層および上記ＭＯ８電界効果トランジスタのソース［
株］ドレイン拡散層を自己整合により形成することを特
徴とする特許請求の範囲第３項記載の半導体集積回路装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210833A JPH065708B2 (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210833A JPH065708B2 (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60103661A true JPS60103661A (ja) | 1985-06-07 |
| JPH065708B2 JPH065708B2 (ja) | 1994-01-19 |
Family
ID=16595864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210833A Expired - Lifetime JPH065708B2 (ja) | 1983-11-11 | 1983-11-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065708B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347963A (ja) * | 1986-08-13 | 1988-02-29 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPH01276760A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 半導体装置 |
| US9660061B2 (en) | 2015-02-16 | 2017-05-23 | Renesas Electronics Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158877A (ja) * | 1974-11-19 | 1976-05-22 | Matsushita Electric Ind Co Ltd | Handotaishusekikairosochino seizohoho |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
-
1983
- 1983-11-11 JP JP58210833A patent/JPH065708B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5158877A (ja) * | 1974-11-19 | 1976-05-22 | Matsushita Electric Ind Co Ltd | Handotaishusekikairosochino seizohoho |
| JPS567463A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6347963A (ja) * | 1986-08-13 | 1988-02-29 | シ−メンス、アクチエンゲゼルシヤフト | 集積回路とその製造方法 |
| JPH01276760A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 半導体装置 |
| US9660061B2 (en) | 2015-02-16 | 2017-05-23 | Renesas Electronics Corporation | Semiconductor device |
| US10153274B2 (en) | 2015-02-16 | 2018-12-11 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065708B2 (ja) | 1994-01-19 |
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