JPH03188665A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体基板上に構成されたＭＯ８型半導体装置
及びその製造方法に関するものである。

従来の技術 近年、半導体装置の低消費電力化のために、相補性Ｍ　
Ｏ、Ｓ構造を有する半導体装置が利用されている。

以下に従来の相補型ＭＯ３構造を有する半導体装置につ
いて説明する。

第４図は従来の相補性ＭＯ３構造を有する半導体装置の
構成図である。１はＰ型半導体基板、２はＰ型半導体基
板１上に構成されたＮチャンネル電界効果型ＭＯＳトラ
ンジスタでポリシリコンゲート５．ゲート酸化膜６．Ｎ
型拡散層７と８で構成され、Ｎ型拡散層８は基準電位に
なっている（図示せず）。また３はＮ−ウェル（ｗｅｌ
ｌ）。

４はＮ−ｗｅｌｌ３上に構成されたＰチャンネル電界効
果型ＭＯＳトランジスタで、ポリシリコンゲート５．ゲ
ート酸化膜６．Ｐ型板散層９及び１０で構成され、Ｐ型
板散層９は電源電位となっている（図示せず）。また、
１１は素子分離用の厚い酸化膜、１２はＮ型拡散部８．
Ｐ型半導体基板１及びＮ−ｗｅｌｌ３で構成される寄生
ｎ−ｐ−ｎバイポーラトランジスタ、１３はＰ型半導体
基板１、Ｎ−ｗｅｌｌ３及びＰ型拡散部９で構成される
寄生ｐ−ｎ−ｐバイポーラトランジスタである。そして
寄生１−ｐ−ｎバイポーラトランジスタ１２と寄生ｐ−
ｎ−ｐバイポーラトランジスタ１３によってサイリスタ
が構成されている。

発明が解決しようとする課題 上記従来の構成では半導体装置の高集積化に伴い、Ｎチ
ャンネル電界効果型ＭＯＳトランジスタ２とＰチャンネ
ル電界効果型ＭＯＳトランジスタ４が接近してくると、
寄生ｎ−ｐ−ｎバイポーラトランジスタ１２と寄生ｐ−
ｎ−ｐバイポーラトランジスタ１３とで構成されるサイ
リスタが動作しやすくなり、ラッチアップ現象が起きや
すくなるという問題点を有していた。

本発明は上記従来の問題点を解決するもので、相補性Ｍ
ＯＳトランジスタを高集積化してもラッチアップ現象が
起こりに（い半導体装置を提供することを目的とする。

課題を解決するための手段 この目的を達成するために、本発明の半導体装置は半導
体基板中に埋め込まれたソース、ドレイン領域を、ソー
ス、ドレインが対向する側面の半導体基板表面近傍部分
を除いて絶縁膜で絶縁分離された構造のものであって、
この構造は半導体基板に選択的にエツチングを行って凹
部を形成し、同凹部の側壁の上部を除いた上記０！１部
の表面に酸化膜を形成し、この後、上記凹部にシリコン
を埋め込み、さらに選択酸化により分離絶縁膜を形成し
、シリコンを埋め込んだ領域にソースとドレイン領域を
、ソースとドレイン領域の間の上記半導体基板上にゲー
ト絶縁膜とゲート電極を形成することにより得られる。

作用 この構造によって相補性ＭＯＳトランジスタを形成した
場合、寄生ｎ−ｐ−ｎバイポーラトランジスタ及び寄生
ｐ−ｎ−ｐバイポーラトランジスタは電界効果型ＭＯ３
）ランジスタのソース、ドレインが対向する側面の基板
表面の近傍を除いて構成されず、従ってラッチアップ現
象が非常に起こりにくくなる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例における相補性ＭＯ３型半導
体装置の断面図である。第１図において、Ｐ型半導体基
板２１上に形成されたＮチャンネル電界効果型ＭＯＳト
ランジスタはポリシリコンゲート２５．ゲート酸化膜２
６及びＮ型拡散層２８で構成されている。また、Ｎ−ｗ
ｅｌ１２３上に形成されたＰチャンネル電界効果型ＭＯ
Ｓトランジスタはポリシリコンゲート２５．ゲート酸化
膜２６及びＰ型拡散層２８で構成されている。なお、２
９は素子分離用の厚い酸化膜、３０はＭＯＳトランジス
タのソース、ドレインとなるＮ型拡散層２８およびＰ型
拡散層３０と半導体基板２１を絶縁分離させる酸化膜で
ある。

この構造によりＮチャンネル電界効果型ＭＯＳトランジ
スタ２２のソース、ドレイン領域となるＮ型拡散層２７
は酸化膜３０により、Ｐ型半導体基板２１と半導体基板
表面近傍部分を除いて絶縁分離されており、Ｐチャンネ
ル電界効果型ＭＯＳトランジスタ２４のソース、ドレイ
ン領域となるＰ型拡散層２８も酸化膜３０により、Ｎ−
ｗｅｌ１２３と半導体基板表面近傍部分を除いて絶縁分
離されている。

また、本実施例では、ソース、ドレイン領域となるＮ型
拡散層２７及びＰ型拡散層２８がそれぞれ対向している
箇所の酸化膜３０がない部分を電界効果型ＭＯＳトラン
ジスタのチャンネル領域の一部分とした構造をとってい
るが、この部分をソース、ドレイン領域の一部分とした
構造をとってもよい。この時の半導体装置の断面図が第
２図である。第２図の名称は全て第１図と同じである。

以上のように構成された本実施例のＭＯ８型半導体装置
について以下その製造方法を説明する。

第３図は本実施例のＭＯ３型半導体装置を製造するため
のプロセスフローの概略説明図である。

まず、Ｐ型半導体基板２１へ、Ｎ−ｗｅｌｌが形成され
る領域以外を７オトレジスト３６でおおい、Ｎ形不細物
のイオン注入を選択的に行う（第３図Ａ）。

フォトレジスト３６を除去し、半導体基板の洗浄工程を
経たのち、第２図Ａで注入されたイオンの熱拡散を行い
、Ｎ−ｗｅｌ１２３を形成する（第３図Ｂ）。

次に、電界効果型ＭＯ８トランジスタのソース、ドレイ
ンとなる領域以外をフォトレジストでマスクし、Ｐｍ半
導体基板２１を深さ方向に約０．５ミクロンエツチング
して凹部３７を形成する。この時のエツチングはウェッ
トエッチでもドライエッチでもよいが、エツチングされ
た後の形状を考えるとドライエッチの方が望ましい（第
３図Ｃ）。

続いて、Ｐ型半導体基板２１の表面を２００オングスト
ロームくらい熱酸化して酸化膜３０を形成し、その後フ
ォトレジスト３１を塗布する（第３図Ｄ）。

Ｐ型半導体基板２１の表面を酸化膜３０が露出するまで
酸素雰囲気中でのドライエッチでフォトレジスト３１の
アッシングを行う（第３図Ｅ）。

酸化膜３０のエツチングをＰ型半導体基板２１の表面上
より、電界効果型ＭＯ８）ランジスタのチャンネルが形
成される領域より深い領域まで行う。この時のエツチン
グはウェットエッチでもドライエッチでもよいが、Ｐ型
半導体基板２１の表面のダメージを考えると、ウェット
エッチの方が望ましい。その後フォトレジスト３１を除
去する（第３図Ｆ）。

新たに、Ｐ型半導体基板２１にフォトレジスト３８を塗
布し、その後フォトレジスト３８をＰ型半導体基板２１
が露出するまでアッシングを行い、凹部にフォトレジス
ト３８を残したまま露出したＰ型半導体基板２１の表面
を酸素雰囲気中で薄く酸化し、５０オングストローム（
らいの酸化膜３２を形成する。この酸化膜３２の形成に
はＰ型半導体基板２１を露出させるためのアッシング時
に、露出直後のＰ型半導体基板２１表面のプラズマ酸化
膜を利用してもよい。

次に、Ｐ型半導体基板２１上のフォトレジスト３８を除
去して、シリコンをエピタキシャル成長させ、ＭＯＳ型
トランジスタのソース及びドレインとなる領域をシリコ
ン３３で埋める（第３図）（） 続いて、フォトレジストを塗布して表面を平坦化したの
ち、フォトレジストとシリコン３３のエツチングレート
が同じ条件でフォトレジストと第２図Ｈでエピタキシャ
ル成長させたシリコン３３のエツチングを行う。この時
のエツチングはエツチングが酸化膜３２に到達したこと
を検出するために、ドライエツチングで行う。その後、
酸化膜３２のエツチングを行う。この時のエツチングは
ウェットエッチでもドライエッチでもよいが、Ｐ型半導
体基板２１のダメージを考えるとウェットエッチが望ま
しい（第３図■）。

次に、Ｐ型半導体基板２１の表面を酸化して酸化膜３４
を形成し、その上にナイトライド膜３５を形成する′（
第３図Ｊ）。

電界効果型ＭＯＳトランジスタ形成領域を除いて酸化膜
３４及びナイトライド膜３５を除去する（第３図Ｋ）。

この後、酸素雰囲気中で熱酸化により素子分離用の酸化
膜２９を形成する（第３図Ｌ）６以後の工程は、通常の
シリコンゲート相補性ＭＯＳ製造方法により、ゲート酸
化膜２６及びポリシリコンゲート２５を形成し、不純物
注入によりＮチャンネル電界効果型ＭＯＳトランジスタ
及びＰチャンネル電界効果型ＭＯ３）ランジスタのソー
ス及びドレインを形成し、相補性電界効果型ＭＯＳトラ
ンジスタを完成する（第２図Ｍ）。

以上のように本実施例によれば、電界効果型ＭＯ３）ラ
ンジスタのソース、ドレイン領域の周囲をソース、ドレ
インが対向する箇所の半導体基板表面近傍部分を除いて
、酸化膜で絶縁分離することができる。

このため、寄生ｎ−ｐ−ｎバイポーラトランジスタ及び
寄生ｐ−ｎ−ｐバイポーラトランジスタは電界効果型Ｍ
ＯＳトランジスタのソース、ドレインが対向する箇所の
半導体基板表面近傍部分を除いて存在せず、ラッチアッ
プ現象を非常に起こりにくくすることができる。

なお、本実施例では、第２図Ｈの所で、シリコンをエピ
タキシャル成長させてＭＯＳ　）ランシスタのソース反
びドレインとなる領域を埋め込んだが、シリコンのかわ
りに高融点金属もしくは多結晶シリコンをＣＶＤ法を用
いて埋め込んでもよい。このことによって高抵抗であっ
た拡散層を低抵抗な金属層もしくは多結晶シリコンに置
きかえることができるので、この層を配線層として十分
に活用することができる。さらにこの工程でのエピタキ
シャル層もしくは多結晶シリコンは形成中に不純物をド
ープするか、形成後にドープする方が望ましい。

発明の効果 本発明は電界型ＭＯＳトランジスタのソース。

ドレイン領域の周囲を、ソース、ドレインが対向する箇
所の半導体基板表面近傍部分を除いて、酸化膜で絶縁分
離することができる。この結果、寄生ｎ−ｐ−ｎバイポ
ーラトランジスタ、寄生ｐ　−ｎ−ｐバイポーラトラン
ジスタは電界効果型ＭＯＳトランジスタのソース、ドレ
インが対向する箇所の半導体基板表面近傍部分を除いて
存在せず、ラッチアップ現象を非常に起こりにくくする
ことができ、相補性ＭＯＳ型トランジスタの高集積化に
対して、非常に優れた半導体装置を実現できる。

【図面の簡単な説明】

第１図及び第２図は本発明の一実施例におけるＭＯ３型
半導体装置の断面図、第３図は本発明の半導体素子を実
現するためのプロセスフローの概略説明図、第４図は従
来のＭＯＳ型半導体素子の断面図である。 ２１・・・・・・Ｐ型半導体基板、２２・・・・・・Ｎ
チャンネル電界効果型ＭＯＳトランジスタ、２３・・・
・・・Ｎウェル（ｗｅｌｌ）、２４・・・・・・Ｐチャ
ンネル電界効果型ＭＯＳトランジスタ、２５・・・・・
・ポリシリコンゲート、２６・・・・・・ゲート酸化膜
、２７・・・・・・Ｎ型拡散層、２８・・・・・・Ｐ型
拡散層、２９・・・・・・素子分離用酸化膜、３０，３
２．３４・・・・・・酸化膜、３１゜３６．３８・・・
・・・フォトレジスト、３３・・・・・・シリコン、３
５・・・・・・ナイトライド膜、３７・・・・・・凹部
。

Claims (6)

【特許請求の範囲】
1. （１）半導体基板中に形成されたソース、ドレイン領域
   が、両者が対向する側面の上記半導体基板表面近傍部分
   を除いて、上記半導体基板と絶縁分離されていることを
   特徴とするＭＯＳ型半導体装置。
2. （２）ソース、ドレイン領域が対向する箇所の半導体基
   板表面近傍部分を電界効果型ＭＯＳトランジスタのチャ
   ンネル領域の一部分として使用することを特徴とする特
   許請求の範囲第１項記載のＭＯＳ型半導体装置。
3. （３）ソース、ドレイン領域が対向する箇所の半導体基
   板表面近傍部分を電界効果型ＭＯＳトランジスタのソー
   ス、ドレイン領域の一部分として使用することを特徴と
   する特許請求の範囲第１項記載のＭＯＳ型半導体装置。
4. （４）半導体基板中に埋め込まれたソースとドレイン領
   域が多結晶シリコンからなることを特徴とする特許請求
   の範囲第１項記載のＭＯＳ型半導体装置。
5. （５）半導体基板中に埋め込まれたソースとドレイン領
   域が高融点金属からなることを特徴とする特許請求の範
   囲第１項記載のＭＯＳ型半導体装置。
6. （６）ソースとドレイン領域となる半導体基板の領域を
   選択的にエッチングして凹部を形成する工程と、上記半
   導体基板を熱酸化により上記半導体基板表面に第１の酸
   化膜を形成する工程と、第１のフォトレジストを保護膜
   として、上記半導体基板表面の上記凹部を除いた領域の
   第１の酸化膜と、上記凹部側壁の上部の上記第１の酸化
   膜をエッチングする工程と、上記凹部側壁の上記半導体
   基板が露出した部分を第２のフォトレジストで保護して
   熱酸化し、上記半導体基板表面の凹部を除いた領域に薄
   い酸化膜を形成する工程と、シリコンをエピタキシャル
   成長させて上記凹部を埋め込む工程と、第３のフォトレ
   ジストを塗布して、表面を平坦化したのち、フォトレジ
   ストとシリコンのエッチングレートが同等な条件で、上
   記薄い酸化膜が露出するまで上記フォトレジストと上記
   エピタキシャル成長させたシリコンをエッチングする工
   程と、半導体基板表面の上記薄い酸化膜をエッチングす
   る工程と上記半導体基板表面を熱酸化して第２の酸化膜
   を形成し、その上にナイトライド膜を成長させる工程と
   、電界効果型ＭＯＳトランジスタ形成領域を除いて、上
   記ナイトライド膜と、上記第２の酸化膜をエッチングす
   る工程と、上記半導体基板を熱酸化して素子分離用の厚
   い酸化膜を形成する工程と、上記凹部に埋め込まれたシ
   リコン内にソースとドレイン領域を形成し、上記半導体
   基板表面にゲート絶縁膜とゲート電極を形成する工程と
   を備えたことを特徴とするＭＯＳ型半導体装置の製造方
   法。