JPS60244037A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPS60244037A
JPS60244037A JP59099237A JP9923784A JPS60244037A JP S60244037 A JPS60244037 A JP S60244037A JP 59099237 A JP59099237 A JP 59099237A JP 9923784 A JP9923784 A JP 9923784A JP S60244037 A JPS60244037 A JP S60244037A
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etching
film
groove
semiconductor device
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JP59099237A
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Yoshihide Nagakubo
長久保 吉秀
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H01ELECTRIC ELEMENTS
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    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本光明は半導体装置及びその製造方法に関し、特に相補
早N・IO3半導体装回0素子分離に使用されるもので
ある。
〔光間の技術的背閲どその問題魚〕
従来、半導体装置の素子分離法としては窒化シリコン膜
を耐酸化性マスクとして利用する選択酸化法(l 0C
O3法)が最も一般的に使用されている。しかし、この
方法はバーズビーク、ホワイトリボンの発生等の欠点を
有することから将来の高集積半導体装置の素子分−1に
は不適当である。
特に、CM OS半導体装置においては、素子分離酸化
膜の幅を大きくしなければラッチアップを防止する効果
がほとんどないため、高集積化を妨げる原因となってい
る。
そこで、第1図に示されるにうな埋込み型の素子分離技
術(トレンチアイソレーション)が注目されている。第
1図において、例えばP型シリコン基板1の主面には渦
が形成され、この溝の内部には素子分離材2が埋設され
ている。この素子分III材2によりP型ウェル領域3
どウェル領域3以外の基板1とが分離されている。つ1
ル領域3以外の基板1上にはグー1−酸化膜4を介して
グー1〜電極5が形成され、グー1〜電極5の両側方の
基板1表面にはP+型ソース、ドレイン領域6.7 h
(形成されてPチャネルI’、=I OS 1〜ランジ
スタが構成されている。一方、ウェル領!或3上にはゲ
ートvす化膜4を介してグー1〜電極5が形成され、グ
ーミル電極5の両側方の基板1表面にはN++ソース、
ドレイン領域8.9が形成されてNチャネルM OSト
ランジスタが構成されている。
上述した埋込み型素子分離技術で(ユ基板1の主面が平
坦化され、微細な配線の断線を防止できるうえに0MO
8におけるラッチアップも有効に防止できるという利点
がある。
しかし、従来の埋め込み型素子分離技術では溝の内部の
素子分離材を介して互いに対向するWIINの側壁の一
方にのみ反転防止用の拡散層を形成することができない
ので、素子分離材に接してPN接合を形成すると、接合
リーク電流(図中矢印で表示)が大きくなるという欠点
がある。特に、N+型抵拡散層例えば第2図に示す如く
N++ソース、ドレイン領1ii28.9を形成した場
合には素子分離材2に)nった接合リーク電流が顕著と
なる。
〔光間の目的〕
本発明は上記事情に鑑みてなされたものであり、埋込み
型素子分離技術を用いた場合の接合リーク電流を低減し
1ワる半導体装置及びそのJ:うな半導体装置を簡便に
製造し冑る方法を提供しようとするものである。
(発明の1度要〕 本願第1の発明の半導体装置は、埋込み型素子分離技術
を用いた半導体装置において、溝の内部の素子分子i!
ll材を介して互いに対向する基板の側壁の一方が基板
主面に対して垂直面であり、能力が基板主面に対して垂
直な面と面方位(111)の傾斜面とを有し、かつ基板
の傾斜面に反転防止層を設けたことを特徴とするもので
ある。
このような半導体装置によれば、溝の内部の素子分離材
を介して豆いに対向する基板の側壁の一方の傾斜面に反
転防止層を設()ることかでき、素5− 子分離材に沿った接合リーク電流を有効に防止すること
ができる。特に、反転防止層を接合リーク電流の顕著な
N+型抵拡散層P型ウェル領域又はP型シリコン基板と
の接合貞近傍に設けた場合に接合リーク電流を低減する
効果が大きい。
また、本願第2の発明の半導体装置の製造方法は、半導
体基板上に開口部を有する第1の被膜を形成する工程と
、該第1の被膜をマスクとして方向性のケミカルエツチ
ングにより基板をエツチングし、基板主面近傍に面方位
(111)の傾斜面を形成する工程と、前記開口部内の
前記第1の被膜及び基板の傾斜面の側壁に互いに対向す
るように第2の被膜を形成する工程と、対向して形成さ
れた前記第2の被膜の一方を選択的にエツチングする工
程と、前記第1の被膜及び残存した第2の被膜をマスク
として異方性エツチングにより基板をエツチングし、溝
を形成する工程と、前記残存した第2の被膜を除去する
工程と、前記第1の被膜をマスクとして不純物をイオン
注入することにより基板の傾斜面に反転防止層を形成す
る工程と、6一 前記第1の被膜を除去した後、前記溝の内部に素子分印
材を埋設する工程と、該素子分離材以外の素子領域に半
導1本素子を形成する工程とを具備したことを特徴とす
るものである。
このような方法によれば、本願箱1の発明の半導体装置
を簡便な工程で形成することができる。
(発明の実施例〕 以下、本発明をCM OSデバイスに適用した実施例を
第3図(a)〜(i)に示す駅1造方法を(■記して説
明する。
まず、P型シリコン基板21上に熱酸化膜22を形成し
た後、ウェル分離用の溝を形成する際のエツチングマス
ク材となる膜厚5000人の窒化シリコン膜(第1の被
膜)23を堆積し、更にこれらの一部を選択的にエツチ
ングしてRIf’的な溝分離幅より広い幅を有する開口
部を形成する。次に、窒化シリコン膜23をマスクとし
てK O+−1等の方向性のケミカルエツチングにより
U板21を約0.5μ?nエツチングし、基板21の主
面近傍に面方位(111)の傾斜面を形成する(第3図
(a)図示)。つづいて、全面に膜90.5μrtt 
(7)CvDM化II!24を堆積する(同図(b)図
示)。
つづいて、反応性イオンエツチングなどの異方性エツチ
ングにより前記CVD酸化膜24をエツチングし、前記
開口部内の窒化シリコン膜23及び基板21の傾斜面の
側壁に残存CVDJ化膜(第2の被膜)24′、24−
を形成する(同図(C)図示)。
次いで、Nチャネルの素子領域をホトレジストパターン
25で覆った後、Nウェル形成用のリンをイオン注入し
、リンドープ層26を形成する。
つづいて、ホトレジストパターン25をマスクどして残
存CVD酸化膜24−.24−のうちPチャネルの素子
領域側にある部分を選択的にエツチング除去する(同図
(d)図示)。つづいて、前記ホトレジストパターン2
5を除去した後、窒化シリコン膜23及び残存CVD酸
化膜24′をマスクとして異方性エツチングにより基板
21をエツチングし、深さ4.5岬のウェル分離用の溝
27を形成する(同図(e)図示)。つづいて、120
0℃で熱処理を行ない、リンドープ層26゛を活性化さ
せ、N型ウェル領域28を形成する(同図(f)図示)
次いで、前記残存cvoa化膜24−をエツチング除去
した後、窒化シリコン膜23をマスクとして3X101
3cm’のドーズ固でボロンをイオン注入し、溝27内
の底面及び面方位(111)の傾斜面にボロンドープ層
29.29を形成する(同図(0)図示)。つづいて、
前記窒化シリコン膜23及び熱酸化膜22をエツチング
除去した後、全面に素子分離材であるCVD酸化膜を堆
積し、更に全面エッチバックを行なうことにより満27
の内部にCVD1lit化膜30を埋設する。つづいて
、熱処理を行ない、前記ボロンドープ層29.29を活
性化させ、P−型反転防止層31を形成する(同図(h
)図示)。
次いで、ウェル領域28以外の基板21上及びウェル領
域28上にゲート酸化膜32.32を介してグー]・電
極33.33を形成する。つづいて、ゲート電?!i3
3をマスクとしてウェル領域28以9− 外の基板21に選択的にヒ素をイオン注入することによ
り深さ0.4aq程度のN+型ソース、ドレイン領域3
4.35を形成する。つづいて、ゲート電t!i33を
マスクとしてウェル領域28に選択的にボロンをイオン
注入することによりP+型ソース、ドレイン領域36.
37を形成する。つづいて、全面に層間絶縁膜38を堆
積した後、コンタクトホールを開孔し、更に全面に配線
金属を蒸着した後、パターニングして配線39、・・・
を形成し、C〜=l OSを製造する(同図(1)図示
)。
しかして第3図(1)図示の0MO8は、溝の内部のC
VDIIII化膜(素子分趙材)30を介して互いに対
向する基板21の側壁の一方(NチャネルMOSトラン
ジスタ側)の面方位(111)の傾斜面、すなわちN+
型ソース、ドレイン領lB134.35とP型シリコン
基板21との接合点近傍にP−型反転防止層31が形成
されているので、両者の間の接合リーク電流を低減する
ことができ、素子特性を向上することができる。
また、上記実施例で用いた方法では異方性エツ10− ヂングを利用することにより従来の方法に写真蝕刻工程
を追加することなく、セルファラインで溝の内部のcv
oi化膜30を介して互いに対向する基板21の側壁の
一方の傾斜面にP−型反転防止層31を形成することが
できるので、極めて簡便な工程で上述したようなリーク
電流を低減し得る素子特性の良好な0MO8を製造する
ことができる。
なお、上記実施例では溝の内部にcvoi化膜を埋設し
たが、これに限らず例えば溝の内部表面に熱酸化膜を形
成した後、多結晶シリコンを埋設してもよい。
(発明の効果) 以上詳述した如く本発明によれば、埋込み型素子分離技
術を用いた場合に接合リーク電流を有効に防止し得る半
導体装置及びそのような半導体装置を容易に製造し得る
方法を提供できるものである。
【図面の簡単な説明】
第1図は従来の埋込み型素子分離技術を用いて製造され
た0MO8の断面図、第2図は同CM O8の欠点を示
す説明図、第3図(a)〜(i)は本発明の実施例にお
けるC M OSを得るための製造工程を示す断面図で
ある。 21・・・P型シリコン基板、22・・・熱酸化膜、2
3・・・窒化シリコン膜、24・・・CVD酸化膜、2
4−・・・残存CVD酸化膜、25・・・ホト−ジスト
パターン、26・・・リンドープ層、27・・・溝、2
8・・・N型ウェル領域、29・・・ボロンドープ層、
30・・・CVD酸化膜、31・・・P−型反転防止層
、32・・・ゲート酸化膜、33・・・ゲート電極、3
4.35・・・N+型ソース、ドレイン領域、36.3
7・・・P+ソース、トレイン領域、38・・・層間絶
縁膜、39・・・配線。 出願人代理人 弁理士 鈴江武彦

Claims (4)

    【特許請求の範囲】
  1. (1)半導体基板の主面に形成された溝の内部に埋設さ
    れた素子分離材と、該素子分離材以外1・の素子領域に
    形成された半導体素子とを有する半導体装置において、
    前記溝の内部の素子分離口を介して互いに対向する基板
    の側壁の一方が基板主面に対して垂直面であり、他方が
    基板主面に対して垂直な面と面方位(111’)の傾斜
    面とを有し、かつ基板の傾斜面に反転防止層を設けたこ
    とを特徴とする半導体装置。
  2. (2)半導体基板の主面に形成された溝の内部に埋設さ
    れた素子分離材を相補型M OS半導体装置のウェル領
    域の分離に用いる特許請求の範囲第1項記載の半導体装
    置。
  3. (3) 反転防止層をN+型型数散層P型ウェル領域又
    はP型シリコン基板との接合点近傍に設ける特許請求の
    範囲第2項記載の半導体装置。
  4. (4)半導体基板上に開口部を有する第1の?I!!I
    Wを形成する工程と、該第1の被膜をマスクとして方向
    性のケミカルエツチングにより基板をエツチングし、基
    板主面近傍に面方位(111)の傾斜面を形成する工程
    と、前記間口部内の前記第1の被膜及び基板の傾斜面の
    側壁に互いに対向するように第2の被膜を形成する工程
    と、対向して形成された前記第2の被膜の一方を選択的
    にエツチングする工程と、前記第1の被膜及び残存した
    第2の被膜をマスクとして異方性エツチングにより基板
    をエツチングし、溝を形成する工程と、前記残存した第
    2の被膜を除去する工程と、前記第1の被膜をマスクと
    して不純物をイオン注入することにより基板の傾斜面に
    反転防止層を形成する工程と、前記第1の被膜を除去し
    た後、前記溝の内部に素子分離材を埋設する工程と、該
    素子分離材以外の素子領域に半導体素子を形成する工程
    とを具備したことを特徴とする半導体装置のl!造右方
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Cited By (3)

* Cited by examiner, † Cited by third party
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