JPS60244037A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS60244037A JPS60244037A JP59099237A JP9923784A JPS60244037A JP S60244037 A JPS60244037 A JP S60244037A JP 59099237 A JP59099237 A JP 59099237A JP 9923784 A JP9923784 A JP 9923784A JP S60244037 A JPS60244037 A JP S60244037A
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- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本光明は半導体装置及びその製造方法に関し、特に相補
早Ｎ・ＩＯ３半導体装回０素子分離に使用されるもので
ある。
早Ｎ・ＩＯ３半導体装回０素子分離に使用されるもので
ある。
従来、半導体装置の素子分離法としては窒化シリコン膜
を耐酸化性マスクとして利用する選択酸化法（ｌ ０Ｃ
Ｏ３法）が最も一般的に使用されている。しかし、この
方法はバーズビーク、ホワイトリボンの発生等の欠点を
有することから将来の高集積半導体装置の素子分−１に
は不適当である。
を耐酸化性マスクとして利用する選択酸化法（ｌ ０Ｃ
Ｏ３法）が最も一般的に使用されている。しかし、この
方法はバーズビーク、ホワイトリボンの発生等の欠点を
有することから将来の高集積半導体装置の素子分−１に
は不適当である。
特に、ＣＭ ＯＳ半導体装置においては、素子分離酸化
膜の幅を大きくしなければラッチアップを防止する効果
がほとんどないため、高集積化を妨げる原因となってい
る。
膜の幅を大きくしなければラッチアップを防止する効果
がほとんどないため、高集積化を妨げる原因となってい
る。
そこで、第１図に示されるにうな埋込み型の素子分離技
術（トレンチアイソレーション）が注目されている。第
１図において、例えばＰ型シリコン基板１の主面には渦
が形成され、この溝の内部には素子分離材２が埋設され
ている。この素子分ＩＩＩ材２によりＰ型ウェル領域３
どウェル領域３以外の基板１とが分離されている。つ１
ル領域３以外の基板１上にはグー１−酸化膜４を介して
グー１〜電極５が形成され、グー１〜電極５の両側方の
基板１表面にはＰ＋型ソース、ドレイン領域６．７ ｈ
（形成されてＰチャネルＩ’、＝Ｉ ＯＳ １〜ランジ
スタが構成されている。一方、ウェル領！或３上にはゲ
ートｖす化膜４を介してグー１〜電極５が形成され、グ
ーミル電極５の両側方の基板１表面にはＮ＋＋ソース、
ドレイン領域８．９が形成されてＮチャネルＭ ＯＳト
ランジスタが構成されている。
術（トレンチアイソレーション）が注目されている。第
１図において、例えばＰ型シリコン基板１の主面には渦
が形成され、この溝の内部には素子分離材２が埋設され
ている。この素子分ＩＩＩ材２によりＰ型ウェル領域３
どウェル領域３以外の基板１とが分離されている。つ１
ル領域３以外の基板１上にはグー１−酸化膜４を介して
グー１〜電極５が形成され、グー１〜電極５の両側方の
基板１表面にはＰ＋型ソース、ドレイン領域６．７ ｈ
（形成されてＰチャネルＩ’、＝Ｉ ＯＳ １〜ランジ
スタが構成されている。一方、ウェル領！或３上にはゲ
ートｖす化膜４を介してグー１〜電極５が形成され、グ
ーミル電極５の両側方の基板１表面にはＮ＋＋ソース、
ドレイン領域８．９が形成されてＮチャネルＭ ＯＳト
ランジスタが構成されている。
上述した埋込み型素子分離技術で（ユ基板１の主面が平
坦化され、微細な配線の断線を防止できるうえに０ＭＯ
８におけるラッチアップも有効に防止できるという利点
がある。
坦化され、微細な配線の断線を防止できるうえに０ＭＯ
８におけるラッチアップも有効に防止できるという利点
がある。
しかし、従来の埋め込み型素子分離技術では溝の内部の
素子分離材を介して互いに対向するＷＩＩＮの側壁の一
方にのみ反転防止用の拡散層を形成することができない
ので、素子分離材に接してＰＮ接合を形成すると、接合
リーク電流（図中矢印で表示）が大きくなるという欠点
がある。特に、Ｎ＋型抵拡散層例えば第２図に示す如く
Ｎ＋＋ソース、ドレイン領１ｉｉ２８．９を形成した場
合には素子分離材２に）ｎった接合リーク電流が顕著と
なる。
素子分離材を介して互いに対向するＷＩＩＮの側壁の一
方にのみ反転防止用の拡散層を形成することができない
ので、素子分離材に接してＰＮ接合を形成すると、接合
リーク電流（図中矢印で表示）が大きくなるという欠点
がある。特に、Ｎ＋型抵拡散層例えば第２図に示す如く
Ｎ＋＋ソース、ドレイン領１ｉｉ２８．９を形成した場
合には素子分離材２に）ｎった接合リーク電流が顕著と
なる。
本発明は上記事情に鑑みてなされたものであり、埋込み
型素子分離技術を用いた場合の接合リーク電流を低減し
１ワる半導体装置及びそのＪ：うな半導体装置を簡便に
製造し冑る方法を提供しようとするものである。
型素子分離技術を用いた場合の接合リーク電流を低減し
１ワる半導体装置及びそのＪ：うな半導体装置を簡便に
製造し冑る方法を提供しようとするものである。
（発明の１度要〕
本願第１の発明の半導体装置は、埋込み型素子分離技術
を用いた半導体装置において、溝の内部の素子分子ｉ！
ｌｌ材を介して互いに対向する基板の側壁の一方が基板
主面に対して垂直面であり、能力が基板主面に対して垂
直な面と面方位（１１１）の傾斜面とを有し、かつ基板
の傾斜面に反転防止層を設けたことを特徴とするもので
ある。
を用いた半導体装置において、溝の内部の素子分子ｉ！
ｌｌ材を介して互いに対向する基板の側壁の一方が基板
主面に対して垂直面であり、能力が基板主面に対して垂
直な面と面方位（１１１）の傾斜面とを有し、かつ基板
の傾斜面に反転防止層を設けたことを特徴とするもので
ある。
このような半導体装置によれば、溝の内部の素子分離材
を介して豆いに対向する基板の側壁の一方の傾斜面に反
転防止層を設（）ることかでき、素５− 子分離材に沿った接合リーク電流を有効に防止すること
ができる。特に、反転防止層を接合リーク電流の顕著な
Ｎ＋型抵拡散層Ｐ型ウェル領域又はＰ型シリコン基板と
の接合貞近傍に設けた場合に接合リーク電流を低減する
効果が大きい。
を介して豆いに対向する基板の側壁の一方の傾斜面に反
転防止層を設（）ることかでき、素５− 子分離材に沿った接合リーク電流を有効に防止すること
ができる。特に、反転防止層を接合リーク電流の顕著な
Ｎ＋型抵拡散層Ｐ型ウェル領域又はＰ型シリコン基板と
の接合貞近傍に設けた場合に接合リーク電流を低減する
効果が大きい。
また、本願第２の発明の半導体装置の製造方法は、半導
体基板上に開口部を有する第１の被膜を形成する工程と
、該第１の被膜をマスクとして方向性のケミカルエツチ
ングにより基板をエツチングし、基板主面近傍に面方位
（１１１）の傾斜面を形成する工程と、前記開口部内の
前記第１の被膜及び基板の傾斜面の側壁に互いに対向す
るように第２の被膜を形成する工程と、対向して形成さ
れた前記第２の被膜の一方を選択的にエツチングする工
程と、前記第１の被膜及び残存した第２の被膜をマスク
として異方性エツチングにより基板をエツチングし、溝
を形成する工程と、前記残存した第２の被膜を除去する
工程と、前記第１の被膜をマスクとして不純物をイオン
注入することにより基板の傾斜面に反転防止層を形成す
る工程と、６一 前記第１の被膜を除去した後、前記溝の内部に素子分印
材を埋設する工程と、該素子分離材以外の素子領域に半
導１本素子を形成する工程とを具備したことを特徴とす
るものである。
体基板上に開口部を有する第１の被膜を形成する工程と
、該第１の被膜をマスクとして方向性のケミカルエツチ
ングにより基板をエツチングし、基板主面近傍に面方位
（１１１）の傾斜面を形成する工程と、前記開口部内の
前記第１の被膜及び基板の傾斜面の側壁に互いに対向す
るように第２の被膜を形成する工程と、対向して形成さ
れた前記第２の被膜の一方を選択的にエツチングする工
程と、前記第１の被膜及び残存した第２の被膜をマスク
として異方性エツチングにより基板をエツチングし、溝
を形成する工程と、前記残存した第２の被膜を除去する
工程と、前記第１の被膜をマスクとして不純物をイオン
注入することにより基板の傾斜面に反転防止層を形成す
る工程と、６一 前記第１の被膜を除去した後、前記溝の内部に素子分印
材を埋設する工程と、該素子分離材以外の素子領域に半
導１本素子を形成する工程とを具備したことを特徴とす
るものである。
このような方法によれば、本願箱１の発明の半導体装置
を簡便な工程で形成することができる。
を簡便な工程で形成することができる。
（発明の実施例〕
以下、本発明をＣＭ ＯＳデバイスに適用した実施例を
第３図（ａ）〜（ｉ）に示す駅１造方法を（■記して説
明する。
第３図（ａ）〜（ｉ）に示す駅１造方法を（■記して説
明する。
まず、Ｐ型シリコン基板２１上に熱酸化膜２２を形成し
た後、ウェル分離用の溝を形成する際のエツチングマス
ク材となる膜厚５０００人の窒化シリコン膜（第１の被
膜）２３を堆積し、更にこれらの一部を選択的にエツチ
ングしてＲＩｆ’的な溝分離幅より広い幅を有する開口
部を形成する。次に、窒化シリコン膜２３をマスクとし
てＫ Ｏ＋−１等の方向性のケミカルエツチングにより
Ｕ板２１を約０．５μ？ｎエツチングし、基板２１の主
面近傍に面方位（１１１）の傾斜面を形成する（第３図
（ａ）図示）。つづいて、全面に膜９０．５μｒｔｔ
（７）ＣｖＤＭ化ＩＩ！２４を堆積する（同図（ｂ）図
示）。
た後、ウェル分離用の溝を形成する際のエツチングマス
ク材となる膜厚５０００人の窒化シリコン膜（第１の被
膜）２３を堆積し、更にこれらの一部を選択的にエツチ
ングしてＲＩｆ’的な溝分離幅より広い幅を有する開口
部を形成する。次に、窒化シリコン膜２３をマスクとし
てＫ Ｏ＋−１等の方向性のケミカルエツチングにより
Ｕ板２１を約０．５μ？ｎエツチングし、基板２１の主
面近傍に面方位（１１１）の傾斜面を形成する（第３図
（ａ）図示）。つづいて、全面に膜９０．５μｒｔｔ
（７）ＣｖＤＭ化ＩＩ！２４を堆積する（同図（ｂ）図
示）。
つづいて、反応性イオンエツチングなどの異方性エツチ
ングにより前記ＣＶＤ酸化膜２４をエツチングし、前記
開口部内の窒化シリコン膜２３及び基板２１の傾斜面の
側壁に残存ＣＶＤＪ化膜（第２の被膜）２４′、２４−
を形成する（同図（Ｃ）図示）。
ングにより前記ＣＶＤ酸化膜２４をエツチングし、前記
開口部内の窒化シリコン膜２３及び基板２１の傾斜面の
側壁に残存ＣＶＤＪ化膜（第２の被膜）２４′、２４−
を形成する（同図（Ｃ）図示）。
次いで、Ｎチャネルの素子領域をホトレジストパターン
２５で覆った後、Ｎウェル形成用のリンをイオン注入し
、リンドープ層２６を形成する。
２５で覆った後、Ｎウェル形成用のリンをイオン注入し
、リンドープ層２６を形成する。
つづいて、ホトレジストパターン２５をマスクどして残
存ＣＶＤ酸化膜２４−．２４−のうちＰチャネルの素子
領域側にある部分を選択的にエツチング除去する（同図
（ｄ）図示）。つづいて、前記ホトレジストパターン２
５を除去した後、窒化シリコン膜２３及び残存ＣＶＤ酸
化膜２４′をマスクとして異方性エツチングにより基板
２１をエツチングし、深さ４．５岬のウェル分離用の溝
２７を形成する（同図（ｅ）図示）。つづいて、１２０
０℃で熱処理を行ない、リンドープ層２６゛を活性化さ
せ、Ｎ型ウェル領域２８を形成する（同図（ｆ）図示）
。
存ＣＶＤ酸化膜２４−．２４−のうちＰチャネルの素子
領域側にある部分を選択的にエツチング除去する（同図
（ｄ）図示）。つづいて、前記ホトレジストパターン２
５を除去した後、窒化シリコン膜２３及び残存ＣＶＤ酸
化膜２４′をマスクとして異方性エツチングにより基板
２１をエツチングし、深さ４．５岬のウェル分離用の溝
２７を形成する（同図（ｅ）図示）。つづいて、１２０
０℃で熱処理を行ない、リンドープ層２６゛を活性化さ
せ、Ｎ型ウェル領域２８を形成する（同図（ｆ）図示）
。
次いで、前記残存ｃｖｏａ化膜２４−をエツチング除去
した後、窒化シリコン膜２３をマスクとして３Ｘ１０１
３ｃｍ’のドーズ固でボロンをイオン注入し、溝２７内
の底面及び面方位（１１１）の傾斜面にボロンドープ層
２９．２９を形成する（同図（０）図示）。つづいて、
前記窒化シリコン膜２３及び熱酸化膜２２をエツチング
除去した後、全面に素子分離材であるＣＶＤ酸化膜を堆
積し、更に全面エッチバックを行なうことにより満２７
の内部にＣＶＤ１ｌｉｔ化膜３０を埋設する。つづいて
、熱処理を行ない、前記ボロンドープ層２９．２９を活
性化させ、Ｐ−型反転防止層３１を形成する（同図（ｈ
）図示）。
した後、窒化シリコン膜２３をマスクとして３Ｘ１０１
３ｃｍ’のドーズ固でボロンをイオン注入し、溝２７内
の底面及び面方位（１１１）の傾斜面にボロンドープ層
２９．２９を形成する（同図（０）図示）。つづいて、
前記窒化シリコン膜２３及び熱酸化膜２２をエツチング
除去した後、全面に素子分離材であるＣＶＤ酸化膜を堆
積し、更に全面エッチバックを行なうことにより満２７
の内部にＣＶＤ１ｌｉｔ化膜３０を埋設する。つづいて
、熱処理を行ない、前記ボロンドープ層２９．２９を活
性化させ、Ｐ−型反転防止層３１を形成する（同図（ｈ
）図示）。
次いで、ウェル領域２８以外の基板２１上及びウェル領
域２８上にゲート酸化膜３２．３２を介してグー］・電
極３３．３３を形成する。つづいて、ゲート電？！ｉ３
３をマスクとしてウェル領域２８以９− 外の基板２１に選択的にヒ素をイオン注入することによ
り深さ０．４ａｑ程度のＮ＋型ソース、ドレイン領域３
４．３５を形成する。つづいて、ゲート電ｔ！ｉ３３を
マスクとしてウェル領域２８に選択的にボロンをイオン
注入することによりＰ＋型ソース、ドレイン領域３６．
３７を形成する。つづいて、全面に層間絶縁膜３８を堆
積した後、コンタクトホールを開孔し、更に全面に配線
金属を蒸着した後、パターニングして配線３９、・・・
を形成し、Ｃ〜＝ｌ ＯＳを製造する（同図（１）図示
）。
域２８上にゲート酸化膜３２．３２を介してグー］・電
極３３．３３を形成する。つづいて、ゲート電？！ｉ３
３をマスクとしてウェル領域２８以９− 外の基板２１に選択的にヒ素をイオン注入することによ
り深さ０．４ａｑ程度のＮ＋型ソース、ドレイン領域３
４．３５を形成する。つづいて、ゲート電ｔ！ｉ３３を
マスクとしてウェル領域２８に選択的にボロンをイオン
注入することによりＰ＋型ソース、ドレイン領域３６．
３７を形成する。つづいて、全面に層間絶縁膜３８を堆
積した後、コンタクトホールを開孔し、更に全面に配線
金属を蒸着した後、パターニングして配線３９、・・・
を形成し、Ｃ〜＝ｌ ＯＳを製造する（同図（１）図示
）。
しかして第３図（１）図示の０ＭＯ８は、溝の内部のＣ
ＶＤＩＩＩＩ化膜（素子分趙材）３０を介して互いに対
向する基板２１の側壁の一方（ＮチャネルＭＯＳトラン
ジスタ側）の面方位（１１１）の傾斜面、すなわちＮ＋
型ソース、ドレイン領ｌＢ１３４．３５とＰ型シリコン
基板２１との接合点近傍にＰ−型反転防止層３１が形成
されているので、両者の間の接合リーク電流を低減する
ことができ、素子特性を向上することができる。
ＶＤＩＩＩＩ化膜（素子分趙材）３０を介して互いに対
向する基板２１の側壁の一方（ＮチャネルＭＯＳトラン
ジスタ側）の面方位（１１１）の傾斜面、すなわちＮ＋
型ソース、ドレイン領ｌＢ１３４．３５とＰ型シリコン
基板２１との接合点近傍にＰ−型反転防止層３１が形成
されているので、両者の間の接合リーク電流を低減する
ことができ、素子特性を向上することができる。
また、上記実施例で用いた方法では異方性エツ１０−
ヂングを利用することにより従来の方法に写真蝕刻工程
を追加することなく、セルファラインで溝の内部のｃｖ
ｏｉ化膜３０を介して互いに対向する基板２１の側壁の
一方の傾斜面にＰ−型反転防止層３１を形成することが
できるので、極めて簡便な工程で上述したようなリーク
電流を低減し得る素子特性の良好な０ＭＯ８を製造する
ことができる。
を追加することなく、セルファラインで溝の内部のｃｖ
ｏｉ化膜３０を介して互いに対向する基板２１の側壁の
一方の傾斜面にＰ−型反転防止層３１を形成することが
できるので、極めて簡便な工程で上述したようなリーク
電流を低減し得る素子特性の良好な０ＭＯ８を製造する
ことができる。
なお、上記実施例では溝の内部にｃｖｏｉ化膜を埋設し
たが、これに限らず例えば溝の内部表面に熱酸化膜を形
成した後、多結晶シリコンを埋設してもよい。
たが、これに限らず例えば溝の内部表面に熱酸化膜を形
成した後、多結晶シリコンを埋設してもよい。
（発明の効果）
以上詳述した如く本発明によれば、埋込み型素子分離技
術を用いた場合に接合リーク電流を有効に防止し得る半
導体装置及びそのような半導体装置を容易に製造し得る
方法を提供できるものである。
術を用いた場合に接合リーク電流を有効に防止し得る半
導体装置及びそのような半導体装置を容易に製造し得る
方法を提供できるものである。
第１図は従来の埋込み型素子分離技術を用いて製造され
た０ＭＯ８の断面図、第２図は同ＣＭ Ｏ８の欠点を示
す説明図、第３図（ａ）〜（ｉ）は本発明の実施例にお
けるＣ Ｍ ＯＳを得るための製造工程を示す断面図で
ある。 ２１・・・Ｐ型シリコン基板、２２・・・熱酸化膜、２
３・・・窒化シリコン膜、２４・・・ＣＶＤ酸化膜、２
４−・・・残存ＣＶＤ酸化膜、２５・・・ホト−ジスト
パターン、２６・・・リンドープ層、２７・・・溝、２
８・・・Ｎ型ウェル領域、２９・・・ボロンドープ層、
３０・・・ＣＶＤ酸化膜、３１・・・Ｐ−型反転防止層
、３２・・・ゲート酸化膜、３３・・・ゲート電極、３
４．３５・・・Ｎ＋型ソース、ドレイン領域、３６．３
７・・・Ｐ＋ソース、トレイン領域、３８・・・層間絶
縁膜、３９・・・配線。 出願人代理人 弁理士 鈴江武彦
た０ＭＯ８の断面図、第２図は同ＣＭ Ｏ８の欠点を示
す説明図、第３図（ａ）〜（ｉ）は本発明の実施例にお
けるＣ Ｍ ＯＳを得るための製造工程を示す断面図で
ある。 ２１・・・Ｐ型シリコン基板、２２・・・熱酸化膜、２
３・・・窒化シリコン膜、２４・・・ＣＶＤ酸化膜、２
４−・・・残存ＣＶＤ酸化膜、２５・・・ホト−ジスト
パターン、２６・・・リンドープ層、２７・・・溝、２
８・・・Ｎ型ウェル領域、２９・・・ボロンドープ層、
３０・・・ＣＶＤ酸化膜、３１・・・Ｐ−型反転防止層
、３２・・・ゲート酸化膜、３３・・・ゲート電極、３
４．３５・・・Ｎ＋型ソース、ドレイン領域、３６．３
７・・・Ｐ＋ソース、トレイン領域、３８・・・層間絶
縁膜、３９・・・配線。 出願人代理人 弁理士 鈴江武彦
Claims (4)
- （１）半導体基板の主面に形成された溝の内部に埋設さ
れた素子分離材と、該素子分離材以外１・の素子領域に
形成された半導体素子とを有する半導体装置において、
前記溝の内部の素子分離口を介して互いに対向する基板
の側壁の一方が基板主面に対して垂直面であり、他方が
基板主面に対して垂直な面と面方位（１１１’）の傾斜
面とを有し、かつ基板の傾斜面に反転防止層を設けたこ
とを特徴とする半導体装置。 - （２）半導体基板の主面に形成された溝の内部に埋設さ
れた素子分離材を相補型Ｍ ＯＳ半導体装置のウェル領
域の分離に用いる特許請求の範囲第１項記載の半導体装
置。 - （３） 反転防止層をＮ＋型型数散層Ｐ型ウェル領域又
はＰ型シリコン基板との接合点近傍に設ける特許請求の
範囲第２項記載の半導体装置。 - （４）半導体基板上に開口部を有する第１の？Ｉ！！Ｉ
Ｗを形成する工程と、該第１の被膜をマスクとして方向
性のケミカルエツチングにより基板をエツチングし、基
板主面近傍に面方位（１１１）の傾斜面を形成する工程
と、前記間口部内の前記第１の被膜及び基板の傾斜面の
側壁に互いに対向するように第２の被膜を形成する工程
と、対向して形成された前記第２の被膜の一方を選択的
にエツチングする工程と、前記第１の被膜及び残存した
第２の被膜をマスクとして異方性エツチングにより基板
をエツチングし、溝を形成する工程と、前記残存した第
２の被膜を除去する工程と、前記第１の被膜をマスクと
して不純物をイオン注入することにより基板の傾斜面に
反転防止層を形成する工程と、前記第１の被膜を除去し
た後、前記溝の内部に素子分離材を埋設する工程と、該
素子分離材以外の素子領域に半導体素子を形成する工程
とを具備したことを特徴とする半導体装置のｌ！造右方
法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099237A JPS60244037A (ja) | 1984-05-17 | 1984-05-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099237A JPS60244037A (ja) | 1984-05-17 | 1984-05-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244037A true JPS60244037A (ja) | 1985-12-03 |
Family
ID=14242075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59099237A Pending JPS60244037A (ja) | 1984-05-17 | 1984-05-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244037A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2610141A1 (fr) * | 1987-01-26 | 1988-07-29 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de zones d'isolation electrique dans ce circuit |
| FR2610140A1 (fr) * | 1987-01-26 | 1988-07-29 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique |
| FR2805394A1 (fr) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | Dispositif a semiconducteur et procede de fabrication |
-
1984
- 1984-05-17 JP JP59099237A patent/JPS60244037A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2610141A1 (fr) * | 1987-01-26 | 1988-07-29 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de zones d'isolation electrique dans ce circuit |
| FR2610140A1 (fr) * | 1987-01-26 | 1988-07-29 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique |
| US4882291A (en) * | 1987-01-26 | 1989-11-21 | Commissiriat A L'energie Atomique | Process for the production of electrical isolation zones in a CMOS integrated circuit |
| US4889828A (en) * | 1987-01-26 | 1989-12-26 | Commissiriat A L'energie Atomique | Process for the production of electrical isolation zones in a CMOS integrated circuit |
| FR2805394A1 (fr) * | 2000-02-17 | 2001-08-24 | Mitsubishi Electric Corp | Dispositif a semiconducteur et procede de fabrication |
| US6627512B2 (en) | 2000-02-17 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device |
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