JPS60244043A - 相補型半導体装置の製造方法 - Google Patents
相補型半導体装置の製造方法Info
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- JPS60244043A JPS60244043A JP59099236A JP9923684A JPS60244043A JP S60244043 A JPS60244043 A JP S60244043A JP 59099236 A JP59099236 A JP 59099236A JP 9923684 A JP9923684 A JP 9923684A JP S60244043 A JPS60244043 A JP S60244043A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置の製造方法に関し、特に相補
型半導体装置の素子分離に使用されるものである。
型半導体装置の素子分離に使用されるものである。
従来、半導体装置の素子分離法としては窒化シリコン膜
を耐酸化性マスクとして利用Ｊ−る選択酸化法（ＬＯＣ
Ｏ８法）が最も一般的に使用されている。しかし、この
方法はバーズビーク、ホワイトリボンの発生等の欠点を
有することから将来の高集積半導体装置の素子分離には
不適当である。
を耐酸化性マスクとして利用Ｊ−る選択酸化法（ＬＯＣ
Ｏ８法）が最も一般的に使用されている。しかし、この
方法はバーズビーク、ホワイトリボンの発生等の欠点を
有することから将来の高集積半導体装置の素子分離には
不適当である。
特に、ＣＭＯ８半導体装置においては、素子分備酸化膜
の幅を大きくしなければラツヂアツプを防止する効果が
ほとんどないため、高集積化を妨げる原因となっている
。
の幅を大きくしなければラツヂアツプを防止する効果が
ほとんどないため、高集積化を妨げる原因となっている
。
そこで、第１図に示されるような埋込み型の素子分離技
術（１−レンチアイソレーション）が注目されている。
術（１−レンチアイソレーション）が注目されている。
第１図において、例えばＰ型シリコン基板１の主面には
溝が形成され、この溝の内部には素子分離材２が埋設さ
れている。この素子分離材２によりＰ型ウェル領域３と
ウェル領域３以外の基板１とが分離されている。ウェル
領域３以外の基板１上にはゲート酸化膜４を介してゲー
ト電極５が形成され、ゲート電極５の両側方の基板１表
面にはＰ＋型ソース、ドレイン領域６．７が形成されて
ＰチャネルＭＯＳトランジスタが構成されている。一方
、つ■ル領１＊ ３上にはグー１へ酸化膜４を介してグ
ー１〜電極５が形成され、グー１〜電極５の両側方の基
板１表面にはＮ＋＋ソース、ドレイン領ｔｉｉｌｉ８．
９が形成されてＮチＶネルＭ ＯＳトランジスタが構成
されている。
溝が形成され、この溝の内部には素子分離材２が埋設さ
れている。この素子分離材２によりＰ型ウェル領域３と
ウェル領域３以外の基板１とが分離されている。ウェル
領域３以外の基板１上にはゲート酸化膜４を介してゲー
ト電極５が形成され、ゲート電極５の両側方の基板１表
面にはＰ＋型ソース、ドレイン領域６．７が形成されて
ＰチャネルＭＯＳトランジスタが構成されている。一方
、つ■ル領１＊ ３上にはグー１へ酸化膜４を介してグ
ー１〜電極５が形成され、グー１〜電極５の両側方の基
板１表面にはＮ＋＋ソース、ドレイン領ｔｉｉｌｉ８．
９が形成されてＮチＶネルＭ ＯＳトランジスタが構成
されている。
上述した埋込み型素子分離技術では阜根１の主面が平坦
化され、微細な配線の断線を防止できるうえにＣＩｖｌ
ＯＳにおけるラッヂアップも有効に防止できるという
利点がある。
化され、微細な配線の断線を防止できるうえにＣＩｖｌ
ＯＳにおけるラッヂアップも有効に防止できるという
利点がある。
しかし、従来の埋め込み型素子分離技術では溝の内部の
素子分離材を介して互いに対向する基板の側壁の一方に
のみ反転防止用の拡散層を形成することができないので
、素子分離材に接ｌノてＰＮ接合を形成すると、接合リ
ーク電流が大きくなるという欠点がある。特に、Ｎ＋型
抵拡散層例えば第２図に示す如くＮ＋＋ソース、ドレイ
ン領域８．９を形成した場合には素子分離材２に治った
接合リーク電流が顕著となる。
素子分離材を介して互いに対向する基板の側壁の一方に
のみ反転防止用の拡散層を形成することができないので
、素子分離材に接ｌノてＰＮ接合を形成すると、接合リ
ーク電流が大きくなるという欠点がある。特に、Ｎ＋型
抵拡散層例えば第２図に示す如くＮ＋＋ソース、ドレイ
ン領域８．９を形成した場合には素子分離材２に治った
接合リーク電流が顕著となる。
本発明は上記事情に鑑みてなされたものであり、埋込み
型素子分離技術を用いた場合の接合リーク電流を低減し
得る相補型半導体装置を簡便に製造し得る方法を提供し
ようとするものである。
型素子分離技術を用いた場合の接合リーク電流を低減し
得る相補型半導体装置を簡便に製造し得る方法を提供し
ようとするものである。
本発明の相補型半導体装置の製造方法は、第１導電型の
半導体基板のウェル領域予定部上以外に第１の被膜（例
えばＣＶＤ酸化膜）を形成する工程と、該第１の被膜を
マスクとして第２導電型の不純物をイオン注入する工程
と、全面に第２の被膜（例えば窒化シリコン膜）を形成
する工程と、ウェル領域予定部上の第２の被膜上に高分
子膜（例えばホトレジスト）を形成する工程と、該高分
子膜をマスクとして前記第２の被膜の一部をエツチング
する工程と、熱処理により前記高分子膜の端部の形状を
変形させる工程と、異方性エツチングにより基板をエツ
チングし、基板の側壁の一方が基板主面に対して垂直面
、他方が基板主面にて第２導電型のウェル領域を形成す
る工程と、第５− １の被膜及び第２の被膜をマスクとして不純物をイオン
注入することにより反転防止層を形成する工程と、第１
及び第２の被膜を除去した後、前記溝の内部に素子分離
材を埋設する工程と、該素子分離材以外の素子領域にＭ
ＯＳ ｌ−ランジスタを形成する工程とを具備したこ
とを特徴とするものである。
半導体基板のウェル領域予定部上以外に第１の被膜（例
えばＣＶＤ酸化膜）を形成する工程と、該第１の被膜を
マスクとして第２導電型の不純物をイオン注入する工程
と、全面に第２の被膜（例えば窒化シリコン膜）を形成
する工程と、ウェル領域予定部上の第２の被膜上に高分
子膜（例えばホトレジスト）を形成する工程と、該高分
子膜をマスクとして前記第２の被膜の一部をエツチング
する工程と、熱処理により前記高分子膜の端部の形状を
変形させる工程と、異方性エツチングにより基板をエツ
チングし、基板の側壁の一方が基板主面に対して垂直面
、他方が基板主面にて第２導電型のウェル領域を形成す
る工程と、第５− １の被膜及び第２の被膜をマスクとして不純物をイオン
注入することにより反転防止層を形成する工程と、第１
及び第２の被膜を除去した後、前記溝の内部に素子分離
材を埋設する工程と、該素子分離材以外の素子領域にＭ
ＯＳ ｌ−ランジスタを形成する工程とを具備したこ
とを特徴とするものである。
このような方法によれば、従来の方法に写真蝕刻工程を
追加することなくウェル領域、素子分離用の溝及び反転
防止層をセルファラインで形成することができるので、
極めて簡便な工程で接合リーク電流を防止し得る相補型
半導体装置を製造することができる。
追加することなくウェル領域、素子分離用の溝及び反転
防止層をセルファラインで形成することができるので、
極めて簡便な工程で接合リーク電流を防止し得る相補型
半導体装置を製造することができる。
以下、本発明の実施例を第３図（ａ）〜（ｈ）を参照し
て説明する。
て説明する。
まず、Ｎ型シリコン基板２１表面に膜厚５００人の熱酸
化膜２２を形成する。次に、全面に膜厚１ｕＩｎのＣＶ
Ｄ′Ｍ化膜（第１の被膜）２３を堆積した後、ウェル領
域予定部上の部分を選択的にエツ−６＝ チングする。つづいて、ＣＶＤ１化膜＃捜コウ２３をマ
スクとしてＰウェル形成のためのボロンを加速エネルギ
ー１００ｋｅｖ、ドーズ間 ３×１Ｑ１２．、’ｌの条
件でイオン注入してボロンドープ層２４を形成する。つ
づいて、全面に膜厚０゜６μｍの窒化シリコン膜（第２
の被膜）２５をｊｗ積し、更にスピンロー１〜により全
面にホｌ用ノジスト（高分子膜）２６を塗布する （第
３図（ａ）図示）。つづいて、プラズマエツチングにょ
リボ１へレジスト２６を全面エッチバックすることにに
リウェル領域予定部上の窒化シリコン膜２４上にホトレ
ジスト２６を残存させる（同図（ｂ）図示）。
化膜２２を形成する。次に、全面に膜厚１ｕＩｎのＣＶ
Ｄ′Ｍ化膜（第１の被膜）２３を堆積した後、ウェル領
域予定部上の部分を選択的にエツ−６＝ チングする。つづいて、ＣＶＤ１化膜＃捜コウ２３をマ
スクとしてＰウェル形成のためのボロンを加速エネルギ
ー１００ｋｅｖ、ドーズ間 ３×１Ｑ１２．、’ｌの条
件でイオン注入してボロンドープ層２４を形成する。つ
づいて、全面に膜厚０゜６μｍの窒化シリコン膜（第２
の被膜）２５をｊｗ積し、更にスピンロー１〜により全
面にホｌ用ノジスト（高分子膜）２６を塗布する （第
３図（ａ）図示）。つづいて、プラズマエツチングにょ
リボ１へレジスト２６を全面エッチバックすることにに
リウェル領域予定部上の窒化シリコン膜２４上にホトレ
ジスト２６を残存させる（同図（ｂ）図示）。
次いで、ＣＶＤ酸化Ｉ！＊２３及びホトレジスト−２６
をマスクとしてプラズマエツチングにより窒化シリコン
膜２５をエツチングする。この際、プラズマエツチング
は等方性エツチングであるため、ホ１へレジスト２６下
の窒化シリコン膜２５もサイドエツチング（アンダーカ
ット）され、基板２１上の熱酸化膜２２の一部が露出す
る（同図（Ｃ）図示）。つづいて、１５０〜１６０”Ｃ
Ｆ熱処理（ベーキング）を行ない、窒化シリコン膜２５
の端部から延出しているホトレジスト 基板２１主面に沿って先端へ向かうに従い膜厚が減少す
るように変形させる（同図（（１）図示）。
をマスクとしてプラズマエツチングにより窒化シリコン
膜２５をエツチングする。この際、プラズマエツチング
は等方性エツチングであるため、ホ１へレジスト２６下
の窒化シリコン膜２５もサイドエツチング（アンダーカ
ット）され、基板２１上の熱酸化膜２２の一部が露出す
る（同図（Ｃ）図示）。つづいて、１５０〜１６０”Ｃ
Ｆ熱処理（ベーキング）を行ない、窒化シリコン膜２５
の端部から延出しているホトレジスト 基板２１主面に沿って先端へ向かうに従い膜厚が減少す
るように変形させる（同図（（１）図示）。
次いで、異方性エツチングにより露出した熱酸化膜２２
及び基板２１をエツチングし・、深さ４。
及び基板２１をエツチングし・、深さ４。
５ ｐｍの溝２７を形成する。この際、基板２１のエツ
チングの進行とともにホトレジスト チング選択比の関係から徐々にエツチングされるので、
ウェル領域以外の素子領域側では基板２１の側壁の一方
（ウェル領域以外の素子領域側）は基板２１主面に対し
て垂直面どなり、他方（つＴル領域側）はホトレジスト
２６の端部の膜厚に応じて徐々にエツチングされ始め、
基板２１に対して鈍角をなす傾斜面となる。また、ホト
レジスｉ・２６が完全にエツチングされても窒化シリコ
ン膜２５がエツチングのマスクとなるので、ウェル領域
予定部の基板２１はエツチングされない。つづいて、１
２００’Ｃで熱処理を行ない、ボロントープ層２４のボ
ロンを拡散させてＰ型ウェル領域２８を形成する（同図
（ｅ）図示）。つづいて、ＣＶＤΩ良化ＩＩＩ ２ ３
と窒化シリコン膜２５をマスクとしてボロン（Ｉ Ｉ
Ｂ＋）を３ Ｘ １ ０” ｏｎＪ２のドーズ間でイオ
ン注入して溝２７内の１４１１１７２１の底面及び傾斜
面にボロンドープ層２９を形成する（同図（ｆ）図示）
。つづいて、富化シリコン膜２５、ＣＶＤ酸化膜２３及
び熱酸化膜２２を除去した後、全面に素子分離材となる
ＣＶＤ酸化膜をｊ「積し、更に全面エッチバックするこ
とにより溝２７内にＣＶＤＩａ化膜３０を埋設する。つ
づいて、熱処理にＪ：リボロンドープ層２９を活性化さ
せ、Ｐ−型反転防止層３１を形成する（同図（ＣＩ）図
示）。
チングの進行とともにホトレジスト チング選択比の関係から徐々にエツチングされるので、
ウェル領域以外の素子領域側では基板２１の側壁の一方
（ウェル領域以外の素子領域側）は基板２１主面に対し
て垂直面どなり、他方（つＴル領域側）はホトレジスト
２６の端部の膜厚に応じて徐々にエツチングされ始め、
基板２１に対して鈍角をなす傾斜面となる。また、ホト
レジスｉ・２６が完全にエツチングされても窒化シリコ
ン膜２５がエツチングのマスクとなるので、ウェル領域
予定部の基板２１はエツチングされない。つづいて、１
２００’Ｃで熱処理を行ない、ボロントープ層２４のボ
ロンを拡散させてＰ型ウェル領域２８を形成する（同図
（ｅ）図示）。つづいて、ＣＶＤΩ良化ＩＩＩ ２ ３
と窒化シリコン膜２５をマスクとしてボロン（Ｉ Ｉ
Ｂ＋）を３ Ｘ １ ０” ｏｎＪ２のドーズ間でイオ
ン注入して溝２７内の１４１１１７２１の底面及び傾斜
面にボロンドープ層２９を形成する（同図（ｆ）図示）
。つづいて、富化シリコン膜２５、ＣＶＤ酸化膜２３及
び熱酸化膜２２を除去した後、全面に素子分離材となる
ＣＶＤ酸化膜をｊ「積し、更に全面エッチバックするこ
とにより溝２７内にＣＶＤＩａ化膜３０を埋設する。つ
づいて、熱処理にＪ：リボロンドープ層２９を活性化さ
せ、Ｐ−型反転防止層３１を形成する（同図（ＣＩ）図
示）。
次いで、ウェル領域２８以外の基板２１上及びウェル領
域２８上にゲート酸化膜３２、３２を介してグー１へ電
極３３、３３を形成する。つづいて、グー１〜電極３３
をマスクとしてウェル領域２８に選択的にヒ素をイオン
注入することによりＮ＋型ソース、ドレイン領域３４．
３５を形成する。つづいて、グー１〜電極３３をマスク
としてウェル領９− １或２８以外の基＃ｉ２１に選択的にボロンをイオン注
入することによりＰ＋型ソース、ドレインＦｉｊｔ Ｉ
ｌｔ３６、３７を形成する。つづいて、全面に層間絶縁
膜３８を堆積した後、コンタク１〜ホールを開孔し、更
に全面に配線金属を蒸着した後、パターニングして配線
３９、・・・を形成し、ＣＭＯＳを製造する（同図（ｈ
）図示）。
域２８上にゲート酸化膜３２、３２を介してグー１へ電
極３３、３３を形成する。つづいて、グー１〜電極３３
をマスクとしてウェル領域２８に選択的にヒ素をイオン
注入することによりＮ＋型ソース、ドレイン領域３４．
３５を形成する。つづいて、グー１〜電極３３をマスク
としてウェル領９− １或２８以外の基＃ｉ２１に選択的にボロンをイオン注
入することによりＰ＋型ソース、ドレインＦｉｊｔ Ｉ
ｌｔ３６、３７を形成する。つづいて、全面に層間絶縁
膜３８を堆積した後、コンタク１〜ホールを開孔し、更
に全面に配線金属を蒸着した後、パターニングして配線
３９、・・・を形成し、ＣＭＯＳを製造する（同図（ｈ
）図示）。
第３図（ｈ）図示のＣＭＯＳは、溝の内部に埋設された
素子分離材であるＣＶＤ酸化膜３０を介して互いに対向
する基板２１の側壁の一方（ＮチャネルＭｏＳトランジ
スタ側）の傾斜面、すなわちＮ＋型ソース、ドレイン領
域３４．３５とＰ型ウェル領域２８との接合点が形成さ
れる面にＰ−型反転防止層３１が形成されているので、
両者の間の接合リーク電流を低減することができ、素子
特性を向上することができる。
素子分離材であるＣＶＤ酸化膜３０を介して互いに対向
する基板２１の側壁の一方（ＮチャネルＭｏＳトランジ
スタ側）の傾斜面、すなわちＮ＋型ソース、ドレイン領
域３４．３５とＰ型ウェル領域２８との接合点が形成さ
れる面にＰ−型反転防止層３１が形成されているので、
両者の間の接合リーク電流を低減することができ、素子
特性を向上することができる。
しかして上記方法によれば、第３図（ａ）の工程で第１
の被膜であるＣＶＤＩ化膜２３を形成した後は、同工程
におけるウェル形成のためのイオン注入、同図（Ｃ）の
工程における素子分離幅に＝１０− 対応する開口部の形成、同図（ｅ）の工程における溝２
７の形成、同図（ｆ）の工程における反転防止用のイオ
ン注入等選択的に行なうべき工程を全てセルファライン
で行なうことができるため、従来の方法に写真蝕刻法を
追加することなく上述したような接合リーク電流を低減
した素子特性の良好なＣＭ ＯＳを製造することかでき
る。
の被膜であるＣＶＤＩ化膜２３を形成した後は、同工程
におけるウェル形成のためのイオン注入、同図（Ｃ）の
工程における素子分離幅に＝１０− 対応する開口部の形成、同図（ｅ）の工程における溝２
７の形成、同図（ｆ）の工程における反転防止用のイオ
ン注入等選択的に行なうべき工程を全てセルファライン
で行なうことができるため、従来の方法に写真蝕刻法を
追加することなく上述したような接合リーク電流を低減
した素子特性の良好なＣＭ ＯＳを製造することかでき
る。
なお、上記実施例では溝の内部にＣＶＤ酸化膜を埋設し
たが、これに限らず例えば溝の内部表面に熱酸化膜を形
成１ノだ後、多結晶シリコンを埋設してもよい。
たが、これに限らず例えば溝の内部表面に熱酸化膜を形
成１ノだ後、多結晶シリコンを埋設してもよい。
（発明の効果）
以上詳述した如く本発明によれば、埋込み型素子分離技
術を用いた場合に接合リーク電流を有効に防止し１ｑる
相補型半導体装置を容易に製造し得る方法を提供できる
ものである。
術を用いた場合に接合リーク電流を有効に防止し１ｑる
相補型半導体装置を容易に製造し得る方法を提供できる
ものである。
第１図は従来の埋込み型素子分離技術を用いて製造され
た０ＭＯ３の断面図、第２図は同ｃ ｈｉ 。 Ｓの欠点を示す説明図、第３図（ａ）〜（ｈ）は本発明
の実施例におけるＣ ｔｖｌ ０ Ｓの製造方法を示す
断面図である。 ２１・・・Ｎ型シリコン基板、２２・・・熱酸化膜、２
３・・・ＣＶＤ酸化膜、２４・・・ボロントープ層、２
５・・・窒化シリコン膜、２６・・・ホトレジスｈ、２
７・・・溝、２８・・・Ｐ型ウェル領域、２９・・・ボ
ロントープ層、３０・・・ＣＶＤ酸化膜、３１・・・Ｐ
−型反転防止層、３２・・・ゲート酸化膜、３３・・・
ゲート電極、３４．３５・・・Ｎ＋型ソース、ドレイン
領域、３６．３７・・・Ｐ＋ソース、トレイン領域、３
８・・・層間絶縁膜、３９・・・配線。 出願人代理人 弁理士 鈴江武彦
た０ＭＯ３の断面図、第２図は同ｃ ｈｉ 。 Ｓの欠点を示す説明図、第３図（ａ）〜（ｈ）は本発明
の実施例におけるＣ ｔｖｌ ０ Ｓの製造方法を示す
断面図である。 ２１・・・Ｎ型シリコン基板、２２・・・熱酸化膜、２
３・・・ＣＶＤ酸化膜、２４・・・ボロントープ層、２
５・・・窒化シリコン膜、２６・・・ホトレジスｈ、２
７・・・溝、２８・・・Ｐ型ウェル領域、２９・・・ボ
ロントープ層、３０・・・ＣＶＤ酸化膜、３１・・・Ｐ
−型反転防止層、３２・・・ゲート酸化膜、３３・・・
ゲート電極、３４．３５・・・Ｎ＋型ソース、ドレイン
領域、３６．３７・・・Ｐ＋ソース、トレイン領域、３
８・・・層間絶縁膜、３９・・・配線。 出願人代理人 弁理士 鈴江武彦
Claims (2)
- （１）第１導電型の半導体基板のウェル領域予定部上以
外に第１の被膜を形成する■稈と、該第１の被膜をマス
クとして第２導電型の不純物をイオン注入する工程と、
全面に第２の被膜を形成する工程と、ウェル領域予定部
上の第２の被膜上に高分子膜を形成する工程と、該高分
子膜をマスクとして前記第２の被膜の一部をエツチング
する工程と、熱処理により前記高分子膜の端部の形状を
変形させる工程と、異方性エツチングにより基板をエツ
チングし、基板の側壁の一方が基板主面に対して垂直面
、他方が基板主面に対して鈍角をなすエル領域を形成す
る工程と、第１の被膜及び第２の被膜をマスクとして不
純物をイオン注入することにより反転防止層を形成する
工程と、第１及び第２の？（！２膜を除去した後、前記
潜の内部に素子分離材を埋設する工程と、該素子分日月
以外の素子領域にＭ ＯＳ ｌ−ランジスタを形成する
工程とを貝陥したことを特徴とする相？１ｉ型半導体装
置の製造方法。 - （２） 全面にスピンコー１〜ににり形成した高分子膜
を全面エッチバックすることによりウェル領域予定部−
Ｌの第２の被膜上に高分子膜を形成する特許請求の範囲
第１項記載の相補型半導体装置の製造方法。 （３１１２０°Ｃ以上の熱処理により高分子膜の端部の
形状を変形させる特許請求の範囲第１項紀（ｋの相補型
半導体装ｌの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099236A JPS60244043A (ja) | 1984-05-17 | 1984-05-17 | 相補型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59099236A JPS60244043A (ja) | 1984-05-17 | 1984-05-17 | 相補型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244043A true JPS60244043A (ja) | 1985-12-03 |
Family
ID=14242045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59099236A Pending JPS60244043A (ja) | 1984-05-17 | 1984-05-17 | 相補型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244043A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0226517A2 (en) * | 1985-12-18 | 1987-06-24 | Fairchild Semiconductor Corporation | Method for isolating regions of different impurity concentrations in a semiconductor substrate |
| FR2610141A1 (fr) * | 1987-01-26 | 1988-07-29 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de zones d'isolation electrique dans ce circuit |
| FR2610140A1 (fr) * | 1987-01-26 | 1988-07-29 | Commissariat Energie Atomique | Circuit integre cmos et procede de fabrication de ses zones d'isolation electrique |
| EP0445471A2 (en) * | 1990-03-06 | 1991-09-11 | Digital Equipment Corporation | Method of forming isolation trenches in a semiconductor substrate |
| US5612242A (en) * | 1996-03-11 | 1997-03-18 | United Microelectronics Corp. | Trench isolation method for CMOS transistor |
| WO2005064684A1 (ja) * | 2003-12-26 | 2005-07-14 | Rohm Co., Ltd. | 半導体装置の製造方法および半導体装置 |
-
1984
- 1984-05-17 JP JP59099236A patent/JPS60244043A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0226517A2 (en) * | 1985-12-18 | 1987-06-24 | Fairchild Semiconductor Corporation | Method for isolating regions of different impurity concentrations in a semiconductor substrate |
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| US4882291A (en) * | 1987-01-26 | 1989-11-21 | Commissiriat A L'energie Atomique | Process for the production of electrical isolation zones in a CMOS integrated circuit |
| EP0445471A2 (en) * | 1990-03-06 | 1991-09-11 | Digital Equipment Corporation | Method of forming isolation trenches in a semiconductor substrate |
| EP0445471A3 (en) * | 1990-03-06 | 1994-10-26 | Digital Equipment Corp | Method of forming isolation trenches in a semiconductor substrate |
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| US7642139B2 (en) | 2003-12-26 | 2010-01-05 | Rohm Co., Ltd. | Semiconductor device production method and semiconductor device |
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