JPH0363220B2 - - Google Patents
Info
- Publication number
- JPH0363220B2 JPH0363220B2 JP56146547A JP14654781A JPH0363220B2 JP H0363220 B2 JPH0363220 B2 JP H0363220B2 JP 56146547 A JP56146547 A JP 56146547A JP 14654781 A JP14654781 A JP 14654781A JP H0363220 B2 JPH0363220 B2 JP H0363220B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- film
- substrate
- insulating material
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 149
- 239000004065 semiconductor Substances 0.000 claims description 71
- 230000003647 oxidation Effects 0.000 claims description 65
- 238000007254 oxidation reaction Methods 0.000 claims description 65
- 239000011810 insulating material Substances 0.000 claims description 47
- 238000000034 method Methods 0.000 claims description 42
- 238000005530 etching Methods 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 32
- 238000000151 deposition Methods 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 28
- 238000002844 melting Methods 0.000 claims description 13
- 230000008018 melting Effects 0.000 claims description 11
- 230000008021 deposition Effects 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 61
- 229910052710 silicon Inorganic materials 0.000 description 41
- 239000010703 silicon Substances 0.000 description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 39
- 239000010410 layer Substances 0.000 description 38
- 230000015572 biosynthetic process Effects 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 15
- 239000000463 material Substances 0.000 description 14
- 238000000206 photolithography Methods 0.000 description 14
- 229910052785 arsenic Inorganic materials 0.000 description 13
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 13
- 238000001020 plasma etching Methods 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 230000010354 integration Effects 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 8
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000994 depressogenic effect Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に係り、特に
MOSLSI（Metal Oxide Semiconductor Large
Scale Integrated Circuit）の素子間分離技術の
改良及びそれに伴なう拡散配線層の改良に関する
ものである。
MOSLSI（Metal Oxide Semiconductor Large
Scale Integrated Circuit）の素子間分離技術の
改良及びそれに伴なう拡散配線層の改良に関する
ものである。
従来、半導体装置、特にMOSLSIの製造工程
での素子間分離方法としては、選択酸化法が一般
的に用いられている。この方法をｎ−チヤンネル
MOSLSIを例にして以下に説明する。
での素子間分離方法としては、選択酸化法が一般
的に用いられている。この方法をｎ−チヤンネル
MOSLSIを例にして以下に説明する。
まず、第１図ａに示す如く（100）の結晶面を
もつｐ型Si基板１上にSiO2膜２を熱酸化により
成長させ、更にこのSiO2膜２上にSi3N4膜３を堆
積する。つづいて、写真蝕刻法により素子形成部
にレジスト膜４を形成し、これをマスクとして素
子形成部以外のSi3N4膜をエツチング除去して
Si3N4パターン３′を形成する。その後、例えば
ボロンのイオン注入を行なつてフイールド部にチ
ヤンネルストツパ領域としてのp+領域５を形成
する（第１図ｂ図示）。レジスト膜４を除去後、
Si3N4パターン３′をマスクとしてウエツト酸化
を施し選択的に厚いフイールド酸化膜６を成長さ
せる（第１図ｃ図示）。ひきつづき、Si3N4パタ
ーン３′およびSiO2膜２をエツチング除去してフ
イールド酸化膜６で分離された素子形成領域７を
形成する（第１図ｄ図示）。次いで、第１図ｅに
示す如く素子形成領域７にゲート酸化膜８を介し
て多結晶シリコンからなるゲート電極９を形成し
た後、例えば砒素を拡散してソース、ドレインと
してのn+領域１０，１１を形成する。最後に層
間絶縁膜としてのCVD−SiO2膜１２を堆積し、
n+領域１０，１１及びゲート電極９に対応する
CVD−SiO2膜１２部分にコンタクトホール１３
…を開孔した後、Al配線１４…を形成してｎチ
ヤンネルMOSLSIを製造する（第１図ｆ図示）。
もつｐ型Si基板１上にSiO2膜２を熱酸化により
成長させ、更にこのSiO2膜２上にSi3N4膜３を堆
積する。つづいて、写真蝕刻法により素子形成部
にレジスト膜４を形成し、これをマスクとして素
子形成部以外のSi3N4膜をエツチング除去して
Si3N4パターン３′を形成する。その後、例えば
ボロンのイオン注入を行なつてフイールド部にチ
ヤンネルストツパ領域としてのp+領域５を形成
する（第１図ｂ図示）。レジスト膜４を除去後、
Si3N4パターン３′をマスクとしてウエツト酸化
を施し選択的に厚いフイールド酸化膜６を成長さ
せる（第１図ｃ図示）。ひきつづき、Si3N4パタ
ーン３′およびSiO2膜２をエツチング除去してフ
イールド酸化膜６で分離された素子形成領域７を
形成する（第１図ｄ図示）。次いで、第１図ｅに
示す如く素子形成領域７にゲート酸化膜８を介し
て多結晶シリコンからなるゲート電極９を形成し
た後、例えば砒素を拡散してソース、ドレインと
してのn+領域１０，１１を形成する。最後に層
間絶縁膜としてのCVD−SiO2膜１２を堆積し、
n+領域１０，１１及びゲート電極９に対応する
CVD−SiO2膜１２部分にコンタクトホール１３
…を開孔した後、Al配線１４…を形成してｎチ
ヤンネルMOSLSIを製造する（第１図ｆ図示）。
しかしながら、上述した従来の選択酸化法を用
いてMOSLSIを製造する方法にあつては次に示
すような種々の欠点があつた。
いてMOSLSIを製造する方法にあつては次に示
すような種々の欠点があつた。
第２図は前記第１図ｃに示すSi3N4パターン
３′をマスクしてフイールド酸化膜６を形成した
時の断面構造を詳しく描いたものである。一般に
選択酸化法ではフイールド酸化膜６がSi3O4パタ
ーン３′の下の領域に喰い込んで成長することが
知られている（同第２図のＦ領域）。これはフイ
ールド酸化中に酸化剤がSi3N4パターン３′下の
薄いSiO2膜２を通して拡散していくために酸化
膜が形成される部分Ｄ、いわゆるバードビークと
フイールド酸化膜６の厚い部分が横方向にも回り
込んだ部分Ｅとからなる。Ｆの長さはたとえば
Si3N4パターン３′の厚さが1000Å、その下の
SiO2膜２が1000Åの条件で1μｍの膜厚のフイー
ルド酸化膜６を成長させた場合、役1μｍに達す
る。このため、フイールド領域の巾ＣではSi3N4
パターン３′間の距離Ａを2μｍとすると、Ｆが1μ
ｍであるから4μｍ以下に小さくできずLSIの集積
化にとつて大きな妨げとなる。このようなことか
ら、最近、Si3N4パターン３′を厚くし、この下
のSiO2膜２を薄くしてバードビーク（図中のＤ
部分）を抑制する方法やフイールド酸化膜６の成
長膜厚を薄くしフイールド酸化膜の喰い込みＦを
抑制する方法が試みられている。しかし、前者で
はフイールド端部におけるストレスが大きくな
り、欠陥が生じ易くなり、後者ではフイールド反
転電圧低下などの問題があり、選択酸化法による
高集積化には限界がある。
３′をマスクしてフイールド酸化膜６を形成した
時の断面構造を詳しく描いたものである。一般に
選択酸化法ではフイールド酸化膜６がSi3O4パタ
ーン３′の下の領域に喰い込んで成長することが
知られている（同第２図のＦ領域）。これはフイ
ールド酸化中に酸化剤がSi3N4パターン３′下の
薄いSiO2膜２を通して拡散していくために酸化
膜が形成される部分Ｄ、いわゆるバードビークと
フイールド酸化膜６の厚い部分が横方向にも回り
込んだ部分Ｅとからなる。Ｆの長さはたとえば
Si3N4パターン３′の厚さが1000Å、その下の
SiO2膜２が1000Åの条件で1μｍの膜厚のフイー
ルド酸化膜６を成長させた場合、役1μｍに達す
る。このため、フイールド領域の巾ＣではSi3N4
パターン３′間の距離Ａを2μｍとすると、Ｆが1μ
ｍであるから4μｍ以下に小さくできずLSIの集積
化にとつて大きな妨げとなる。このようなことか
ら、最近、Si3N4パターン３′を厚くし、この下
のSiO2膜２を薄くしてバードビーク（図中のＤ
部分）を抑制する方法やフイールド酸化膜６の成
長膜厚を薄くしフイールド酸化膜の喰い込みＦを
抑制する方法が試みられている。しかし、前者で
はフイールド端部におけるストレスが大きくな
り、欠陥が生じ易くなり、後者ではフイールド反
転電圧低下などの問題があり、選択酸化法による
高集積化には限界がある。
また、チヤンネルストツパーを設けた場合はチ
ヤンネルストツパー用にイオン注入したボロンが
フイールド酸化中に横方向に再拡散して、第３図
ａに示す如く素子形成領域７の一部がp+領域５
となり、実効的な素子領域がＧの幅からＨの幅ま
で狭くなつてしまう。この結果、トランジスタの
電流が減少したり、しきい値電圧が上がつてしま
うなどのナロウチヤンネル効果が生じ、素子の微
細化の共に問題となる。しかも、p+領域５の横
方向に広がることにより、第３図ｂの如く素子形
成領域７におけるn+領域１１，１０とp+領域５
の接合部が広くなり、n+領域１０，１１と基板
１間の浮遊キヤパシタが大きくなる。この浮遊キ
ヤパシタは素子が小さくなるに従い無視できなく
なる。
ヤンネルストツパー用にイオン注入したボロンが
フイールド酸化中に横方向に再拡散して、第３図
ａに示す如く素子形成領域７の一部がp+領域５
となり、実効的な素子領域がＧの幅からＨの幅ま
で狭くなつてしまう。この結果、トランジスタの
電流が減少したり、しきい値電圧が上がつてしま
うなどのナロウチヤンネル効果が生じ、素子の微
細化の共に問題となる。しかも、p+領域５の横
方向に広がることにより、第３図ｂの如く素子形
成領域７におけるn+領域１１，１０とp+領域５
の接合部が広くなり、n+領域１０，１１と基板
１間の浮遊キヤパシタが大きくなる。この浮遊キ
ヤパシタは素子が小さくなるに従い無視できなく
なる。
以上のように選択酸化法を用いるとLSIの集積
化にとつて種々の問題が生ずることとなるが、さ
らに次に上げるような問題がある。これを第４図
〜第６図を参照して説明する。
化にとつて種々の問題が生ずることとなるが、さ
らに次に上げるような問題がある。これを第４図
〜第６図を参照して説明する。
まずn+配線層１０′とフイールド６上の多結晶
シリコン電極９′とは交差することは一般的に難
しい。（第４図）。交差する為には第５図に示すよ
うにフイールド６の下にn+層１０″を設けねばな
らないがこれは一般的にフイールド酸化前に燐或
いは砒素などの不純物をドーピングしておかねば
ならないが、このドーピングの濃度は一般的に高
いのでこのドーピングしたｎタイプの不純物がフ
イールド酸化の初期にその熱処理によりアウトデ
イフユージヨンし基板表面のｐ領域をｎ化するこ
とも多い。たとえばトランジスタの下でゲート領
域１′にｎタイプ不純物が拡散したときはこのト
ランジスタのしきい値電圧が下つてしまうなどの
大きな欠点があつた。またこのような方法でフイ
ールド６の下にn+領域を形成した場合、第６図
に示すようにn+ライン１０，１０′，１０を独
立にしたい場合は１０と１０の間にM1、１０
と１０′の間にM2の余裕をとらねばらなない。
したがつてフイールド巾はM1＋Ｍ＋M2と太くな
つてしまいこれも集積化に適さないという欠点が
あつた。
シリコン電極９′とは交差することは一般的に難
しい。（第４図）。交差する為には第５図に示すよ
うにフイールド６の下にn+層１０″を設けねばな
らないがこれは一般的にフイールド酸化前に燐或
いは砒素などの不純物をドーピングしておかねば
ならないが、このドーピングの濃度は一般的に高
いのでこのドーピングしたｎタイプの不純物がフ
イールド酸化の初期にその熱処理によりアウトデ
イフユージヨンし基板表面のｐ領域をｎ化するこ
とも多い。たとえばトランジスタの下でゲート領
域１′にｎタイプ不純物が拡散したときはこのト
ランジスタのしきい値電圧が下つてしまうなどの
大きな欠点があつた。またこのような方法でフイ
ールド６の下にn+領域を形成した場合、第６図
に示すようにn+ライン１０，１０′，１０を独
立にしたい場合は１０と１０の間にM1、１０
と１０′の間にM2の余裕をとらねばらなない。
したがつてフイールド巾はM1＋Ｍ＋M2と太くな
つてしまいこれも集積化に適さないという欠点が
あつた。
本発明は上記問題点を解消するためになされた
もので、新規な素子分離方式の確立により高集積
化と高性能化を達成した半導体装置の製造方法を
提供しようとするものである。
もので、新規な素子分離方式の確立により高集積
化と高性能化を達成した半導体装置の製造方法を
提供しようとするものである。
まず、半導体基板上に少なくとも近接した２つ
以上の溝部形成予定部が除去されたマスク材、例
えばレジストパターンを形成した後、前記マスク
材から露出する前記基板部分を所望深さエツチン
グして少なくとも近接した２つ以上の第１の溝部
を形成する。かかる工程において、エツチング手
段としては反応性エツチングまたはリアクテイブ
イオンエツチングを用いれば、側面が略垂直な溝
部を形成することが可能となる。但し、その他の
エツチング手段で逆テーパ状の側面を有する溝部
を形成してもよい。また、前記第１の溝部は近接
した２つ以上の溝部群の他に、この溝部群と離れ
てた前記基板部分に１つ以上の溝部を形成しても
よい。さらに、溝部の深さはその後の工程ソー
ス、ドレイン等形成するための拡散層の深さ
（xj）より深く、一般的には埋め込みn+層とソー
ス、ドレインのn+層を独立にするか両者の電気
的接触を得たい部分では溝部の深さを前記xjより
浅くしておけばよい。
以上の溝部形成予定部が除去されたマスク材、例
えばレジストパターンを形成した後、前記マスク
材から露出する前記基板部分を所望深さエツチン
グして少なくとも近接した２つ以上の第１の溝部
を形成する。かかる工程において、エツチング手
段としては反応性エツチングまたはリアクテイブ
イオンエツチングを用いれば、側面が略垂直な溝
部を形成することが可能となる。但し、その他の
エツチング手段で逆テーパ状の側面を有する溝部
を形成してもよい。また、前記第１の溝部は近接
した２つ以上の溝部群の他に、この溝部群と離れ
てた前記基板部分に１つ以上の溝部を形成しても
よい。さらに、溝部の深さはその後の工程ソー
ス、ドレイン等形成するための拡散層の深さ
（xj）より深く、一般的には埋め込みn+層とソー
ス、ドレインのn+層を独立にするか両者の電気
的接触を得たい部分では溝部の深さを前記xjより
浅くしておけばよい。
次いで、前記レジストパターンなどのマスク材
を用いて前記第１の溝部のうちの少なくとも１つ
に前記基板と逆導電型の不純物（例えば基板がｐ
型の場合は燐、砒素、ｎ型の場合はボロンなど）
をイオン注入または拡散法によりドーピングす
る。なお、前記ドーピングは斜め方向から前記溝
部の側面にイオン注入を行つたり、前記溝の側面
に横方向から拡散を行つたりしてもよい。
を用いて前記第１の溝部のうちの少なくとも１つ
に前記基板と逆導電型の不純物（例えば基板がｐ
型の場合は燐、砒素、ｎ型の場合はボロンなど）
をイオン注入または拡散法によりドーピングす
る。なお、前記ドーピングは斜め方向から前記溝
部の側面にイオン注入を行つたり、前記溝の側面
に横方向から拡散を行つたりしてもよい。
次いで、前記マスク材を除去した後、前記第１
の溝部を含む半導体基板全面に絶縁材料を少なく
とも近接した２つ以上の溝部の開口部の短い幅の
半分以上の厚さとなるように堆積してそれら溝部
の開口部まで絶縁材料で埋め込む。かかる絶縁材
料としては、例えばSiO2、Si3N4或いはAl2O3等
を挙げることができ、場合によつてはリン珪化ガ
ラス（PSG）、砒素珪化ガラス（AsSG）、ボロン
珪化ガラス（BSG）などの低温溶融性絶縁材料
を用いてもよい。このような絶縁材料の堆積手段
としては、例えばCVD法、スパツタ法などの
PVD法等を挙げることができる。
の溝部を含む半導体基板全面に絶縁材料を少なく
とも近接した２つ以上の溝部の開口部の短い幅の
半分以上の厚さとなるように堆積してそれら溝部
の開口部まで絶縁材料で埋め込む。かかる絶縁材
料としては、例えばSiO2、Si3N4或いはAl2O3等
を挙げることができ、場合によつてはリン珪化ガ
ラス（PSG）、砒素珪化ガラス（AsSG）、ボロン
珪化ガラス（BSG）などの低温溶融性絶縁材料
を用いてもよい。このような絶縁材料の堆積手段
としては、例えばCVD法、スパツタ法などの
PVD法等を挙げることができる。
なお、前記絶縁材料の堆積に先だつて、前記第
１の溝部内の一部に前記基板と同導電型の不純物
を選択的にドーピングして前記基板にチヤンネル
ストツパ領域を形成してもよい。
１の溝部内の一部に前記基板と同導電型の不純物
を選択的にドーピングして前記基板にチヤンネル
ストツパ領域を形成してもよい。
また、前記絶縁材料の堆積に先だつて前記第１
の溝部を有する半導体基板全体、もしくは溝部の
少なくとも一部を酸化処理または窒化処理を施し
て前記溝部が塞がれない程度の厚さの酸化膜また
は窒化膜を形成してもよい。
の溝部を有する半導体基板全体、もしくは溝部の
少なくとも一部を酸化処理または窒化処理を施し
て前記溝部が塞がれない程度の厚さの酸化膜また
は窒化膜を形成してもよい。
さらに、前記絶縁材料を堆積した後、その絶縁
膜の全体もしくは一部は表層にボロン、リン、砒
素などの低温溶融化物質をドーピングし、熱処理
して前記絶縁膜のドーピング層を溶融するか、前
記絶縁膜の全体もしくは一部に前述したPSG、
AsSG、BSG等は低温溶融性絶縁材料を堆積し、
熱処理して溶融する処理を行つてもよい。かかる
手段を採用することにより、絶縁材料を堆積条件
によつて前記第１の溝部に対応する部分が凹状と
なつた場合、前記凹状部を埋めて平坦化できる。
その結果、後述する全面エツチングに際して前記
第１の溝部に残存した絶縁材料がその開口部のレ
ベルより下になるという不都合さを回避できる等
の効果を有する。
膜の全体もしくは一部は表層にボロン、リン、砒
素などの低温溶融化物質をドーピングし、熱処理
して前記絶縁膜のドーピング層を溶融するか、前
記絶縁膜の全体もしくは一部に前述したPSG、
AsSG、BSG等は低温溶融性絶縁材料を堆積し、
熱処理して溶融する処理を行つてもよい。かかる
手段を採用することにより、絶縁材料を堆積条件
によつて前記第１の溝部に対応する部分が凹状と
なつた場合、前記凹状部を埋めて平坦化できる。
その結果、後述する全面エツチングに際して前記
第１の溝部に残存した絶縁材料がその開口部のレ
ベルより下になるという不都合さを回避できる等
の効果を有する。
次いで、前記半導体基板上に堆積した絶縁膜を
マスク材を用いずに第１の溝部以外の半導体基板
主面が露出するまでエツチング除去して少なくと
も近接する２つ以上の第１の溝部内に絶縁材料を
残置させる。この工程におけるエツチング手段と
しては、例えばエツチング液またはプラズマエツ
チヤント、さらにリアクテイブイオンエツチング
を用いた全面エツチング法が採用し得る。
マスク材を用いずに第１の溝部以外の半導体基板
主面が露出するまでエツチング除去して少なくと
も近接する２つ以上の第１の溝部内に絶縁材料を
残置させる。この工程におけるエツチング手段と
しては、例えばエツチング液またはプラズマエツ
チヤント、さらにリアクテイブイオンエツチング
を用いた全面エツチング法が採用し得る。
次いで、前記絶縁材料が残置され、近接した２
つ以上の第１の溝部間の半導体基板部分を選択的
にエツチングして近接した溝部間に第２の溝部を
形成する。この場合、前記第１の溝部には絶縁材
料が埋め込まれ、エツチングすべき溝部間の基板
は前記絶縁材料に対して選択エツチング性を有す
るため、近接した２つ以上の第１の溝部が一部露
出した状態でエツチングしても前記第１の溝部に
対してセルフアラインで第２の溝部を形成するこ
とできる。
つ以上の第１の溝部間の半導体基板部分を選択的
にエツチングして近接した溝部間に第２の溝部を
形成する。この場合、前記第１の溝部には絶縁材
料が埋め込まれ、エツチングすべき溝部間の基板
は前記絶縁材料に対して選択エツチング性を有す
るため、近接した２つ以上の第１の溝部が一部露
出した状態でエツチングしても前記第１の溝部に
対してセルフアラインで第２の溝部を形成するこ
とできる。
次いで、前記第２の溝部に必要に応じて基板と
逆導電型の不純物をドーピングした後、半導体基
板の全面に絶縁材料を前記第２の溝部の開口部の
短い幅の半分以上の厚さとなるように堆積する。
ここに用いる絶縁材料は、前述したのと同様なも
のでよい。つづいて、絶縁膜を半導体基板主面が
露出するまでエツチングして前記第２の溝部内に
絶縁材料を残置させ、前記溝部の両側の前記第１
の溝部内に残置した絶縁材料と一体化させること
により広幅のフイールド領域を形成する。その
後、前記フイールド領域で分離された前記半導体
基板領域（素子形成領域）にMOS、バイポーラ
等の能動素子を形成して半導体装置を製造する。
逆導電型の不純物をドーピングした後、半導体基
板の全面に絶縁材料を前記第２の溝部の開口部の
短い幅の半分以上の厚さとなるように堆積する。
ここに用いる絶縁材料は、前述したのと同様なも
のでよい。つづいて、絶縁膜を半導体基板主面が
露出するまでエツチングして前記第２の溝部内に
絶縁材料を残置させ、前記溝部の両側の前記第１
の溝部内に残置した絶縁材料と一体化させること
により広幅のフイールド領域を形成する。その
後、前記フイールド領域で分離された前記半導体
基板領域（素子形成領域）にMOS、バイポーラ
等の能動素子を形成して半導体装置を製造する。
このような本願第１の発明によれば、以下に列
挙する種々の優れた効果を有すると共に、段差を
有さない任意の広幅のフイールド領域を形成で
き、ひいては高集積化、高性能化および高信頼性
の半導体装置を製造できる。
挙する種々の優れた効果を有すると共に、段差を
有さない任意の広幅のフイールド領域を形成で
き、ひいては高集積化、高性能化および高信頼性
の半導体装置を製造できる。
(1) フイールド領域の深さは、面積に関係なく半
導体基板に設けた第１、第２の溝部の深さで決
定できるため、その深さを任意に選択すること
が可能であると共に、素子間の電流リーク等を
フイールド領域で確実に阻止でき、高性能の半
導体装置を製造できる。
導体基板に設けた第１、第２の溝部の深さで決
定できるため、その深さを任意に選択すること
が可能であると共に、素子間の電流リーク等を
フイールド領域で確実に阻止でき、高性能の半
導体装置を製造できる。
(2) 半導体基板への第１の溝部の形成、拡散層用
不純物の溝部への選択的なドーピングを行つた
後において、従来の選択酸化法のように高温、
長時間の熱酸化処理工程を必要としないため、
前記不純物拡散層が再拡散して素子形成領域の
表面まで延びて実効的に素子領域が縮小される
のを防止できる。また、前記不純物がアウター
デイフユージヨンして基板表面に不純物がドー
ピングされることも防止できる。この場合、不
純物のドーピングをイオン注入により行えば、
前記不純物のイオン注入層を第１、第２の溝部
の底部に形成でき、前記イオン注入層が再拡散
して素子形成領域にまで延びることがないた
め、実効的に素子領域の縮小を防止できる。
不純物の溝部への選択的なドーピングを行つた
後において、従来の選択酸化法のように高温、
長時間の熱酸化処理工程を必要としないため、
前記不純物拡散層が再拡散して素子形成領域の
表面まで延びて実効的に素子領域が縮小される
のを防止できる。また、前記不純物がアウター
デイフユージヨンして基板表面に不純物がドー
ピングされることも防止できる。この場合、不
純物のドーピングをイオン注入により行えば、
前記不純物のイオン注入層を第１、第２の溝部
の底部に形成でき、前記イオン注入層が再拡散
して素子形成領域にまで延びることがないた
め、実効的に素子領域の縮小を防止できる。
(3) 前記(2)の作用により不純物ドーピングの濃度
を高くすることができ、埋め込み配線の抵抗値
を低減できる。
を高くすることができ、埋め込み配線の抵抗値
を低減できる。
(4) フイールド領域の形成後の半導体基板表面を
平坦化できるため、その後の電極配線の形成に
際して段切れを生じるのを防止できる。
平坦化できるため、その後の電極配線の形成に
際して段切れを生じるのを防止できる。
次に、本願第２の発明を詳細に説明する。
まず、半導体基板上に溝部形成予定部が除去さ
れたマスク材、例えばレジストパターンを形成し
た後、前記マスク材から露出する前記基板部分を
前述した反応性イオンエツチング法等により選択
エツチングして所望の深さを有する複数の第１の
溝部を形成する。
れたマスク材、例えばレジストパターンを形成し
た後、前記マスク材から露出する前記基板部分を
前述した反応性イオンエツチング法等により選択
エツチングして所望の深さを有する複数の第１の
溝部を形成する。
次いで、前記レジストパターンなどのマスク材
を用いて前記第１の溝部のうちの少なくとも１つ
に前記基板と逆導電型の不純物（例えば基板がｐ
型の場合は燐、砒素、ｎ型の場合はボロンなど）
をイオン注入または拡散法によりドーピングす
る。つづいて、前記マスク材を除去した後、前記
第１の溝部を含む半導体基板全面に前述した絶縁
材料を少なくとも近接した２つ以上の溝部の開口
部の短い幅の半分以上の厚さとなるように堆積し
てそれら溝部の開口部まで絶縁材料で埋め込む。
を用いて前記第１の溝部のうちの少なくとも１つ
に前記基板と逆導電型の不純物（例えば基板がｐ
型の場合は燐、砒素、ｎ型の場合はボロンなど）
をイオン注入または拡散法によりドーピングす
る。つづいて、前記マスク材を除去した後、前記
第１の溝部を含む半導体基板全面に前述した絶縁
材料を少なくとも近接した２つ以上の溝部の開口
部の短い幅の半分以上の厚さとなるように堆積し
てそれら溝部の開口部まで絶縁材料で埋め込む。
次いで、前記半導体基板上に堆積した絶縁膜を
マスク材を用いずに第１の溝部以外の半導体基板
主面が露出するまでエツチング除去して前記第１
の溝部内に絶縁材料を残置させる。
マスク材を用いずに第１の溝部以外の半導体基板
主面が露出するまでエツチング除去して前記第１
の溝部内に絶縁材料を残置させる。
次いで、前記半導体基板主面に耐酸化性膜を直
接または絶縁層を介して堆積する。かかる耐酸化
性膜としては、例えばSi3N4膜、Al2O3膜を挙げ
ることができる。ひきつづき、前記第１の溝部間
に位置する前記耐酸化性膜部分を選択的にエツチ
ングして第２の溝部を形成する。この場合、前記
耐酸化性膜をマスクとして露出する半導体基板を
さらに選択的にエツチングすることにより前記第
１の溝部内に残置された絶縁材料を少なくとも側
面の一部に有する第２の溝部を形成してもよい。
つづいて、前記耐酸化性膜をマスクとしてフイー
ルド酸化を行なつて前記第１の溝部間を酸化膜で
埋め、前記第１の溝部内に残置された絶縁材料と
一体化させることにより広幅のフイールド領域を
形成する。その後、前記フイールド領域で分離さ
れた前記半導体基板領域（素子形成領域）に
MOS、バイポーラ等の能動素子を形成して半導
体装置を製造する。
接または絶縁層を介して堆積する。かかる耐酸化
性膜としては、例えばSi3N4膜、Al2O3膜を挙げ
ることができる。ひきつづき、前記第１の溝部間
に位置する前記耐酸化性膜部分を選択的にエツチ
ングして第２の溝部を形成する。この場合、前記
耐酸化性膜をマスクとして露出する半導体基板を
さらに選択的にエツチングすることにより前記第
１の溝部内に残置された絶縁材料を少なくとも側
面の一部に有する第２の溝部を形成してもよい。
つづいて、前記耐酸化性膜をマスクとしてフイー
ルド酸化を行なつて前記第１の溝部間を酸化膜で
埋め、前記第１の溝部内に残置された絶縁材料と
一体化させることにより広幅のフイールド領域を
形成する。その後、前記フイールド領域で分離さ
れた前記半導体基板領域（素子形成領域）に
MOS、バイポーラ等の能動素子を形成して半導
体装置を製造する。
次に、本発明をｎチヤンネルMOSLSIの製造
に適用した例について図面を参照して説明する。
に適用した例について図面を参照して説明する。
実施例 １
〔〕 まず、（100）の結晶面をもつｐ型シリコン
基板１０１上に光蝕刻法により溝部形成予定部
が除去されたレジストパターン１０２を形成し
た（第７図ａ図示）。つづいて、レジストパタ
ーン１０２をマスクとしてシリコン基板１０１
をリアクテイブイオンエツチングによりエツチ
ングした。この時、第７図ｂに示す如く垂直に
近い側面をもち、幅1μｍ、深さ2μｍの格子状
の溝部１０３が形成された。ひきつづき、同レ
ジストパターン１０２をマスクとして基板１０
１と逆導電型の不純物である燐を加速電圧
50KeV、ドーズ両１×1016／cm2の条件でイオン
注入した後、熱処理を施して溝部１０３底部に
拡散領域としてのn+領域１０４を形成した
（第７図ｃ図示）。さらにもし必要であればボロ
ンなどの拡散又はインプラによりフイールド反
転防止p+領域１０４ａを設ける。ただしこの
工程は条件によつては必要ない。
基板１０１上に光蝕刻法により溝部形成予定部
が除去されたレジストパターン１０２を形成し
た（第７図ａ図示）。つづいて、レジストパタ
ーン１０２をマスクとしてシリコン基板１０１
をリアクテイブイオンエツチングによりエツチ
ングした。この時、第７図ｂに示す如く垂直に
近い側面をもち、幅1μｍ、深さ2μｍの格子状
の溝部１０３が形成された。ひきつづき、同レ
ジストパターン１０２をマスクとして基板１０
１と逆導電型の不純物である燐を加速電圧
50KeV、ドーズ両１×1016／cm2の条件でイオン
注入した後、熱処理を施して溝部１０３底部に
拡散領域としてのn+領域１０４を形成した
（第７図ｃ図示）。さらにもし必要であればボロ
ンなどの拡散又はインプラによりフイールド反
転防止p+領域１０４ａを設ける。ただしこの
工程は条件によつては必要ない。
〔〕 次いでレジストパターン１０２を除去した
後、SiO2をCVD法により溝部１０３の開口部
の幅（Ｓ）の半分（0.5μｍ）以上の厚さ（0.6μ
ｍ）となるように堆積した。この時、SiO2は
基板１０１及び溝部１０３内面に徐々に堆積さ
れ、第７図ｄに示す如く溝部１０３の開口部ま
で十分埋め込まれたCVD−SiO2膜１０５が形
成された。なお、この堆積時においては選択酸
化法の如く高温、長時間の熱酸化処理が解消さ
れることにより、n+領域１０４、p+領域１０
４ａの再拡散は殆んど起きなかつた。
後、SiO2をCVD法により溝部１０３の開口部
の幅（Ｓ）の半分（0.5μｍ）以上の厚さ（0.6μ
ｍ）となるように堆積した。この時、SiO2は
基板１０１及び溝部１０３内面に徐々に堆積さ
れ、第７図ｄに示す如く溝部１０３の開口部ま
で十分埋め込まれたCVD−SiO2膜１０５が形
成された。なお、この堆積時においては選択酸
化法の如く高温、長時間の熱酸化処理が解消さ
れることにより、n+領域１０４、p+領域１０
４ａの再拡散は殆んど起きなかつた。
〔〕 次いで、SCV−SiO2膜１０５を弗化アンモ
ンで、溝部１０３以外のシリコン基板１０１部
分が露出するまで全面エツチングした。この
時、基板１０１上のCVD−SiO2膜部分の膜厚
分だけ除去され、第７図ｅに示す如く溝部１０
３内にのみCVD−SiO2が残置し、これによつ
て基板１０１内に埋め込まれたフイールド領域
１０６が形成された。その後、常法に従つてフ
イールド領域１０６で分離された島状の素子形
成領域にゲート酸化膜１０７を介して多結晶シ
リコンからなるゲート電極１０８を形成し、砒
素拡散を行なつてソース、ドレインとしての
n+領域１０９，１１０を形成した。更に、
CVD−SiO2からなる層間絶縁膜１１１を堆積
し、ゲート電極１０８及びn+領域１０９，１
１０に対応する層間絶縁膜１１１部分にコンタ
クトホール１１２…（ゲート電極のコンタクト
ホールは図示せず）を開孔した後、全面にAl
膜を蒸着し電極分離を施してソース取出しAl
電極１１３、ドレイン取出しAl電極１１４及
びソース取出しAl電極（図示せず）を形成し
てｎチヤンネルMOSLSIを製造した（第７図
ｆ図示）。
ンで、溝部１０３以外のシリコン基板１０１部
分が露出するまで全面エツチングした。この
時、基板１０１上のCVD−SiO2膜部分の膜厚
分だけ除去され、第７図ｅに示す如く溝部１０
３内にのみCVD−SiO2が残置し、これによつ
て基板１０１内に埋め込まれたフイールド領域
１０６が形成された。その後、常法に従つてフ
イールド領域１０６で分離された島状の素子形
成領域にゲート酸化膜１０７を介して多結晶シ
リコンからなるゲート電極１０８を形成し、砒
素拡散を行なつてソース、ドレインとしての
n+領域１０９，１１０を形成した。更に、
CVD−SiO2からなる層間絶縁膜１１１を堆積
し、ゲート電極１０８及びn+領域１０９，１
１０に対応する層間絶縁膜１１１部分にコンタ
クトホール１１２…（ゲート電極のコンタクト
ホールは図示せず）を開孔した後、全面にAl
膜を蒸着し電極分離を施してソース取出しAl
電極１１３、ドレイン取出しAl電極１１４及
びソース取出しAl電極（図示せず）を形成し
てｎチヤンネルMOSLSIを製造した（第７図
ｆ図示）。
本実施例１で得られたMOSLSIはフイール
ド領域１０６が溝部１０３の幅で決定されるこ
とにより、幅が1μｍという極めて微細な面積
にでき、LSI中に占めるフイールド領域の面積
の縮小化、ひいては高集積化を達成できた。ま
た、従来の選択酸化法で第８図の如く狭い幅の
フイールド酸化膜６を形成すると、埋込みn+
層と表面のn+層間の距離M1，M2が短くなり、
n+層間にリーク電流が流れ易くなる傾向にあ
つた。これに対し、本実施例１のフイールド領
域１０６は第９図に示す如く幅が狭くとも、深
さが例えば2μｍと十分深いために、n+層間の
距離を十分長くでき、n+層間にリーク電流が
流れるのを防止できた。
ド領域１０６が溝部１０３の幅で決定されるこ
とにより、幅が1μｍという極めて微細な面積
にでき、LSI中に占めるフイールド領域の面積
の縮小化、ひいては高集積化を達成できた。ま
た、従来の選択酸化法で第８図の如く狭い幅の
フイールド酸化膜６を形成すると、埋込みn+
層と表面のn+層間の距離M1，M2が短くなり、
n+層間にリーク電流が流れ易くなる傾向にあ
つた。これに対し、本実施例１のフイールド領
域１０６は第９図に示す如く幅が狭くとも、深
さが例えば2μｍと十分深いために、n+層間の
距離を十分長くでき、n+層間にリーク電流が
流れるのを防止できた。
更に、フイールド領域１０６形成後のシリコ
ン基板１０１は前記工程の第７図ｅに示す如く
フイールド領域と素子形成領域の間に段差がな
く平坦であるため、Al電極１１３，１１４を
形成した場合、フイールド領域と素子形成領域
間で段切れを起こすのを防止できた。
ン基板１０１は前記工程の第７図ｅに示す如く
フイールド領域と素子形成領域の間に段差がな
く平坦であるため、Al電極１１３，１１４を
形成した場合、フイールド領域と素子形成領域
間で段切れを起こすのを防止できた。
更にまた、選択酸化法のようなフイールド酸
化がないために、フイールド酸化膜がSi3N4膜
下に食い込むときに生じるストレスに伴なうシ
リコン基板の欠陥発生を防止できる。その他、
第１０図に示す如く少なくとも一部の溝部１０
３′の深さをn+層１０４1のxiより浅くしておけ
ば表面n+層１０４1と埋込みn+層１０４′のコン
タクトがとれ、たとえばpolySi配線１０８′と
n+配線１０４′の交差が容易となる。
化がないために、フイールド酸化膜がSi3N4膜
下に食い込むときに生じるストレスに伴なうシ
リコン基板の欠陥発生を防止できる。その他、
第１０図に示す如く少なくとも一部の溝部１０
３′の深さをn+層１０４1のxiより浅くしておけ
ば表面n+層１０４1と埋込みn+層１０４′のコン
タクトがとれ、たとえばpolySi配線１０８′と
n+配線１０４′の交差が容易となる。
さらに溝部１０３すべてをn+層にする必要
はなく第１１図に示すように必要な部分をn+
層１０４にし、残りはp+層１０４ａにしても、
基板の濃度のそのままにしてもよい。また第１
２図に示す如く溝部１０３内の一部のみn+層
にしてもよい。
はなく第１１図に示すように必要な部分をn+
層１０４にし、残りはp+層１０４ａにしても、
基板の濃度のそのままにしてもよい。また第１
２図に示す如く溝部１０３内の一部のみn+層
にしてもよい。
なお、上記実施例１ではシリコン基板１０１
に直接レンジストパターン１０２を形成した
後、このレジストパターンをマスクとして基板
１０１に溝部１０３を設けたが、第１３図ａに
示す如く、シリコン基板１０１に絶縁膜１１５
を堆積した後、この上にレジストパターン１０
２を形成し、これをマスクとしてリアクテイブ
イオンエツチングにより絶縁膜１１５をエツチ
ングして開孔１１６を設け、更にその下の基板
１０１に溝部１０３を設ける（第１３図ｂ図
示）工程によつて行なつてもよい。この場合、
第１４図ａの如くシリコン基板１０１の絶縁膜
１１５をパターニングした後、この絶縁膜をマ
スクとしてリアクテイブイオンエツチングを行
ない溝部１０３を形成してもよい（第１４図ｂ
図示）。
に直接レンジストパターン１０２を形成した
後、このレジストパターンをマスクとして基板
１０１に溝部１０３を設けたが、第１３図ａに
示す如く、シリコン基板１０１に絶縁膜１１５
を堆積した後、この上にレジストパターン１０
２を形成し、これをマスクとしてリアクテイブ
イオンエツチングにより絶縁膜１１５をエツチ
ングして開孔１１６を設け、更にその下の基板
１０１に溝部１０３を設ける（第１３図ｂ図
示）工程によつて行なつてもよい。この場合、
第１４図ａの如くシリコン基板１０１の絶縁膜
１１５をパターニングした後、この絶縁膜をマ
スクとしてリアクテイブイオンエツチングを行
ない溝部１０３を形成してもよい（第１４図ｂ
図示）。
実施例 ２
〔〕 まず、第１５図ａに示す如く、ｐ型シリコ
ン基板１０１にリアクテイブイオンエツチング
を用いた写真蝕刻法により開口部の巾がS1、
S2、S3と異なる３種の溝部１０３，１０３′１
０３″を設けた。なお、開口部幅の大小はS1＜
S2＜S3の関係とする。次に実施例１と同様にし
て溝部に不純物をたとえば１×1016／cm2のドー
ズ量でドーピングしn+領域を形成した。この
とき溝部S3は写真蝕刻法などを用いてレジスト
で覆い不純物のドーピングは行なわなかつた。
つづいて、SiO2をCVD法により溝部１０３′の
開口部の幅（S2）の1/2より若干厚くなるよう
に堆積した。この時、第１５図ｂに示す如く溝
部１０３，１０３′にCVD−SiO2膜１０５がそ
の開口部まで十分埋まるが、該溝部１０３，１
０３′より開口部幅の大きい溝部１０３″には
CVD−SiO2膜１０５がその内周面にしか堆積
されず凹状の窪み部１１７が形成された。
ン基板１０１にリアクテイブイオンエツチング
を用いた写真蝕刻法により開口部の巾がS1、
S2、S3と異なる３種の溝部１０３，１０３′１
０３″を設けた。なお、開口部幅の大小はS1＜
S2＜S3の関係とする。次に実施例１と同様にし
て溝部に不純物をたとえば１×1016／cm2のドー
ズ量でドーピングしn+領域を形成した。この
とき溝部S3は写真蝕刻法などを用いてレジスト
で覆い不純物のドーピングは行なわなかつた。
つづいて、SiO2をCVD法により溝部１０３′の
開口部の幅（S2）の1/2より若干厚くなるよう
に堆積した。この時、第１５図ｂに示す如く溝
部１０３，１０３′にCVD−SiO2膜１０５がそ
の開口部まで十分埋まるが、該溝部１０３，１
０３′より開口部幅の大きい溝部１０３″には
CVD−SiO2膜１０５がその内周面にしか堆積
されず凹状の窪み部１１７が形成された。
〔〕 次いで、基板１０１上のCVD−SiO2膜１
０５の厚さ分（略S2／２）だけ弗化アンモンで
エツチングしたところ、第１５図ｃに示す如く
開口部の幅がS1、S2の溝部１０３，１０３′に
はCVD−SiO2が残置され所定のフイールド領
域１０６，１０６′が形成されたが、溝部１０
３″内のCVD−SiO2は全て除去され凹状部とな
つた。こうした凹状部はその後の工程で
VMOS領域等として利用でき、フイールド領
域形成後に再度凹部を作るための写真蝕刻工程
を略くことができた。
０５の厚さ分（略S2／２）だけ弗化アンモンで
エツチングしたところ、第１５図ｃに示す如く
開口部の幅がS1、S2の溝部１０３，１０３′に
はCVD−SiO2が残置され所定のフイールド領
域１０６，１０６′が形成されたが、溝部１０
３″内のCVD−SiO2は全て除去され凹状部とな
つた。こうした凹状部はその後の工程で
VMOS領域等として利用でき、フイールド領
域形成後に再度凹部を作るための写真蝕刻工程
を略くことができた。
実施例 ３
まず、第１６図ａに示す如くｐ型シリコン基板
１０１にリアクテイブイオンエツチングを用いた
写真蝕刻法により開口部の幅がS1、S2、S1、S3と
継続的に変化する溝部１０３″を設けた。なお、
溝部１０３″における開口部幅の大小はS1＜S2＜
S3の関係となる。次いで不純物ドーピングし、
SiO2をCVD法により開口部の幅（S2）の1/2より
若干厚くなるように堆積して溝部１０３″の開口
部幅がS1、S2の部分にCVD−SiO2膜を十分埋め
込み開口部幅がS3の部分には内周面に堆積した後
基板１０１上のCVD−SiO2膜の厚さ分だけ弗化
アンモンでエツチングしたところ、第１６図ｂの
如く開口部幅がS1、S2部分にCVD−SiO2膜１０
５が残置され、同幅S3の部分が除去され開口した
フイールド領域１０６″が得られた。
１０１にリアクテイブイオンエツチングを用いた
写真蝕刻法により開口部の幅がS1、S2、S1、S3と
継続的に変化する溝部１０３″を設けた。なお、
溝部１０３″における開口部幅の大小はS1＜S2＜
S3の関係となる。次いで不純物ドーピングし、
SiO2をCVD法により開口部の幅（S2）の1/2より
若干厚くなるように堆積して溝部１０３″の開口
部幅がS1、S2の部分にCVD−SiO2膜を十分埋め
込み開口部幅がS3の部分には内周面に堆積した後
基板１０１上のCVD−SiO2膜の厚さ分だけ弗化
アンモンでエツチングしたところ、第１６図ｂの
如く開口部幅がS1、S2部分にCVD−SiO2膜１０
５が残置され、同幅S3の部分が除去され開口した
フイールド領域１０６″が得られた。
実施例 ４
〔〕 まず、第１７図ａに示す如くｐシリコン基
板１０１に互い連結する夫々同巾の複数の溝部
１０３1，１０３2，１０３3，１０３4を設けた
後不純物たとえば燐を１×1016／cm2でトーピン
グしn+領域１０４を設けSiO2をCVD法により
各溝部１０３1…１０３4の開口部の幅の半分以
上の厚さとなるように堆積してCVD−SiO2膜
１０５を形成した（第１７図ｂ図示）。
板１０１に互い連結する夫々同巾の複数の溝部
１０３1，１０３2，１０３3，１０３4を設けた
後不純物たとえば燐を１×1016／cm2でトーピン
グしn+領域１０４を設けSiO2をCVD法により
各溝部１０３1…１０３4の開口部の幅の半分以
上の厚さとなるように堆積してCVD−SiO2膜
１０５を形成した（第１７図ｂ図示）。
〔〕 次いで、基板１０１から溝部１０３2の一
部にかかるCVD−SiO2膜１０５部分、溝部１
０３3の一部から溝部１０３4の一部に渡る
CVD−SiO2膜１０５部分及び基板１０１上の
CVD−SiO2膜１０５部分に夫々写真蝕刻法に
よりレジスト膜１１８1，１１８2，１１８3で
覆つた（第１７図ｃ図示）。その後、レジスタ
膜１１８1…１１８3及び溝部１０３1…１０３4
以外の基板１０１部分が露出するまで弗化アン
モンでエツチングしたところ第１７図ｄに示す
如く溝部１０３1内にCVD−SiO2が残置したフ
イールド領域１０６、溝部１０３2内に残置し
たCVD−SiO2と基板１０１上に残置したCVD
−SiO2が一体化されて構成されたフイールド
領域１０６1、溝部１０３3及び１０３4に残置
したCVD−SiO2と基板１０１上に残置した
CVD−SiO2が一体化されて構成されたフイー
ルド領域１０６2、並びに基板１０１上に残置
されたCVD−SiO2からなる広幅のフイールド
領域１０６が形成された。こうしたシリコン
基板１０１に常法に従つてMOSトランジスタ
を複数設ける際、基板１０１上のCVD−SiO2
が残置した形態のフイールド領域１０６1，１
０６2，１０６を利用して配線を形成するこ
とができた。なお実施例４でn+領域１０４を
設けた直後に写真蝕刻法などで形成されたレジ
ストパターン１１８′をマスクとして砒素のド
ーピングを行なつてその後の工程で形成される
フイールド領域１０６1，１０６2下にn+領域１
０４′を形成してもよい（第１８図ａ、ｂ図
示）。またn+領域１０４′の一部を必要であれ
ばp+領域にしてフイールド反転防止領域にし
てもよい。
部にかかるCVD−SiO2膜１０５部分、溝部１
０３3の一部から溝部１０３4の一部に渡る
CVD−SiO2膜１０５部分及び基板１０１上の
CVD−SiO2膜１０５部分に夫々写真蝕刻法に
よりレジスト膜１１８1，１１８2，１１８3で
覆つた（第１７図ｃ図示）。その後、レジスタ
膜１１８1…１１８3及び溝部１０３1…１０３4
以外の基板１０１部分が露出するまで弗化アン
モンでエツチングしたところ第１７図ｄに示す
如く溝部１０３1内にCVD−SiO2が残置したフ
イールド領域１０６、溝部１０３2内に残置し
たCVD−SiO2と基板１０１上に残置したCVD
−SiO2が一体化されて構成されたフイールド
領域１０６1、溝部１０３3及び１０３4に残置
したCVD−SiO2と基板１０１上に残置した
CVD−SiO2が一体化されて構成されたフイー
ルド領域１０６2、並びに基板１０１上に残置
されたCVD−SiO2からなる広幅のフイールド
領域１０６が形成された。こうしたシリコン
基板１０１に常法に従つてMOSトランジスタ
を複数設ける際、基板１０１上のCVD−SiO2
が残置した形態のフイールド領域１０６1，１
０６2，１０６を利用して配線を形成するこ
とができた。なお実施例４でn+領域１０４を
設けた直後に写真蝕刻法などで形成されたレジ
ストパターン１１８′をマスクとして砒素のド
ーピングを行なつてその後の工程で形成される
フイールド領域１０６1，１０６2下にn+領域１
０４′を形成してもよい（第１８図ａ、ｂ図
示）。またn+領域１０４′の一部を必要であれ
ばp+領域にしてフイールド反転防止領域にし
てもよい。
実施例 ５
〔〕 まず、ｐ型シリコン基板１０１にリアクテ
イブイオンエツチングを用いた写真蝕刻法によ
り夫々開口部幅が同等の３つの溝部１０３1，
１０３2，１０３3を設けた後、燐などをイオン
注入して（１×1016／cm2）n+領域１０４を設け
光蝕刻法により溝部１０３2，１０３3間の基板
１０１部分が除去されたレジストパターン１１
９を形成した（第１９図ａ図示）。つづいてレ
ジストパターン１１９をマスクとして溝部１０
３2，１０３3間の基板１０１部分の表面をエツ
チングして除去部１２０を形成した後、レジス
トパターン１１９を除去した（第１９図ｂ図
示）。なおn+領域１０４はこの後に形成しても
よい。
イブイオンエツチングを用いた写真蝕刻法によ
り夫々開口部幅が同等の３つの溝部１０３1，
１０３2，１０３3を設けた後、燐などをイオン
注入して（１×1016／cm2）n+領域１０４を設け
光蝕刻法により溝部１０３2，１０３3間の基板
１０１部分が除去されたレジストパターン１１
９を形成した（第１９図ａ図示）。つづいてレ
ジストパターン１１９をマスクとして溝部１０
３2，１０３3間の基板１０１部分の表面をエツ
チングして除去部１２０を形成した後、レジス
トパターン１１９を除去した（第１９図ｂ図
示）。なおn+領域１０４はこの後に形成しても
よい。
〔〕 次いで、SiO2をCVD法により各溝部１０
３1…１０３3の幅の半分より若干厚くなるよう
に堆積した。この時、第１９図ｃに示す如く溝
部１０３1…１０３3の開口部までCVD−SiO2
膜１０５で十分埋められると共に、除去部１２
０に対応するCVD−SiO2膜１０５′部分が他の
領域より陥没した。
３1…１０３3の幅の半分より若干厚くなるよう
に堆積した。この時、第１９図ｃに示す如く溝
部１０３1…１０３3の開口部までCVD−SiO2
膜１０５で十分埋められると共に、除去部１２
０に対応するCVD−SiO2膜１０５′部分が他の
領域より陥没した。
〔〕 次いで、第１９図ｄに示す如く光蝕刻法に
より陥没したCVD−SiO2膜１０５′部分をレジ
スト膜１２１で覆つた後、レジスト膜１２１及
び溝部１０３1…１０３3以外の基板１０１部分
が露出するまで弗化アンモンでエツチングした
ところ、溝部１０３1…１０３3内にCVD−
SiO2が残置したフイールド領域１０６1…１０
６3及び溝部１０３2，１０３3のCVD−SiO2と
一体化され、上面が基板１０１のレベルとなる
広幅のCVD−SiO2からなるフイールド領域１
０６′′′′が形成された（第１９図ｅ図示）。こう
したシリコン基板１０１に常法に従つてMOS
トランジスタを複数設ける際、基板１０１上の
CVD−SiO2からなる広幅のフイールド領域１
０６′′′′を利用して配線を形成できると共に、
該フイルード領域１０６′′′′は基板１０１と同
レベルであるため配線の段切れも防止できた。
より陥没したCVD−SiO2膜１０５′部分をレジ
スト膜１２１で覆つた後、レジスト膜１２１及
び溝部１０３1…１０３3以外の基板１０１部分
が露出するまで弗化アンモンでエツチングした
ところ、溝部１０３1…１０３3内にCVD−
SiO2が残置したフイールド領域１０６1…１０
６3及び溝部１０３2，１０３3のCVD−SiO2と
一体化され、上面が基板１０１のレベルとなる
広幅のCVD−SiO2からなるフイールド領域１
０６′′′′が形成された（第１９図ｅ図示）。こう
したシリコン基板１０１に常法に従つてMOS
トランジスタを複数設ける際、基板１０１上の
CVD−SiO2からなる広幅のフイールド領域１
０６′′′′を利用して配線を形成できると共に、
該フイルード領域１０６′′′′は基板１０１と同
レベルであるため配線の段切れも防止できた。
なお、第２０図に示す如く１０６′′′′下の基
板領域に反転防止用のp+領域１０４ａを形成
してもよい。
板領域に反転防止用のp+領域１０４ａを形成
してもよい。
実施例 ６
〔〕 まず、（100）の結晶面をもつｐ型シリコン
基板２０１上に光蝕刻法により溝部形成予定部
が除去されたレジストパターン２０２を形成し
た（第２１図ａ図示）。つづいて、レジストパ
ターン２０２をマスクとしてシリコン基板２０
１をリアクテイブイオンエツチングによりエツ
チングした。この時、第２１図ｂに示す如く、
垂直に近い側面をもつ複数の第１の溝部２０３
１〜２０３5が形成された。なお、溝部２０３1
は幅1.5μｍ、深さ2μｍの寸法をなし、他の溝部
とは十分離れて設けた。一方溝部２０３2〜２
０３5は夫々幅1μｍ、深さ2μｍの寸法をなし、
互に1μｍの間隔をあけて近接して設けた。ひ
きつづき、同レジストパターン２０２をマスク
として基板２０１と逆導電型の不純物である燐
又は砒素を加速電圧50keV、ドーズ量１×
1016／cm2の条件でイオン注入した後、熱処理を
施して溝部２０３1〜２０３5底部に拡散領域と
してのn+領域２０４…を形成した（第２１図
ｃ図示）。
基板２０１上に光蝕刻法により溝部形成予定部
が除去されたレジストパターン２０２を形成し
た（第２１図ａ図示）。つづいて、レジストパ
ターン２０２をマスクとしてシリコン基板２０
１をリアクテイブイオンエツチングによりエツ
チングした。この時、第２１図ｂに示す如く、
垂直に近い側面をもつ複数の第１の溝部２０３
１〜２０３5が形成された。なお、溝部２０３1
は幅1.5μｍ、深さ2μｍの寸法をなし、他の溝部
とは十分離れて設けた。一方溝部２０３2〜２
０３5は夫々幅1μｍ、深さ2μｍの寸法をなし、
互に1μｍの間隔をあけて近接して設けた。ひ
きつづき、同レジストパターン２０２をマスク
として基板２０１と逆導電型の不純物である燐
又は砒素を加速電圧50keV、ドーズ量１×
1016／cm2の条件でイオン注入した後、熱処理を
施して溝部２０３1〜２０３5底部に拡散領域と
してのn+領域２０４…を形成した（第２１図
ｃ図示）。
〔〕 次いで、レジストパターン２０２を除去し
た後、SiO2をCVD法により溝部２０３1の開口
部幅の半分（0.75μｍ）以上の厚さ（1.0μｍ）
となるように堆積した。この時、SiO2は基板
２０１上及び溝部２０３〜２０３5内面に徐々
に堆積され、第２１図ｄに示す如く溝部２０３
１〜２０３5の開口部まで十分埋め込まれた
CVD−SiO2膜２０５が形成された。なお、こ
の堆積時においては選択酸化法の如く高温、長
時間の熱処理が解消されることにより、n+領
域２０４…の再拡散は殆んど起きなかつた。
た後、SiO2をCVD法により溝部２０３1の開口
部幅の半分（0.75μｍ）以上の厚さ（1.0μｍ）
となるように堆積した。この時、SiO2は基板
２０１上及び溝部２０３〜２０３5内面に徐々
に堆積され、第２１図ｄに示す如く溝部２０３
１〜２０３5の開口部まで十分埋め込まれた
CVD−SiO2膜２０５が形成された。なお、こ
の堆積時においては選択酸化法の如く高温、長
時間の熱処理が解消されることにより、n+領
域２０４…の再拡散は殆んど起きなかつた。
〔〕 次いで、CVD−SiO2膜２０５を弗化アン
モンでシリコン基板２０１主面が露出するまで
全面エツチングした。この時、基板２０１上の
CVD−SiO2膜部分の膜厚分だけ除去され、第
２１図ｅに示す如く第１の溝部２０３1〜２０
３5内にのみCVD−iO2２０５′…が残置した。
モンでシリコン基板２０１主面が露出するまで
全面エツチングした。この時、基板２０１上の
CVD−SiO2膜部分の膜厚分だけ除去され、第
２１図ｅに示す如く第１の溝部２０３1〜２０
３5内にのみCVD−iO2２０５′…が残置した。
〔〕 次いで、互に近接して設けられた第１の溝
部２０３2〜２０３5の両端の溝部２０３2〜２
０３5の残存CVD−SiO2２０５′上の一部から
該溝部間の領域以外をレジスト膜２０６で覆つ
た後、リアクテイブイオンエツチングを施し
た。この時、第２１図ｆに示す如く、レジスト
膜２０６から露出した溝部２０３2〜２０３5間
のシリコン基板２０１部分が選択的に除去され
垂直に近い側面をもち、幅1μｍ、深さ2μｍの
３つの第２の溝部２０７1〜２０７3が形成され
た。ひきつづき、同レジスト膜２０６をマスク
として基板２０１と逆導電型の不純物である燐
又は砒素を加速電圧50keV、ドーズ量１×
1016／cm2の条件でイオン注入した後、熱処理を
施して前記第２の溝部２０７1〜２０７3の底部
に拡散領域としてのn+領域２０４′を形成した
（第２１図ｇ図示）。
部２０３2〜２０３5の両端の溝部２０３2〜２
０３5の残存CVD−SiO2２０５′上の一部から
該溝部間の領域以外をレジスト膜２０６で覆つ
た後、リアクテイブイオンエツチングを施し
た。この時、第２１図ｆに示す如く、レジスト
膜２０６から露出した溝部２０３2〜２０３5間
のシリコン基板２０１部分が選択的に除去され
垂直に近い側面をもち、幅1μｍ、深さ2μｍの
３つの第２の溝部２０７1〜２０７3が形成され
た。ひきつづき、同レジスト膜２０６をマスク
として基板２０１と逆導電型の不純物である燐
又は砒素を加速電圧50keV、ドーズ量１×
1016／cm2の条件でイオン注入した後、熱処理を
施して前記第２の溝部２０７1〜２０７3の底部
に拡散領域としてのn+領域２０４′を形成した
（第２１図ｇ図示）。
〔〕 次いで、レジスト膜２０６を除去した後、
SiO2をCVD法により溝部２０７1〜２０７3の
開口部幅の半分（0.5μｍ）以上の厚さ（0.8μ
ｍ）となるように堆積した。この時、SiO2は
基板２０１上及び第２の溝部２０７1〜２０７3
内面に徐々に堆積され、第２１図ｈに示す如く
第２の溝部２０７1〜２０７3の開口部まで十分
埋め込まれたCVD−SiO2膜２０８が形成され
た。なお、このCVD過程で第１の溝部２０３2
〜２０３5底部のn+領域１０４…と第２の溝部
２０７1〜２０７3底部のn+領域１０４′…が一
体化されて広幅のn+領域２０４″が形成され
た。
SiO2をCVD法により溝部２０７1〜２０７3の
開口部幅の半分（0.5μｍ）以上の厚さ（0.8μ
ｍ）となるように堆積した。この時、SiO2は
基板２０１上及び第２の溝部２０７1〜２０７3
内面に徐々に堆積され、第２１図ｈに示す如く
第２の溝部２０７1〜２０７3の開口部まで十分
埋め込まれたCVD−SiO2膜２０８が形成され
た。なお、このCVD過程で第１の溝部２０３2
〜２０３5底部のn+領域１０４…と第２の溝部
２０７1〜２０７3底部のn+領域１０４′…が一
体化されて広幅のn+領域２０４″が形成され
た。
〔〕 次いで、CVD−SiO2膜２０８を弗化アン
モンで、シリコン基板２０１主面が露出するま
で全面エツチングした。この時、第２１図ｉに
示す如く基板２０１上のCVD−SiO2膜部分の
膜厚分だけ除去され、第２の溝部２０７1〜２
０７3にCVD−SiO2２０８′…が残置し、この
溝部２０７1〜２０７3両側の第１の溝部２０３
２〜２０３5に残置したCVD−SiO2２０５′と一
体化されることにより広幅（7μｍ）のフイー
ルド領域２０９が形成された。なお、第１図の
溝部２０３1に残置したCVD−SiO2２０５′は
幅1.5μｍのフイールド領域２０９′として利用
される。その後、狭いフイールド領域２０９′
と広幅のフイールド領域２０９で分離された島
状の素子形成領域にゲート酸化膜２１０を介し
て多結晶シリコンからなるゲート電極２１１を
形成し、砒素拡散を行なつて、ソース、ドレイ
ンとしてのn+領域２１２，２１３を形成した。
更に、CVD−SiO2からなる層間絶縁膜２１４
を堆積し、ゲート電極２１１及びn+領域２１
２，２１３に対応する層間絶縁膜２１４部分に
コンタクトホール２１５…（ゲート電極のコン
タクトホールは図示せず）を開孔した後、全面
にAl膜を真空蒸着し、電極分離を施してソー
ス取出しAl電極２１６、ドレイン取出しAl電
極２１７及びゲート取出しAl電極（図示せず）
を形成してｎチヤンネルMOSLSIを製造した
（第２１図ｊ図示）。
モンで、シリコン基板２０１主面が露出するま
で全面エツチングした。この時、第２１図ｉに
示す如く基板２０１上のCVD−SiO2膜部分の
膜厚分だけ除去され、第２の溝部２０７1〜２
０７3にCVD−SiO2２０８′…が残置し、この
溝部２０７1〜２０７3両側の第１の溝部２０３
２〜２０３5に残置したCVD−SiO2２０５′と一
体化されることにより広幅（7μｍ）のフイー
ルド領域２０９が形成された。なお、第１図の
溝部２０３1に残置したCVD−SiO2２０５′は
幅1.5μｍのフイールド領域２０９′として利用
される。その後、狭いフイールド領域２０９′
と広幅のフイールド領域２０９で分離された島
状の素子形成領域にゲート酸化膜２１０を介し
て多結晶シリコンからなるゲート電極２１１を
形成し、砒素拡散を行なつて、ソース、ドレイ
ンとしてのn+領域２１２，２１３を形成した。
更に、CVD−SiO2からなる層間絶縁膜２１４
を堆積し、ゲート電極２１１及びn+領域２１
２，２１３に対応する層間絶縁膜２１４部分に
コンタクトホール２１５…（ゲート電極のコン
タクトホールは図示せず）を開孔した後、全面
にAl膜を真空蒸着し、電極分離を施してソー
ス取出しAl電極２１６、ドレイン取出しAl電
極２１７及びゲート取出しAl電極（図示せず）
を形成してｎチヤンネルMOSLSIを製造した
（第２１図ｊ図示）。
本実施例で得たMOSLSIは狭い幅のフイー
ルド領域２０９′と広幅のフイールド領域２０
９を有すると共に、フイールド領域２０９，２
０９′形成後のシリコン基板２０１は前記工程
の第２１図ｉに示す如く、フイールド領域と素
子形成領域の間に段差がなく平坦であるため、
Al電極２１６，２１７を形成した場合、フイ
ールド領域と素子形成領域間で段切れなどに対
し有利な構造となつている。また、埋め込み拡
散領域としてのn+領域２０４，２０４″は溝部
２０３1，２０３2〜２０３5，２０７1〜２０７3
底部に存在するため、素子形成領域まで拡散す
ることなく、LSIの集積化に大いに貢献した。
また埋め込み拡散層と表面の拡散層とのコンタ
クトを得るのは実施例１と同様にして行なえば
よい。
ルド領域２０９′と広幅のフイールド領域２０
９を有すると共に、フイールド領域２０９，２
０９′形成後のシリコン基板２０１は前記工程
の第２１図ｉに示す如く、フイールド領域と素
子形成領域の間に段差がなく平坦であるため、
Al電極２１６，２１７を形成した場合、フイ
ールド領域と素子形成領域間で段切れなどに対
し有利な構造となつている。また、埋め込み拡
散領域としてのn+領域２０４，２０４″は溝部
２０３1，２０３2〜２０３5，２０７1〜２０７3
底部に存在するため、素子形成領域まで拡散す
ることなく、LSIの集積化に大いに貢献した。
また埋め込み拡散層と表面の拡散層とのコンタ
クトを得るのは実施例１と同様にして行なえば
よい。
さて本実施例では２０５′下と２０８′下の両
者の部分にn+領域を設けたが少なくともどち
らか一方だけn+領域であればよい（第２２図
ａ，ｂ図示）。さらに２０５′下又は２０８′下
の全領域でなくごく一部の領域かn+領域であ
つてもよい。また２０５′の下と２０８′の下の
どちらか一方だけかp+領域であつてもよいし
さらに２０５′と２０８′に関係なく写真蝕刻法
などを用いることにより、n+領域とp+領域が
混在していてもよい。特に第２３図に示すよう
にフイールドの端の部分はp+層２０４ａ、フ
イールドの中央部はn+層２０４とすればフ
イールドの反転防止に対しても余裕ができる。
又本実施例において半導体基板に第１にょ溝部
又は第２の溝部を設けた後に半導体基板全面も
しくは少なくとも溝部の一部を酸化又は窒化処
理して溝部が塞がれない程度の酸化膜又は窒化
膜を成長させてもよい。この場合不純物のドー
ピングは酸化膜又は窒化膜の形成前に行なつて
もよいし形成後に行なつてもよい。
者の部分にn+領域を設けたが少なくともどち
らか一方だけn+領域であればよい（第２２図
ａ，ｂ図示）。さらに２０５′下又は２０８′下
の全領域でなくごく一部の領域かn+領域であ
つてもよい。また２０５′の下と２０８′の下の
どちらか一方だけかp+領域であつてもよいし
さらに２０５′と２０８′に関係なく写真蝕刻法
などを用いることにより、n+領域とp+領域が
混在していてもよい。特に第２３図に示すよう
にフイールドの端の部分はp+層２０４ａ、フ
イールドの中央部はn+層２０４とすればフ
イールドの反転防止に対しても余裕ができる。
又本実施例において半導体基板に第１にょ溝部
又は第２の溝部を設けた後に半導体基板全面も
しくは少なくとも溝部の一部を酸化又は窒化処
理して溝部が塞がれない程度の酸化膜又は窒化
膜を成長させてもよい。この場合不純物のドー
ピングは酸化膜又は窒化膜の形成前に行なつて
もよいし形成後に行なつてもよい。
本実施例において少なくとも第１の溝部を設
けた半導体基板に絶縁材料を堆積後、又は第２
の溝部を設けた半導体基板に絶縁材料を堆積
後、絶縁膜の全体もしくは一部の表層に低温溶
融化物質をドーピングし、しかる後に絶縁膜の
ドーピング層を溶融させてもよい。
けた半導体基板に絶縁材料を堆積後、又は第２
の溝部を設けた半導体基板に絶縁材料を堆積
後、絶縁膜の全体もしくは一部の表層に低温溶
融化物質をドーピングし、しかる後に絶縁膜の
ドーピング層を溶融させてもよい。
さらに本実施例において少なくとも第１の溝
部を設けた半導体基板に絶縁材料を堆積後又は
第２の溝部を設けた同基板に絶縁材料を堆積
後、絶縁膜の全体もしくは一部の上に低温溶融
性絶縁膜を堆積し、しかる後これを溶融化せし
めてもよい。
部を設けた半導体基板に絶縁材料を堆積後又は
第２の溝部を設けた同基板に絶縁材料を堆積
後、絶縁膜の全体もしくは一部の上に低温溶融
性絶縁膜を堆積し、しかる後これを溶融化せし
めてもよい。
実施例 ７
〔〕 まず、シリコン基板（ｐ型、結晶方位：
（100））３０１に写真蝕刻法などを用いてレジ
スト膜３０２のパターニングを行なう（第２４
図ａ図示）。
（100））３０１に写真蝕刻法などを用いてレジ
スト膜３０２のパターニングを行なう（第２４
図ａ図示）。
〔〕 次に、レジスト膜３０２をマスクとして、
エツチングを行ない、垂直又は垂直に近い側面
をもつた幅の狭い溝部３０３を形成する。この
溝部３０３の深さは例えば2μｍとする。また、
エツチングの方法は、イオンエツチングやリア
クテイブイオンエツチングであつてもよい（第
２４図ｂ図示）。
エツチングを行ない、垂直又は垂直に近い側面
をもつた幅の狭い溝部３０３を形成する。この
溝部３０３の深さは例えば2μｍとする。また、
エツチングの方法は、イオンエツチングやリア
クテイブイオンエツチングであつてもよい（第
２４図ｂ図示）。
〔〕 次に、レジスト膜３０２をマスクとして例
えば燐又は砒素を加速電圧50keV、ドーズ量１
×1016／cm2の条件でイオン注入し、溝部３０３
の底部にn+領域（埋め込み拡散領域）３０４
を形成する（第２４図ｃ図示）。
えば燐又は砒素を加速電圧50keV、ドーズ量１
×1016／cm2の条件でイオン注入し、溝部３０３
の底部にn+領域（埋め込み拡散領域）３０４
を形成する（第２４図ｃ図示）。
〔〕 次に、レジスト膜３０２を剥離した後、溝
部３０３の幅の半分以上の膜厚（例えば溝部３
０３の幅が1.0μｍのときは0.5μｍ以上の膜厚と
して例えば0.6μｍ）の絶縁膜（例えばCVD−
SiO2膜又はSi3N4膜）３０５を堆積し溝部３０
３を埋める（第２４図ｄ図示）。
部３０３の幅の半分以上の膜厚（例えば溝部３
０３の幅が1.0μｍのときは0.5μｍ以上の膜厚と
して例えば0.6μｍ）の絶縁膜（例えばCVD−
SiO2膜又はSi3N4膜）３０５を堆積し溝部３０
３を埋める（第２４図ｄ図示）。
〔〕 次に、絶縁膜３０５をシリコン基板３０１
が露出するまでエツチングする。これにより溝
部３０３部にのみ埋め込みフイールド絶縁膜３
０５1，３０５2，３０５3が残る（第２４図ｅ
図示す）。
が露出するまでエツチングする。これにより溝
部３０３部にのみ埋め込みフイールド絶縁膜３
０５1，３０５2，３０５3が残る（第２４図ｅ
図示す）。
〔〕 次に、シリコン基板３０１上に薄い絶縁膜
（例えば500の熱酸化膜）３０６を形成し、こ
の絶縁膜３０６上に耐酸化性膜（例えば3000
のSi3N4膜）３０７を堆積する（第２４図ｆ図
示）。
（例えば500の熱酸化膜）３０６を形成し、こ
の絶縁膜３０６上に耐酸化性膜（例えば3000
のSi3N4膜）３０７を堆積する（第２４図ｆ図
示）。
〔〕 次に、写真蝕刻法を用いて埋め込みフイー
ルド絶縁膜３０５1〜３０５3上に境界の全部又
は一部がくるようにレジスト膜３０８をパター
ニングする。そして、このレジスト膜３０８を
マスクにして耐酸化性膜３０７をエツチング
し、薄い絶縁膜３０６をエツチングし、さらに
シリコン基板３０１をエツチングし溝部３０９
を形成する。このシリコン基板３０１をエツチ
ングするときには、埋め込みフイールド絶縁膜
３０５1〜３０５3が全くエツチングされない
か、又は殆んどエツチングされないようにする
（第２４図ｇ図示）。なお、薄い絶縁膜３０６又
はシリコン基板３０１をエツチングする前にレ
ジスト膜３０８を剥離してその後のエツチング
は耐酸化性膜３０７をマスクにして行なつても
よい。また、シリコン基板３０１のエツチング
深さは後の酸化条件などによつても変るが、こ
こでは例えば5000とする。
ルド絶縁膜３０５1〜３０５3上に境界の全部又
は一部がくるようにレジスト膜３０８をパター
ニングする。そして、このレジスト膜３０８を
マスクにして耐酸化性膜３０７をエツチング
し、薄い絶縁膜３０６をエツチングし、さらに
シリコン基板３０１をエツチングし溝部３０９
を形成する。このシリコン基板３０１をエツチ
ングするときには、埋め込みフイールド絶縁膜
３０５1〜３０５3が全くエツチングされない
か、又は殆んどエツチングされないようにする
（第２４図ｇ図示）。なお、薄い絶縁膜３０６又
はシリコン基板３０１をエツチングする前にレ
ジスト膜３０８を剥離してその後のエツチング
は耐酸化性膜３０７をマスクにして行なつても
よい。また、シリコン基板３０１のエツチング
深さは後の酸化条件などによつても変るが、こ
こでは例えば5000とする。
〔〕 次に、レジスト膜３０８（工程でレジス
ト膜３０８を剥離した場合は耐酸化性膜３０
７）をマスクにして例えばボロンを加速電圧
50keV、ドーズ量１×1016／cm2でイオン注入し
溝部３０９の底部にp+領域３１０を形成する
（第２４図ｈ図示）。
ト膜３０８を剥離した場合は耐酸化性膜３０
７）をマスクにして例えばボロンを加速電圧
50keV、ドーズ量１×1016／cm2でイオン注入し
溝部３０９の底部にp+領域３１０を形成する
（第２４図ｈ図示）。
〔〕 次に、レジスト膜３０８を剥離した後、耐
酸化性膜３０７をマスクとしてフイールド酸化
を行ない、埋め込みフイールド絶縁膜３０５1，
３０５2の間のフイールド酸化膜３１１を例え
ば膜厚1μｍで形成し、幅の広いフイールド絶
縁膜を形成する。ここで、シリコン基板３０１
のエツチング深さの２倍のフイールド酸化膜３
１１を形成すれば、素子形成領域と平坦な幅の
広いフイールド絶縁領域を形成することができ
る（第２４図ｉ図示）。このとき、埋め込みフ
イールド絶縁膜３０５1，３０５2としてSi3N4
膜などを用いれば、フイールド酸化時における
フイールド酸化膜３１１の横方向への喰い込み
（バードビーク）は原理的に全く生じないし、
また埋め込みフイールド絶縁膜３０５2，３０
５3としてSiO2膜を用いた場合もバードビーク
は殆んど問題とならない。
酸化性膜３０７をマスクとしてフイールド酸化
を行ない、埋め込みフイールド絶縁膜３０５1，
３０５2の間のフイールド酸化膜３１１を例え
ば膜厚1μｍで形成し、幅の広いフイールド絶
縁膜を形成する。ここで、シリコン基板３０１
のエツチング深さの２倍のフイールド酸化膜３
１１を形成すれば、素子形成領域と平坦な幅の
広いフイールド絶縁領域を形成することができ
る（第２４図ｉ図示）。このとき、埋め込みフ
イールド絶縁膜３０５1，３０５2としてSi3N4
膜などを用いれば、フイールド酸化時における
フイールド酸化膜３１１の横方向への喰い込み
（バードビーク）は原理的に全く生じないし、
また埋め込みフイールド絶縁膜３０５2，３０
５3としてSiO2膜を用いた場合もバードビーク
は殆んど問題とならない。
〔〕 次に、耐酸化性膜３０７及びその下の薄い
絶縁膜３０６をエツチング除去する（第２４図
ｊ図示）。
絶縁膜３０６をエツチング除去する（第２４図
ｊ図示）。
〔xi〕 最後に、ゲート酸化膜３１２、ゲート電極
（例えば多結晶シリコン）３１３を設け、例え
ば砒素を拡散してソース、ドレインとなるn+
領域３１４，３１５を形成し、層間絶縁膜（例
えばCVD−SiO2膜）３１６を堆積し、コンタ
クトホール３１７を開け、例えばAlの配線３
１８，３１９を施し、LSIの主要な工程を終え
る（第２４図ｋ図示）。
（例えば多結晶シリコン）３１３を設け、例え
ば砒素を拡散してソース、ドレインとなるn+
領域３１４，３１５を形成し、層間絶縁膜（例
えばCVD−SiO2膜）３１６を堆積し、コンタ
クトホール３１７を開け、例えばAlの配線３
１８，３１９を施し、LSIの主要な工程を終え
る（第２４図ｋ図示）。
以上のような工程を用いることにより、前述の
選択酸化法を用いた場合の種々の欠点を克服する
ことがきると共に、埋め込み拡散層を下に有する
段差を有しない任意の幅のフイールド絶縁領域を
形成することが可能となる。従つて、LSIの高集
積化及び高性能化に大いに貢献することができ
る。
選択酸化法を用いた場合の種々の欠点を克服する
ことがきると共に、埋め込み拡散層を下に有する
段差を有しない任意の幅のフイールド絶縁領域を
形成することが可能となる。従つて、LSIの高集
積化及び高性能化に大いに貢献することができ
る。
ここでn+層とp+層の関係は第２５図のように
フイールド酸化膜３１１の下もn+層３０４′にし
てもよいし、逆に第２６図のようにフイールド酸
化膜３１１下のみn+層３０４′とし、他はp+層３
０４ａなどフイールドの下のどこか一部がn+層
であればどのような組合わせでもよい。
フイールド酸化膜３１１の下もn+層３０４′にし
てもよいし、逆に第２６図のようにフイールド酸
化膜３１１下のみn+層３０４′とし、他はp+層３
０４ａなどフイールドの下のどこか一部がn+層
であればどのような組合わせでもよい。
なおシリコン基板３０１に溝部３０３を形成す
る場合、第２４図ａ〜ｋに示した実施例ではレジ
スト膜３０２をマスクにして開けたが、これは写
真蝕刻法を行なう前にシリコン基板３０１に絶縁
膜（例えばSiO2膜）３２０を成長させ、その後
写真蝕刻法を用いレジスト膜３２１をマスクにし
て絶縁膜３２０、及びシリコン基板３０１をエツ
チングして溝部３０３′を形成してもよい（第２
７図図示）。
る場合、第２４図ａ〜ｋに示した実施例ではレジ
スト膜３０２をマスクにして開けたが、これは写
真蝕刻法を行なう前にシリコン基板３０１に絶縁
膜（例えばSiO2膜）３２０を成長させ、その後
写真蝕刻法を用いレジスト膜３２１をマスクにし
て絶縁膜３２０、及びシリコン基板３０１をエツ
チングして溝部３０３′を形成してもよい（第２
７図図示）。
また、この絶縁膜３２０をパターニングした
（第２８図ａ図示）後、この絶縁膜３２０をマス
クにしてエツチングを行ない、溝部３０３を形成
してもよい（第２８図ｂ図示）。
（第２８図ａ図示）後、この絶縁膜３２０をマス
クにしてエツチングを行ない、溝部３０３を形成
してもよい（第２８図ｂ図示）。
更に、溝部３０３に絶縁膜３０５を埋め込む前
に予め溝部３０３の内部に絶縁膜３２２を成長さ
せておいてもよい（第２９図図示）。この絶縁膜
３２２は例えばシリコン基板３０１を酸化して形
成してもよいし、CVD膜などを堆積してもよい。
なお、このとき溝部３０３の開口部の幅は絶縁膜
３２２の膜厚の２倍分だけ狭くなつている。
に予め溝部３０３の内部に絶縁膜３２２を成長さ
せておいてもよい（第２９図図示）。この絶縁膜
３２２は例えばシリコン基板３０１を酸化して形
成してもよいし、CVD膜などを堆積してもよい。
なお、このとき溝部３０３の開口部の幅は絶縁膜
３２２の膜厚の２倍分だけ狭くなつている。
絶縁膜３０４をエツチングして溝部３０３にの
み埋め込みフイールド絶縁膜３０５1〜３０５3を
残すとき、このフイールド絶縁膜３０５1〜３０
６3がシリコン基板３０１の表面から落ち込むよ
うな構造をとつてもよい。
み埋め込みフイールド絶縁膜３０５1〜３０５3を
残すとき、このフイールド絶縁膜３０５1〜３０
６3がシリコン基板３０１の表面から落ち込むよ
うな構造をとつてもよい。
埋め込みフイールド絶縁膜３０５1〜３０５3の
深さはそれぞれ異なつていてもよい。
深さはそれぞれ異なつていてもよい。
第２４図ａ〜ｋに示した実施例では、耐酸化性
膜３０７を堆積してから写真蝕刻法を用い耐酸化
性膜３０７及びシリコン基板３０１をエツチング
したが、始めにシリコン基板３０１をエツチング
して溝部３０９を設け、後で耐酸化性膜３０７を
堆積し、写真蝕刻法を用いて溝部３０９部の耐酸
化性膜３０７をエツチングした後でフイールド酸
化を行なつてもよい。
膜３０７を堆積してから写真蝕刻法を用い耐酸化
性膜３０７及びシリコン基板３０１をエツチング
したが、始めにシリコン基板３０１をエツチング
して溝部３０９を設け、後で耐酸化性膜３０７を
堆積し、写真蝕刻法を用いて溝部３０９部の耐酸
化性膜３０７をエツチングした後でフイールド酸
化を行なつてもよい。
第２４図ａ〜ｋに示した実施例では、耐酸化性
膜３０７をエツチングした後シリコン基板３０１
をエツチングして溝部３０９を設けてからフイー
ルド酸化を行なつていたが、耐酸化性膜３０７を
エツチングした後シリコン基板３０３をエツチン
グせずにフイールド酸化を行なつてもよい（第３
０図ａ，ｂ図示）。このとき、絶縁膜３０６は必
ずしも堆積しなくてもよい。また、絶縁膜３０６
がSiO2膜のように基板上に残置されても下の基
板（例えばシリコン基板３０１）がフイールド酸
化時に酸化されるものであれば、第３０図ａに示
すようにではなく、薄い絶縁膜３０６をエツチン
グせずにフイールド酸化を行なつてよい。
膜３０７をエツチングした後シリコン基板３０１
をエツチングして溝部３０９を設けてからフイー
ルド酸化を行なつていたが、耐酸化性膜３０７を
エツチングした後シリコン基板３０３をエツチン
グせずにフイールド酸化を行なつてもよい（第３
０図ａ，ｂ図示）。このとき、絶縁膜３０６は必
ずしも堆積しなくてもよい。また、絶縁膜３０６
がSiO2膜のように基板上に残置されても下の基
板（例えばシリコン基板３０１）がフイールド酸
化時に酸化されるものであれば、第３０図ａに示
すようにではなく、薄い絶縁膜３０６をエツチン
グせずにフイールド酸化を行なつてよい。
また、第３０図ｂの後耐酸化性膜３０７をマス
クとしてフイールド酸化膜３１１をエツチングし
て平坦な構造としてもよい（第３１図図示）。こ
の場合、シリコン基板３０１をエツチングせずに
フイールド酸化を行なつたもののみならず、シリ
コン基板３０１をエツチングしてフイールド酸化
を行なつたものについても適用される。これは、
シリコン基板３０１をエツチングしたにもかかわ
らず、フイールド酸化膜３１１が厚くつきシリコ
ン基３０１表面より上に出て平坦性が損われてい
る場合に有効である。
クとしてフイールド酸化膜３１１をエツチングし
て平坦な構造としてもよい（第３１図図示）。こ
の場合、シリコン基板３０１をエツチングせずに
フイールド酸化を行なつたもののみならず、シリ
コン基板３０１をエツチングしてフイールド酸化
を行なつたものについても適用される。これは、
シリコン基板３０１をエツチングしたにもかかわ
らず、フイールド酸化膜３１１が厚くつきシリコ
ン基３０１表面より上に出て平坦性が損われてい
る場合に有効である。
尚、以上の実施例１〜７では基板と逆導電型の
不純物のドーピングをイオン注入を基板３０１に
対しほぼ垂直に行なつていたが第３２図に示すよ
うにイオン注入を斜めに打つことにより溝部３０
３の側面にもn+領域３０４″を形成してもよく、
またこれをイオン注入でなく拡散法によつて行な
つてもよい。これは基板と同導電型の不純物のド
ーピングに関しても適用できる。
不純物のドーピングをイオン注入を基板３０１に
対しほぼ垂直に行なつていたが第３２図に示すよ
うにイオン注入を斜めに打つことにより溝部３０
３の側面にもn+領域３０４″を形成してもよく、
またこれをイオン注入でなく拡散法によつて行な
つてもよい。これは基板と同導電型の不純物のド
ーピングに関しても適用できる。
また、以上の実施例では溝は垂直又は垂直に近
いものを用いたが、必ずしもこれにかぎらず側面
が傾斜角θを有する溝部４０３を形成してもよい
（第３３図ａ、ｂ図示）、このとき堆積すべき絶縁
膜４０５の厚さは溝の開口部の巾をａとすれば
（acot（θ／２））／２以上となる。この場合、底
部が平坦で側面が傾斜した溝部を用いてもよい。
いものを用いたが、必ずしもこれにかぎらず側面
が傾斜角θを有する溝部４０３を形成してもよい
（第３３図ａ、ｂ図示）、このとき堆積すべき絶縁
膜４０５の厚さは溝の開口部の巾をａとすれば
（acot（θ／２））／２以上となる。この場合、底
部が平坦で側面が傾斜した溝部を用いてもよい。
更に第３４図ａに示すように基板５０１上の絶
縁膜５０２をエツチングするときに必ずしも基板
５０１が露出するまでエツチングする必要はなく
同図ｂに示すように絶縁膜５０２′を残してゲー
ト膜、層間絶縁膜などあるいはその一部として使
用してもよい。
縁膜５０２をエツチングするときに必ずしも基板
５０１が露出するまでエツチングする必要はなく
同図ｂに示すように絶縁膜５０２′を残してゲー
ト膜、層間絶縁膜などあるいはその一部として使
用してもよい。
その他、第３５図ａに示すように基板５０１上
のマスク材５０４をマスクとして基板５０１に溝
部５０３を設けたときにはこのマスクを残してお
いて絶縁膜５０２を堆積し、次に絶縁膜５０２を
エツチングするときマスク材５０４が残るように
してもよい（第３５図ｂ図示）。
のマスク材５０４をマスクとして基板５０１に溝
部５０３を設けたときにはこのマスクを残してお
いて絶縁膜５０２を堆積し、次に絶縁膜５０２を
エツチングするときマスク材５０４が残るように
してもよい（第３５図ｂ図示）。
第１図ａ〜ｆは従来の選択酸化法を採用したｎ
チヤンネルMOSLSIの製造工程を示す断面図、
第２図は前記工程の選択酸化後の半導体基板状態
を示す拡大断面図、第３図ａ，ｂは従来の選択酸
化法の問題点を説明するための断面図、第４図〜
第６図は夫々従来の選択酸化法を用いた場合に発
生する基板電位のゆれを説明するための断面図、
第７図ａ〜ｆは本発明の実施例１におけるｎチヤ
ンネルMOSLSIの製造工程を示す断面図、第８
図、第９図は従来法及び実施例１で形成したフイ
ールド領域で分離された素子間の長さ変化を示す
断面図、第１０図は基板の溝部を浅くしてフイー
ルド領域下のn+領域と基板表面のn+領域を接触
させた状態を示す断面図、第１１図、第１２図は
夫々実施例１の変形例を示す断面図、第１３図
ａ，ｂ、第１４図ａ，ｂは夫々本発明の実施例１
の変形例を示す溝部形成までの工程の断面図、第
１５図ａ〜ｃは本発明の実施例２における
MOSLSIのフイールド領域形成工程を示す平面
図、第１６図ａ，ｂは本発明の実施例３における
MOSLSIのフイールド領域形成工程を示す断面
図、第１７図ａ〜ｄは本発明の実施例４における
MOSLSIのフイールド領域形成工程を示す断面
図、第１８図ａ，ｂは実施例４の変形例であるフ
イールド領域形成工程を示す断面図、第１９図ａ
〜ｅは本発明の実施例５におけるMOSLSIのフ
イールド領域形成工程を示す断面図、第２０図は
実施例５の変形例であるフイールド領域形成後の
状態を示す断面図、第２１図ａ〜ｊは本発明の実
施例６におけるMOSLSIの製造工程を示す断面
図、第２２図ａ，ｂ、第２３図は夫々実施例６の
変形例であるフイールド領域形成後の状態を示す
断面図、第２４図ａ〜ｋは本発明の実施例７にお
けるMOSLSIの製造工程を示す断面図、第２５
図、第２６図は夫々実施例７の変形例であるフイ
ールド領域形成後の状態を示す断面図、第２７
図、第２８図ａ，ｂは前記実施例７の溝部形成の
変形例を示す断面図、第２９図は実施例７の更に
他の変形例を示す断面図、第３０図ａ，ｂ、第３
１図は夫々前記実施例７のフイールド領域形成の
変形例を示す断面図、第３２図、第３３図ａ，
ｂ、第３４図ａ，ｂ、第３５図ａ，ｂは夫々本発
明の他の実施例を示すフイールド領域形成工程を
示す断面図である。 １０１，２０１，３０１，４０１，５０１……
半導体基板、１０３，１０３1〜１０３4，２０３
１〜２０３5，３０３，４０３，５０３……溝部、
１０４，２０４，２０４′，２０４″，２０４，
３０４，３０４′……n+領域（配線層）、１０４
ａ，２０４ａ，３０４ａ……p+領域（反転防止
層）、１０５，２０５，３０５……CVD−SiO2
膜、１０６，１０６1，１０６2，１０６，２０
９，２０９′，３０５1〜３０５3，３１１……フ
イールド領域、１０８，２１１，３１３……ゲー
ト電極、１０９，２１２，３１４……n+型ソー
ス領域、１１０，２１３，３１５……n+型ドレ
イン領域、１１３，１１４，２１６，２１７，３
１８，３１９……Al配線。
チヤンネルMOSLSIの製造工程を示す断面図、
第２図は前記工程の選択酸化後の半導体基板状態
を示す拡大断面図、第３図ａ，ｂは従来の選択酸
化法の問題点を説明するための断面図、第４図〜
第６図は夫々従来の選択酸化法を用いた場合に発
生する基板電位のゆれを説明するための断面図、
第７図ａ〜ｆは本発明の実施例１におけるｎチヤ
ンネルMOSLSIの製造工程を示す断面図、第８
図、第９図は従来法及び実施例１で形成したフイ
ールド領域で分離された素子間の長さ変化を示す
断面図、第１０図は基板の溝部を浅くしてフイー
ルド領域下のn+領域と基板表面のn+領域を接触
させた状態を示す断面図、第１１図、第１２図は
夫々実施例１の変形例を示す断面図、第１３図
ａ，ｂ、第１４図ａ，ｂは夫々本発明の実施例１
の変形例を示す溝部形成までの工程の断面図、第
１５図ａ〜ｃは本発明の実施例２における
MOSLSIのフイールド領域形成工程を示す平面
図、第１６図ａ，ｂは本発明の実施例３における
MOSLSIのフイールド領域形成工程を示す断面
図、第１７図ａ〜ｄは本発明の実施例４における
MOSLSIのフイールド領域形成工程を示す断面
図、第１８図ａ，ｂは実施例４の変形例であるフ
イールド領域形成工程を示す断面図、第１９図ａ
〜ｅは本発明の実施例５におけるMOSLSIのフ
イールド領域形成工程を示す断面図、第２０図は
実施例５の変形例であるフイールド領域形成後の
状態を示す断面図、第２１図ａ〜ｊは本発明の実
施例６におけるMOSLSIの製造工程を示す断面
図、第２２図ａ，ｂ、第２３図は夫々実施例６の
変形例であるフイールド領域形成後の状態を示す
断面図、第２４図ａ〜ｋは本発明の実施例７にお
けるMOSLSIの製造工程を示す断面図、第２５
図、第２６図は夫々実施例７の変形例であるフイ
ールド領域形成後の状態を示す断面図、第２７
図、第２８図ａ，ｂは前記実施例７の溝部形成の
変形例を示す断面図、第２９図は実施例７の更に
他の変形例を示す断面図、第３０図ａ，ｂ、第３
１図は夫々前記実施例７のフイールド領域形成の
変形例を示す断面図、第３２図、第３３図ａ，
ｂ、第３４図ａ，ｂ、第３５図ａ，ｂは夫々本発
明の他の実施例を示すフイールド領域形成工程を
示す断面図である。 １０１，２０１，３０１，４０１，５０１……
半導体基板、１０３，１０３1〜１０３4，２０３
１〜２０３5，３０３，４０３，５０３……溝部、
１０４，２０４，２０４′，２０４″，２０４，
３０４，３０４′……n+領域（配線層）、１０４
ａ，２０４ａ，３０４ａ……p+領域（反転防止
層）、１０５，２０５，３０５……CVD−SiO2
膜、１０６，１０６1，１０６2，１０６，２０
９，２０９′，３０５1〜３０５3，３１１……フ
イールド領域、１０８，２１１，３１３……ゲー
ト電極、１０９，２１２，３１４……n+型ソー
ス領域、１１０，２１３，３１５……n+型ドレ
イン領域、１１３，１１４，２１６，２１７，３
１８，３１９……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の所望部分に垂直もしくは垂直に
近い側面を有する第１の溝部を少なくとも２つ以
上近接して形成する工程と、 少なくとも１つの溝部内に前記基板と逆導電型
の不純物をドーピングして配線層を形成する工程
と、 前記第１の溝部を含む前記半導体基板全面に絶
縁材料を少なくとも近接した２つ以上の第１の溝
部の開口部の短い幅の半分以上の厚さとなるよう
に堆積する工程と、 前記堆積により形成された絶縁膜を前記基板主
面が露出するまでエツチングして少なくとも近接
した２つ以上の第１の溝部内に絶縁材料を残置さ
せる工程と、 前記絶縁材料が残置され、近接した２つ以上の
第１の溝部間の半導体基板部分を選択的にエツチ
ングして第２の溝部を形成する工程と、 前記半導体基板全面に絶縁材料を前記第２の溝
部の開口部の短い幅の半分以上の厚さとなるよう
に堆積する工程と、 前記堆積により形成された絶縁膜を前記基板主
面が露出するまでエツチングして前記第２の溝部
内に絶縁材料を残置させ、前記第２の溝部の両側
の前記第１の溝部内に残置させた絶縁材料と一体
化させることにより広幅のフイールド領域を形成
する工程と、 を具備したことを特徴とする半導体装置の製造方
法。 ２ 第２の溝部の形成直後に半導体基板と逆導電
型の不純物をドーピングすることを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方
法。 ３ 半導体基板に第１の溝部を形成した後、もし
くは第２の溝部を形成した後に、少なくとも前記
溝部を酸化処理または窒化処理を施して前記溝部
が塞がれない程度の酸化膜または窒化膜を成長さ
せることを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ４ 第１の溝部が形成された半導体基板に絶縁材
料を堆積した後、もしくは第２の溝部が形成され
た半導体基板に絶縁材料を堆積した後に、絶縁膜
の全体もしくは一部に低温溶融性物質をドーピン
グし、しかる後に前記絶縁膜のドーピング層を溶
融化せしめることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。 ５ 第１の溝部が形成された半導体基板に絶縁材
料を堆積した後、もしくは第２の溝部が形成され
た半導体基板に絶縁材料を堆積した後に、絶縁膜
の全体もしくは一部に低温溶融性絶縁膜を堆積
し、しかる後に前記低温溶融性絶縁膜を溶融化せ
しめることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ６ 半導体基板に第１の溝部を形成した後、もし
くは第２の溝部を形成した後に、前記溝部の一部
に前記基板と同導電型の不純物をドーピングし、
その直後に前記基板と逆導電型の不純物をドーピ
ングすることを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。 ７ 半導体基板の所望部分に垂直もしくは垂直に
近い側面を有する第１の溝部を少なくとも２つ以
上近接して形成する工程と、 少なくとも１つの溝部内に前記基板と逆導電型
の不純物をドーピングして配線層を形成する工程
と、 前記第１の溝部を含む前記半導体基板全面に絶
縁材料を少なくとも近接した２つ以上の第１の溝
部の開口部の最小の幅の半分以上の厚さとなるよ
うに堆積する工程と、 前記堆積により形成された絶縁膜を前記基板主
面が露出するまでエツチングして前記第１の溝部
内に絶縁材料を残置させる工程と、 前記絶縁材料が残置された半導体基板主面に耐
酸化性膜を堆積し、前記第１の溝部間に位置する
前記耐酸化性膜部分を選択的にエツチングして第
２の溝部を形成する工程と、 前記耐酸化性膜をマスクとしてフイールド酸化
を行ない、前記第１の溝部間を酸化膜で埋め、前
記第１の溝部内に残置させた絶縁材料と一体化さ
せることにより広幅のフイールド領域を形成する
工程と、 を具備したことを特徴とする半導体装置の製造方
法。 ８ 第２の溝部の形成直後に半導体基板と逆導電
型の不純物をドーピングすることを特徴とする特
許請求の範囲第７項記載の半導体装置の製造方
法。 ９ 第１の溝部内に絶縁材料が残置された半導体
基板主面に、耐酸化性膜を堆積した後、前記第１
の溝部間に位置する前記耐酸化性膜部分を選択的
にエツチングし、さらに露出する前記基板表面を
エツチングすることにより、前記第１の溝部内に
残置された絶縁材料を少なくとも側面の一部とし
て有する第２の溝部を形成し、しかる後前記耐酸
化性膜をマスクとしてフイールド酸化を行なうこ
とを特徴とする特許請求の範囲第７項記載の半導
体装置の製造方法。 １０ 絶縁材料が残置された第１の溝部間に位置
する半導体基板部分を選択的にエツチングするこ
とにより前記第１の溝部内に残置された絶縁材料
を少なくとも側面の一部に有する第２の溝部を形
成した後、耐酸化性膜を堆積し、さらに前記第２
の溝部に対応する前記耐酸化性膜部分を選択的に
エツチングし、しかる後前記耐酸化性膜をマスク
としてフイールド酸化を行なうことを特徴とする
特許請求の範囲第７項記載の半導体装置の製造方
法。 １１ 半導体基板に第１の溝部を形成した後に、
少なくとも前記溝部を酸化処理または窒化処理を
施して前記溝部が塞がれない程度の酸化膜または
窒化膜を成長させることを特徴とする特許請求の
範囲第７項記載の半導体装置の製造方法。 １２ 第１の溝部が形成された半導体基板に絶縁
材料を堆積した後に、絶縁膜の全体もしくは一部
に低温溶融性物質をドーピングし、しかる後に前
記絶縁膜のドーピング層を溶融化せしめることを
特徴とする特許請求の範囲第７項記載の半導体装
置の製造方法。 １３ 第１の溝部が形成された半導体基板に絶縁
材料を堆積した後に、絶縁膜の全体もしくは一部
に低温溶融性絶縁膜を堆積し、しかる後に前記低
温溶融性絶縁膜を溶融化せしめることを特徴とす
る特許請求の範囲第７項記載の半導体装置の製造
方法。 １４ 半導体基板に第１の溝部を形成した後、も
しくは第２の溝部を形成した後に、前記溝部の一
部に前記基板と同導電型の不純物をドーピング
し、その直後に前記基板と逆導電型の不純物をド
ーピングすることを特徴とする特許請求の範囲第
７項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654781A JPS5848437A (ja) | 1981-09-17 | 1981-09-17 | 半導体装置の製造方法 |
| US06/418,802 US4491486A (en) | 1981-09-17 | 1982-09-16 | Method for manufacturing a semiconductor device |
| DE8282108596T DE3280101D1 (de) | 1981-09-17 | 1982-09-17 | Integrierte schaltungsanordnungen mit dielektrischen isolationsmassen und verfahren zur herstellung dieser anordnungen. |
| EP82108596A EP0091984B1 (en) | 1981-09-17 | 1982-09-17 | Integrated circuit devices comprising dielectric isolation regions and methods for making such devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14654781A JPS5848437A (ja) | 1981-09-17 | 1981-09-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848437A JPS5848437A (ja) | 1983-03-22 |
| JPH0363220B2 true JPH0363220B2 (ja) | 1991-09-30 |
Family
ID=15410120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14654781A Granted JPS5848437A (ja) | 1981-09-17 | 1981-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848437A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59181641A (ja) * | 1983-03-31 | 1984-10-16 | Fujitsu Ltd | 半導体装置 |
| KR0151267B1 (ko) * | 1995-05-23 | 1998-12-01 | 문정환 | 반도체장치의 제조방법 |
| KR100236097B1 (ko) * | 1996-10-30 | 1999-12-15 | 김영환 | 반도체 장치의 격리막 형성방법 |
| JP2005303253A (ja) * | 2004-03-18 | 2005-10-27 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147878A (ja) * | 1974-05-17 | 1975-11-27 | ||
| JPS5643171B2 (ja) * | 1978-08-04 | 1981-10-09 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643171U (ja) * | 1979-09-10 | 1981-04-20 |
-
1981
- 1981-09-17 JP JP14654781A patent/JPS5848437A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50147878A (ja) * | 1974-05-17 | 1975-11-27 | ||
| JPS5643171B2 (ja) * | 1978-08-04 | 1981-10-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848437A (ja) | 1983-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US4394196A (en) | Method of etching, refilling and etching dielectric grooves for isolating micron size device regions | |
| US4491486A (en) | Method for manufacturing a semiconductor device | |
| US4532696A (en) | Method of manufacturing a semiconductor device for forming a deep field region in a semiconductor substrate | |
| JPH0479133B2 (ja) | ||
| US6015726A (en) | Semiconductor device and method of producing the same | |
| EP0390219B1 (en) | Semiconductor device and method of manufacturing the same | |
| JPH0351108B2 (ja) | ||
| JPS58220445A (ja) | 半導体集積回路の製造方法 | |
| JPS6355780B2 (ja) | ||
| JPH0363220B2 (ja) | ||
| KR930005508B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPS60226136A (ja) | 相補型金属絶縁物半導体装置およびその製法 | |
| JPS6119111B2 (ja) | ||
| JPH08130309A (ja) | 半導体装置及びその製造方法 | |
| JPS60241261A (ja) | 半導体装置およびその製造方法 | |
| JP3143993B2 (ja) | 半導体装置の製造方法 | |
| JPS60244043A (ja) | 相補型半導体装置の製造方法 | |
| JPH02161750A (ja) | 半導体装置の製造方法 | |
| JPH0338742B2 (ja) | ||
| JPS6237960A (ja) | 読み出し専用半導体記憶装置の製造方法 | |
| JPH08288406A (ja) | 半導体装置及びその製造方法 | |
| JP2596182B2 (ja) | Ｍｏｓ型読出し専用記憶装置の製造方法 | |
| JPS5834942A (ja) | 半導体装置の製造方法 | |
| JPS62162343A (ja) | 半導体装置の製造方法 |