JPS5834942A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特にＭＯＳ　
ＬＳＩ　（Ｍｅｔａｌ　０ｘｉｄｅ　５ｅｔｎｉｃｏｎ
ｄｕｃｔｏｒ　Ｌａｒｇｅ　ＳｃａｌｅＩｎｔｅｇｒａ
ｔｅｄ　Ｃ１ｒｃｕｉｔ　　）の素子間分離技術の改良
及びそれに伴う配線の改良に関するものでろる。

従来、半導体装置特にＭＯ８ＬＳＩの製造工程での素子
間分離方法としては、選択酸化法が一般的に用いられて
いる。この方法をｎ−チャンネルＭＯ８ＬＳＩを例にし
て以下に説明する。

まず、第１図（ａ）に示す如＜　（１００）の結晶面を
もつｐ型Ｓｉ基板ｌ上にＳｉｎ、膜２を熱酸化により成
長させ、更にこの５ｉ−ｆＸ２上にＳｌ、Ｎ４膜３を堆
積する。

つづいて、写真蝕刻法により；４ｃ子影形成にレジス）
ｆｆ１４を形成し、これをマスクとして素子形成部以外
の８４．Ｎ、膜をエツチング除去してＳｉ、Ｎ、パター
ン３を形成する。その後、例えばボロンのイオン注入を
行なってフィールド部にチャンネルストッパ領域として
のｐ＋憤職域５形成する（第１図（ｂ）図示）ただし基
板の濃度が高い場合にはチャネルストッパーが必要でな
い場合もある。レジスト膜４を除去後、Ｓｉ、Ｎ４ハタ
ーン３をマスクとしてウェット酸化を施し選択的に厚い
フィールド酸化膜６を成長させる（第１図（Ｃ）図示）
。ひきつづき、８１．Ｎ。

パターン３及びＳｉｎ、膜２をエツチング除去してフィ
ールド酸化膜６で分離された素子形成領域７を形成する
（第１図（ｄ）図示）。次いで、第１図（ｅ）に示す如
く素子形成領域７にゲート酸化膜８を介して多結晶シリ
コンからなるゲート電極９を形成した後、例えば砒素を
拡散してソース、ドレインとしてのｎ＋＋域１０．１１
を形成する。最後に層間絶縁膜としてのＣＶＬ）　−ｓ
ｉｏ、膜１２を堆積し、ｎ領域１０゜１１及びゲート電
極９に対応するＣＶＤ　−８１０，膜１２部分にコンタ
クトホール１３・・・を開孔した後、Ａ１配線１４・・
・を形成してｎチャンネルＭＯ８ＬＳＩを製造する（第
１図（ｆ）図示）。

しかしながら、上述した従来の選択酸化法を用いてＭＯ
８ＬＳＩを製造する方法にあっては次に示すような種々
の欠点があった。

第２図は前記第１図（Ｃ）に示すＳｉ、Ｎ、パターン３
をマスクにしてフィールド酸化膜６を形成した時の断面
構造を詳しく描いたものである。一般に選択酸化法では
フィールド酸化膜６が８　ｉ　、　Ｎ、パターン３の下
の領域に喰い込んで成長することが知られている（同第
２図のＦ領域）。これはフィールド酸化中に酸化剤が８
４　、　Ｎ、パターン３下の薄いＳ’Ｏｔ＠２　！−通
して拡散していくために酸化膜が形成される部分Ｄ１い
わゆるバードビークとフィールド酸化ＰＸ６の厚い部分
が横力向にも回り込んだ部分Ｅとからなる。Ｆの長さは
たとえばＳｉ、Ｎ、・くターン３の厚さが１００ＯＡ、
その下のＳｉｎ、膜２がｘｏｏｏ′にの条件で、１μｍ
の膜厚のフィールド酸化膜６を成長させた場合、約１μ
ｍに達する。このため、フィールド領域の巾Ｃは８ｉ、
Ｎ、・くターン３′間の距離人を２μｍとすると、Ｆが
１μｍであるから４μｍ以下に小さくできずＬＳＩの集
積化にとって大きな訪げとなる。このようなことから、
最近、Ｓｉ、Ｎ４ノくターン３を厚くし、この下のＳｉ
ｎ、膜２を薄くしてノ（−ドビーク（図中のＤ部分）を
抑制する方法やフィールド酸化膜６の成長膜厚を薄くし
フィールド酸化膜の喰い込み（Ｆ）を抑制する方法が試
みられている。しかし、前者ではフィールド端部におけ
るストレスが大きくなり、欠陥が生じ易くなり、後者で
はフィールド反転電圧低下などの問題があリ、選択酸化
法による高集積化には限界がある。

また、チャネルストッパーを設けた場合はチャンネルス
トッパー用にイオン注入し九ボロンがフィールド酸化中
に横方向に再拡散して、第３図（ａ）に示す如く素子形
成領域７の一部がｐ＋領域５となり、実効的な素子領域
がＧの幅からＨの幅まで狭くなってしまう。この結果、
トランジスタの電流が減少したり、しきい値電圧が上が
ってしまうなどのナロウチャンネル効果が生じ、素子の
微細化と共に問題となる。しかも、ｐ＋領域５が横方向
に広がることにより、第３図（ｂ）の如く素子形成領域
７におけるｎ＋領域１１　（１０）とｐ＋領域５の接合
部が広くなり　％　”＋領域１０．１１と基板ｌＶＪの
浮遊キャパシタが大きくなる。この浮遊中ヤパシタは素
子が小さくなるに従い無視できなくなる。

以上のように選択酸化法を用いるとＬ８Ｉの集積化にと
ってさまざまな問題が生ずるか、フィールド領域の上部
に配線を設けることはできるが、フィールド領域の下部
に配線を設けることかで睡ない為、面積的にムダが多い
という欠点があった。

本発明は以上の点に鑑みなされたものであり選択酸化法
の種数の欠点を除去するとともにフィールド領域下部に
も配線を設け、面積の大巾な縮少をはかるものである。

以下本発明の方法全実施例を中心にして説明していく。

まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレンストパターン全形成した後、該マスク
材から４出する基板部分を所瀘朶さ選択エツチングして
溝部を設ける。この４甘、エツチング手段として反応性
イオンエツチング又はリアクティブイオンエツチングを
用いれハ、−面が略垂直な＃１１部を設けることが可能
となる。温し、その他のエツチング手段で逆テーバ状の
側面を有する４部を設けてもよい。溝部の数は、基板中
に１つ或いは２つ以上設けてもよく、１４部の深さを変
えてもよい。つづいてマスク材の除去後溝部に酸化或い
は窒化或いはＣＶＤ法などにより溝部が塞がれないよう
に溝部の内面に第１の絶縁膜を堆積する。つづいて、溝
部を含む半導体基板全面に導電材料を少なくとも１つの
溝部の開口部の短い幅の半分以上の厚さとなるように堆
積して少なくとも１つの溝部の開口部まで導電材料で埋
める。

かかる導電材料としては例えばｎタイプｐｏｌｙｓｌ。

ｐタイプｐｏｌｙ８ｉ　、　ｎタイプシングルｉ９ｉ、
ｐタイプシングルＳム、ｎタイプアモルファスＳｉ、ｐ
タイプアモルファス８ｉ　、Ｍｏ＋８ｉ２などのメタル
シリサイド、Ａｊ、、Ｍｏ、Ａｕ、などの金属があげら
れる。この導電材料の堆積手段としてはＣＶＤ法、スノ
（ツタ法などのＰＶＤ法等を挙げることができる。また
、この堆積時において、導電材料を溝部の開口部の短い
巾の半分より小さい厚さで堆積すると、溝部内に埋め込
まれた導電材料に開口部と連通ずる凹状穴が形成され、
エツチングに際し、凹状穴を介して溝部内の導電材料が
エツチングされるという不都合さを生じる。樋に導電材
料の堆積後、導電膜の全体もしくは一部の上に低溶融性
絶縁材料、例えばポロン硼化ガラス（ｔｓｓｏ）　、リ
−・ン、硫化ガラス（Ｐ２Ｏ）、或いは砒素硅化ガラス
（Ａｓ８Ｇ）等を堆積し、この低溶融性絶縁膜を溶融す
るか、いずれかの処理を施してもよい。このような手段
を採用することによって、絶縁材料の堆積条件によって
溝部に対応する部分が凹状となった場合、その凹状部を
埋めて平坦化でき、その結果全面エツチングに際して溝
部に残存した絶縁材料がその開口部のレベルより下にな
るという不都合さを防止できる等の効果を有する。

次いで、半導体基板上に堆積した導電膜をエツチング除
去し溝部内に導電膜を浅す。さらにオーバーエツチング
して溝の１ｉＥ部に導電膜が残るようにする。

エツチング手段としては、例えばエツチング液或いはグ
２ズマエッチャントを用いた全面エツチング法さらには
りアクティブイオンエツチング法などが採用し得る。

つづいて、一部を含む半導体基板全面に第２の絶縁材料
を少なくとも１つの溝部の開口部の短い幅の半分以上の
厚さとなるように堆積して少なくとも１つの溝部の開口
部まで絶縁材料で埋める。

かかる第２の絶縁材料としては、例えばＳｉｎ、、　Ｓ
ｉ、Ｎ。

或いはＡｊ、０．等を挙げることができ、場合によって
はリン硅化ガラス、ボロン硅化ガラス等の低温＃融性絶
縁材料を用いてもよい。この第２の絶縁材料の堆積手段
としてはＣＶＤ法、スパッタ法などのＰＶＤ法等を挙げ
ることができる。また、この堆積時において、第２の絶
縁材料を溝部の開口部の短い巾の半分よシ小さい厚さで
堆積すると、溝部内に填め込まれた第２の絶縁材料に開
口部と連通ずる凹状穴が形成され、エツチングに際し、
凹状穴を介して溝部内の第２の絶縁材料がエツチングさ
れるという不都合さを生じる。爽に第２の絶縁材料の堆
積後、その絶縁膜の全体もしくは一部の真層に低連融化
物質、例えばボロン、リン、砒素等をドーピングし、熱
処理して該絶縁膜のドーピング層を溶融するか、−或い
は前記絶縁膜の全体もしくは一部の上に低温溶融性絶縁
材料、例えばボロン燐硅化ガラス（ＢＰ８Ｇ）　、　　
りン硅化ガラス（ＰＳＧ）、或いは砒素硅化ガラス（Ａ
ｓＳＧ）等を堆積し、この低温溶融性絶縁膜を溶融する
か、いずれかの処理を施してもよい。このような手段を
採用するととによって、第２の絶縁材料の堆積条件によ
って溝部に対応する部分が凹状となっ九場合、その凹状
部を埋めて平坦化でき、その結果全面エツチングに際し
て溝部に残存した絶縁材料がその開口部のレベルよシ下
になるという不都合さを防止できる等の効果を有する。

次いで、半導体基板上に堆積した絶縁膜をエツチング除
去して溝部内に第２の絶縁材料を残置させたフィールド
領域を形成する。この工程におけるエツチング手段とし
ては、例えばエツチング液或いはグ２ズマエッチャント
を用いた全面エツチング法さらにはりアクティブイオン
エツチング法などが採用し得る。その後、フィールド領
域で分離された素子形成領域にＭＯＳ、バイボー−）等
の能動素子を形成して半導体装置を製造する。

フィールド反転防止用不純物の注入は溝形成直後、溝内
に第１の絶縁膜を設は丸後、導電膜をエツチングして溝
部に導電膜を残置した後の３つの段階が考えられる。た
だし基板濃度が高い場合は反転防止用不純物を注入しな
くてもよい。

しかして、本発明によれば半導体基板に溝部を設け、該
溝部を含む基板全面に第２の絶縁材料を少なくとも一つ
の溝部の開口部の短い巾の半分以上の厚さとなるように
堆積した後、絶縁膜ｔ−溝部以外の基板部分が露出する
までエツチングすることによって、マスク合せ余裕度を
とることな、く溝部に対してｔシファフインで導電層を
残置させまたその上に絶縁材料を残置で姓、これによシ
フイールド領域を形成できる丸め、以下に示すような種
々の効果を有する半導体装置を提供できる。

（１）　　フィールド領域の面積は基板に予め設けた溝
部の面積で決まるため、溝部の面積を縮小化することに
よって容易に所期目的の微細なフィールド領域を形成で
き、高集積度の半導体装置を得ることができる。

（２）　　フィールド領域の深さは面積に関係なく基板
に設は丸溝部の深さで決まるため、その深さを任意に選
択することが可能であると共に、素子間の電流リーク等
をフィールド領域で確実に阻止でき＾性能の半導体装置
を得ることができる。

（３）　　１１１部を設け、チャネルストップの不純物
を溝部に選択的にドーピングした後においては、従来の
選択酸化法のような高温、長時間の熱酸化工程をとらな
いだめ、該不純物領域が再拡散して水子形成領域の表Ｕ
ｋＪまで延びて実効的な素子領域の縮小化を防止でさる
。この場合、不純物のドーピングをイオン注入により行
なえばその不純物イオン注入層を＃１部の底部に形成す
ることがでさ、そのイオン注入層が再拡散しても水子形
成領域の衣層（素子形成部）にまで延びることがないた
め、実効的な素子領域の禰小を防止できる。

（４）フィールドの下にＡＬ　、　ｐｏｌｙｓｉなどの
配縁ノーを設けることができるので配線の占める面積が
大巾に減少する。

（５）　　フィールドの下に配線があるので、従来のフ
ィールドの上の配線との間座が容易である。

（６）　　フィールド及びフィールドの下の配線は橿込
まれており、平坦化でれるのでその後ＬＳＩプロセスが
容易となる。

次に、本発明をｎチャンネルＭＯ８ＬＳＩの製造に適用
した例について図面を参照して説明する。

実施例１ 〔１〕　　まず、（１００）の結晶面をもつ２ｍシリコ
ン基板１０１上に光蝕刻法により溝部形成予定部が除去
されたレジストパターン１０２を形成した（第４図（ａ
）図示）。つづいて、レジストパターン１０２をマスク
としてシリコン基板１０１をリアクティブイオンエツチ
ングによりエツチングした。この時、＃Ｉ４図（ｂ）に
示す如く垂直に近い側面をもち、幅ｌｐｍ、深さ２μｍ
の格子状の溝部１０３が形成された。ひきつづき、同レ
ジストパターン１０２をマスクとして基板１０１と同導
電瓜の不純物であるボロンを〃０速＜圧５０ＫｅＶ、　
　）’　−Ｘ量５　ｘ　１０”／ｉＩノＪｋ件ティ、ｔ
　７注入した後、熱処理を施して溝部１０３底部にチャ
ンネルストッパ領域としてのｐ領域１０４を形成し九（
第４図（ｅ）図示）。

なおこのとき、イオン注入ビームを傾斜させて注入する
が父は拡散法などを用いて溝部の側面にｐ＋領領域設け
てもよい。次いでたとえば熱酸化などにより第１の絶縁
膜８　ｉｏを膜９０１を全面に形成し友。この時溝部に
も第１の絶縁膜Ｓ　ｉＯ，膜が形成場れた（第４図（Ｃ
））。

次いで燐ドープトｐｏｌｙ８ｉ　９０２をＣＶＤ法によ
り溝部１０３の開口部の幅（Ｓ）の半分（０，４μｍ）
以上の厚さく０．６μｍ）となるように堆積した。この
時、燐ドーグ）ｐｏｌｙ８ｉは基板１０１及び溝部１０
３内面に徐々に堆積され、第４図（ｄ）に示す如く溝部
１０３の開口部まで十分埋め込まれた燐ドープトｐｏｌ
ｙｓｉ　９０２が形成された。

次いで燐ドープトｐｏｌｙ８ｉ　９０２をプラズマエツ
チングで溝部１０３以外の第１の絶縁膜が露出するまで
全面エツチングし、さらにオーバーエツチングを続は燐
ドープ）　ｐｏｌｙｓｉを溝部の底部に残置した。

（ＩＩ）　　次いで８ｉ０．をＣＶＤ法によシ溝部１０
３の開口部の幅（ｉ９）の半分（０，４ｐｍ）以上の厚
さく０．６μｍ）となるように堆積した。この時、Ｓｔ
Ｏ，は基板１０１及び溝部１０３内面に徐々に堆積され
、第４図（ｆ）に示す如く溝部１０３の開口部まで十分
埋め込まれたＣＶＤ−８１０，膜１０５が形成された。

なお、この堆積時においては選択酸化法の如く高温、長
時間の熱酸化処理が解消されることによシ、ｐ＋領域１
０４の再拡散は殆んど起きなかった。

〔１１１〕次イテ、ＣＶＤ　−ＳＩＯ，ｌ［１０５ヲ弗
化７７　モンで、溝部１０３以外のシリコン基板１０１
部分が露出するまで全面エツチングした。この時、基板
１０１上のＣＹＤ−８ｉＯｔ膜部分の膜厚分だけ除去さ
れ、第４図艶に示す如く溝部１０３内にのみＣＶＤ−８
４０゜が残置し、これによって基板１０１内に埋め込ま
れたフィールド領域１０６が形成された。その後、常法
に従ってフィールド領域１０６で分離された島状の素子
形成領域にゲート酸化膜１０７を介して多結晶シリコン
からなるゲート電極１０８を形成し、砒素拡散を行なっ
てソース、ドレインとしてのｎ＋領域１０９　、１１０
　ｔ’影形成九、　更１’ｌｒ、ＣＶＤ−ｓｔｏｗ　カ
ラなる層間絶縁膜１１１を堆積し、ゲート電極１０８及
びｎ＋領域１０９．１１０に対応する層関絶＠＠　１１
１部分にコンタクトホール１１２・・・（ゲート電極の
コンタクトホールは図示せず）を開孔し友後、全面にλ
ＡＩＭＫを蒸着し電極分離を施してリース取出しＭ電極
ｌ１３、ドレイン取出しす電極１１４及びゲート取出し
ＡＪ電極（図示せず）を形成してｎチャンネルＭＯ８Ｌ
ＳＩを製造した（８４図（ｈ）図示）。

本実施例１で得られ九ＭＯ８ＬＳＩはフィールド領域１
０６が溝部１０３の幅で固定されることにより、幅が１
μｍという極めてｇＬａな面積にでき、ＬＳＩ中に占め
るフィールド領域の面積の縮小化、ひいては高集積化を
達成できた。また、従来の選択酸化法で第５図（ａ）の
如く狭い幅のフィールド酸化膜６を形成すると、素子間
のチャンネル長（Ｌ）が短くなり、フィールドの反転電
圧が下がり、素子間にリーク電流が流れ易くなる傾向に
あった。これに対し、本実施例１のフィールド領１ＪＡ
１０６は第５図（ｂ）に示す如く幅が狭くと４、栗さが
例えば２μｍと十分呆いために、素子間のチャンネル長
（Ｌ′）を十分長くでき、素子間にリーク′＃を流が流
れるの’ｋ　Ｐ）ｆ止できた。

更に、フィールド領域１０６形成後のシリコン基板１０
１は前記工程の第４図（ｆ）に示す如くフィールド領域
と素子形成領域の間に段差がなく平坦であるため、人１
電極１１３，１１４を形成した場合、フィ−ルド領域と
重子形成領域間で段切れを起こすのを防止できた。チャ
ンネルストッパ領域としてのｐ＋領域１０４は溝部１０
３の底部に存在するため、素子形成領域まで拡散するこ
となく、ナロウチャンネル効果などによる素子特性の劣
化、ｐ領域１０４とソース、ドレイ／としてのｎ＋領域
１０９，１１０の接合によるｎ領域１０９，１１０の浮
遊容量の増大を防止できた。爽にまた、選択酸化法のよ
うなフィールド酸化がない丸めに、フィールド酸化膜が
Ｓｔ、Ｎ、膜下に喰い込むときに生じるストレスに伴な
うシリコン基板の欠陥発生を防止で龜る。さらに本発明
によればフィールドの下に配線９０２を設けることがで
きなおかつこの配線の上が全く平坦化されているため、
配線厘積の縮小のみならず、この上に別の配線がき九場
合に交差が容易である点や、段差がない為、写真蝕刻法
が容易であるなどメリットが多い。

なお本実施例では、第１の絶縁膜を溝内に設けてから導
電物質を溝部に鳳め込んだが導電膜として基板がｐタイ
プのと龜など基板と逆導電聾のｎタイプの多結晶、シン
グル、又はアモルファス７リコンなどを埋め込むときは
第１の絶縁膜を設ける必要はない。（第６図） さらに壽は必ずしも垂直である必要はなく傾斜０、開口
部の中履を有するとすれば溝をふさぐのに必要な堆積膜
（導電膜及び第２の絶縁膜）の厚θ さけ−（ｃｏｔ−）以上であればよい。

２

【図面の簡単な説明】

第１図（ａ）〜（０は従来の選択酸化法を採用したｎチ
ャンネルＭＯ８ＬＳＩの製造工程を示す断面図、第２図
は前記工程の選択酸化後の基板状態を示す拡大断面図、
第３図（ａ）、（ｂ）は従来の選択酸化法による問題点
を説明するための断面図、第４図（ａ）〜（ｈ）は本発
明の実施例１における４ｎチャンネルＭＯ８ＬＳＩの製
造工程を示す断面図、第５図（ａ）　、　（ｂ）は従来
法及び実施例１で形成したフィールド領域で分離された
素子間のチャンネル長の長さ変化を示す断面図、第６図
は本発明の実施例１の変形例を示す断面図である。 １０１・・・１厘シリコン基板、　　１０２・・・レジ
ストパターン、１０３・・・溝　部、 １０４・・・ｐ＋領領域チャンネルストツノ（領域）、
１０５　・−ＣＶＤ　−８ｉ０．　膜、　　１０６−７
　イー／’ド領域、１０８・・・ゲート電極、 １０９、１１０・ｎ＋領領域ソース、ドレイン）、１１
３．１１４・・・ＡＪ−電極、　　９０１・・・Ｓ　ｉ
ｏ１膜、９０２・・・導電物質。 代理人　弁理士　　則　近　憲　佑 ほか１名 第１図 第３図 第４図 １θ４ ＬＩＥ　　　Ｎ２　　１０６　　ｍ　　０４　／１２１
０６ｑρ２ゾロｐ１０５ 第　５　図　（，２）　　　　　　　　　　　　　（ｂ
ン第す図　　７．ｔｏ’； デρ２　　　　　　ＩＩＩ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の所望部分に垂直もしくは垂直に近い側
   面を有する４部を少なくとも１つ以上設ける工程と、溝
   部内に溝部が埋まらないように第１の絶縁物を堆積又は
   成長させる工程と、溝部を含む半導体基板全面に導電性
   物質を少なくとも１つの溝部の開口部の短い巾の半分以
   上の厚さとなるように堆積する工程と、この導電性物質
   をオーバーエツチングして少くとも１つの溝部の内部に
   導電性物質を残し、残した導電性物質の上面が、溝の上
   端より低くなるようＫする工程と、溝部を含む半導体基
   板全面に第２の絶縁材料を少なくとも１つの溝部の関口
   部の短い巾の半分以上の厚さとなるように堆積する工程
   と、この絶縁膜を半導体基板＊面が２出するエツチング
   して少なくとも１つのＳ部内に絶縁材料を残存させフィ
   ールド領域を形成する工程とを具備し九ことを特徴とす
   る半導体装置の製造方法。 ２、第２の絶縁材料を堆積後、該絶縁膜の全体もしくは
   一部の素層に低温溶融化物質をドーピングし熱処理を施
   して該絶縁膜のドーピング層を溶融化し、しかる後に絶
   縁膜のエツチングを行なうことを特徴とする特許請求の
   範囲第１項記載の半導体装置の製造方法。 ３、第２の絶縁材料を堆積後、職絶縁膜全体もしくは一
   部の上に低溶融性絶縁膜を堆積し、この低溶融性絶縁膜
   を溶融化し、しかる後にこれら絶縁膜のエツチングを行
   なうことを特徴とする特許請求の範囲第１項乃至第２項
   いずれか記載の半導体装置の製造方法。 ４、前記半導体基板ＶＣ溝部を設けた後、溝部の底面又
   は側面に基板と反対の導電性を有する不純物をドーピン
   グする特許請求の範囲＠１項乃至第３項いずれか記載の
   半導体装置の製造方法。 ５、不純物のドーピングを第１の絶縁物の堆積後この絶
   縁物を通して行うことを特徴とする特許請求の範囲第４
   項記載の半導体装置の製造方法。 ６、不純物のドーピングを導電性膜の堆積、エツチング
   後に溝部の側面の基板に行うことを特徴とする特許請求
   の範囲第４項記載の半導体装置の製造方法。 ７、垂直もしくは垂直に近い側面のかわりに傾斜角０を
   有する側面、ま九堆積する導電膜、絶縁膜の厚さをそれ
   ぞれ、溝部の開口部の短い巾の半分以上の厚さのかわり
   にａｃｏｔ（θ／２）／２　、　ｂ　ｃｏｔ（θ／２）
   ／２（ただしａ、ｂｒｔそれぞれ導電膜又は絶縁膜を堆
   積するときの開口部の巾）以上とすることを特徴とする
   特許請求の範囲第１乃至第６項記載の半導体装置の製造
   方法。 ８、第１の絶縁膜を堆積せず、また導電膜として基板と
   反対の導電性を有する多結晶シリコン、シングルシリコ
   ン、アモルファスシリコン、を用いることを特徴とする
   特許請求の範囲４１乃至第７項記載の半導体装置の製造
   方法。