JP2596182B2 - Ｍｏｓ型読出し専用記憶装置の製造方法 - Google Patents
Ｍｏｓ型読出し専用記憶装置の製造方法Info
- Publication number
- JP2596182B2 JP2596182B2 JP2153778A JP15377890A JP2596182B2 JP 2596182 B2 JP2596182 B2 JP 2596182B2 JP 2153778 A JP2153778 A JP 2153778A JP 15377890 A JP15377890 A JP 15377890A JP 2596182 B2 JP2596182 B2 JP 2596182B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- memory cell
- element isolation
- gate polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000002347 injection Methods 0.000 claims description 24
- 239000007924 injection Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 18
- 238000002955 isolation Methods 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 claims 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 29
- 229920005591 polysilicon Polymers 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000010410 layer Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 10
- 229910021342 tungsten silicide Inorganic materials 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型読出し専用記憶装置の製造方法に関す
る。
る。
近年、MOS型読出し専用記憶装置（以降マスクROMと称
す）の集積度は、著しく向上してきたが、最近では、RO
Mデータのコーティング法の制約から、その伸びは鈍化
している。最近のマスクROMは、高集積化が可能な、縦
積み型が主流であり、そのROMデータコーティング法
は、イオン注入によるものがほとんどである。
す）の集積度は、著しく向上してきたが、最近では、RO
Mデータのコーティング法の制約から、その伸びは鈍化
している。最近のマスクROMは、高集積化が可能な、縦
積み型が主流であり、そのROMデータコーティング法
は、イオン注入によるものがほとんどである。
まず、第２図を参照して従来技術について説明する。
第２図（ａ）〜（ｅ）の従来の縦積み型マスクROMの
製造方法を説明するための工程別断面図である。
製造方法を説明するための工程別断面図である。
最初に、第２図（ａ）に示すように、Ｐ型シリコン基
板101上に、選択的にゲート酸化膜103及びフィールド酸
化膜102を形成したのち、全面に後工程で示す、埋込酸
化膜のエッチバック阻止膜106としてポリシリコン膜を
形成する。
板101上に、選択的にゲート酸化膜103及びフィールド酸
化膜102を形成したのち、全面に後工程で示す、埋込酸
化膜のエッチバック阻止膜106としてポリシリコン膜を
形成する。
次に、第２図（ｂ）に示すように、選択的にトレンチ
阻止分離領域108−１〜108−６を形成する。しかるの
ち、基板全面にBPSG等のリフロー性の高い絶縁膜（埋込
み絶縁膜109）を形成し、適当な熱処理を施すことによ
り、トレンチ素子分離領域への絶縁膜の埋込みを行な
う。
阻止分離領域108−１〜108−６を形成する。しかるの
ち、基板全面にBPSG等のリフロー性の高い絶縁膜（埋込
み絶縁膜109）を形成し、適当な熱処理を施すことによ
り、トレンチ素子分離領域への絶縁膜の埋込みを行な
う。
次に、第２図（ｃ）に示すように、埋込み絶縁膜109
をポリシリコンと比較して、充分エッチングレートの高
いエッチング条件でエッチバックして表面を後退させ、
エッチバック阻止膜106の途中でとめる。
をポリシリコンと比較して、充分エッチングレートの高
いエッチング条件でエッチバックして表面を後退させ、
エッチバック阻止膜106の途中でとめる。
次に、第２図（ｄ）に示すように、前工程で示したエ
ッチバック阻止膜106を除去したのち、基板全面に、ゲ
ートポリシリコン膜112及びタングステンシリサイド膜1
14を成長する。さらに、本図面では示されていないが、
本図面と平行方向にワード線を形成するための選択除去
を行なう。
ッチバック阻止膜106を除去したのち、基板全面に、ゲ
ートポリシリコン膜112及びタングステンシリサイド膜1
14を成長する。さらに、本図面では示されていないが、
本図面と平行方向にワード線を形成するための選択除去
を行なう。
次に、第２図（ｅ）に示すように、ROMコードデータ
を書込みを行なう。これは、フォトレジスタ膜115をマ
スクにタングステンシリサイド膜114及びゲートポリシ
リコン膜112を透過させて、Ｐ型シリコン基板表面に到
達するエネルギーで例えばP+等のＮ型不純物のイオン注
入を行なう。通常、タングステンシリサイド膜114とゲ
ートポリシリコン膜112の合計膜厚は、400〜600nm程度
であるため、P+イオン注入の場合は、約500keV程度の加
速エネルギーで注入を行なうことになる。これにより、
Ｐ型シリコン基板101表面に、Ｎ型のコード注入層120a
が形成される。このとき、フォトレジスト膜115が、ア
ライメントずれを発生すると、隣接するメモリセル領域
へコード注入層120bが形成されることになる。これによ
る不都合について、第３図を用いて説明する。
を書込みを行なう。これは、フォトレジスタ膜115をマ
スクにタングステンシリサイド膜114及びゲートポリシ
リコン膜112を透過させて、Ｐ型シリコン基板表面に到
達するエネルギーで例えばP+等のＮ型不純物のイオン注
入を行なう。通常、タングステンシリサイド膜114とゲ
ートポリシリコン膜112の合計膜厚は、400〜600nm程度
であるため、P+イオン注入の場合は、約500keV程度の加
速エネルギーで注入を行なうことになる。これにより、
Ｐ型シリコン基板101表面に、Ｎ型のコード注入層120a
が形成される。このとき、フォトレジスト膜115が、ア
ライメントずれを発生すると、隣接するメモリセル領域
へコード注入層120bが形成されることになる。これによ
る不都合について、第３図を用いて説明する。
第３図は、第２図で示した縦積みマスクROMの平面図
である。また、図中Ａ−Ａ線で切断した断面図が第２図
に相当する。
である。また、図中Ａ−Ａ線で切断した断面図が第２図
に相当する。
さて、コード注入フォトマスク形成時において、アラ
イメントずれが発生し、隣接したメモリセル領域へ、コ
ード注入層120bが形成される。これにより、本来エンハ
ンスメント型トランジスタであるべきワード線X1とディ
ジット線Y5の交差部にあるメモリセルトランジスタが、
コード注入層120bの存在のために、ディプレション型ト
ランジスタになってしまう。すなわち、この誤書込みに
より、ビット不良となる場合があり歩留り低下の原因と
なる。
イメントずれが発生し、隣接したメモリセル領域へ、コ
ード注入層120bが形成される。これにより、本来エンハ
ンスメント型トランジスタであるべきワード線X1とディ
ジット線Y5の交差部にあるメモリセルトランジスタが、
コード注入層120bの存在のために、ディプレション型ト
ランジスタになってしまう。すなわち、この誤書込みに
より、ビット不良となる場合があり歩留り低下の原因と
なる。
上述した従来の読出し専用記憶装置の製造方法は、デ
ータ書込み時のイオン注入を行なうフォトレジスト膜の
マスク形成工程におけるアライメントずれに起因するRO
Mコードの誤書込みが起り、著しく歩留りを低下させる
原因となる。
ータ書込み時のイオン注入を行なうフォトレジスト膜の
マスク形成工程におけるアライメントずれに起因するRO
Mコードの誤書込みが起り、著しく歩留りを低下させる
原因となる。
本発明のMOS型読出し専用記憶装置の製造方法は、素
子分離領域をはさんで隣合うメモリセルトランジスタの
ゲート電極膜厚を相異ならせて形成する工程と、前記ゲ
ート電極の膜厚にそれぞれ対応したエネルギーで少なく
とも２回の不純物イオン注入を行ないデータ書込みを行
なう工程とを有している。
子分離領域をはさんで隣合うメモリセルトランジスタの
ゲート電極膜厚を相異ならせて形成する工程と、前記ゲ
ート電極の膜厚にそれぞれ対応したエネルギーで少なく
とも２回の不純物イオン注入を行ないデータ書込みを行
なう工程とを有している。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（１）は本発明の一実施例を説明する
ための工程別断面図である。
ための工程別断面図である。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板
１上に、選択的にフィールド酸化膜２及び第１ゲート酸
化膜３を形成し素子形成領域を区画する。さらに、全面
に第１ゲートポリシリコン膜4,第１酸化シリコン膜５及
びエッチバック阻止膜６を順次形成する。ここで第１ゲ
ートポリシリコン膜４は、CVD法により200〜400nm程度
の膜厚に形成され、またＮ型不純物としてリン等を拡散
させておく方が好ましい。第１酸化シリコン膜５は、10
0〜300nm程度，エッチバック阻止膜６のポリシリコン膜
は、300〜600nm程度の膜厚が好ましい。
１上に、選択的にフィールド酸化膜２及び第１ゲート酸
化膜３を形成し素子形成領域を区画する。さらに、全面
に第１ゲートポリシリコン膜4,第１酸化シリコン膜５及
びエッチバック阻止膜６を順次形成する。ここで第１ゲ
ートポリシリコン膜４は、CVD法により200〜400nm程度
の膜厚に形成され、またＮ型不純物としてリン等を拡散
させておく方が好ましい。第１酸化シリコン膜５は、10
0〜300nm程度，エッチバック阻止膜６のポリシリコン膜
は、300〜600nm程度の膜厚が好ましい。
次に、第１図（ｂ）に示すように、フォトレジスト膜
７をマスクに、Ｐ型シリコン基板１に到達するトレンチ
素子分離領域８−１〜８−６を形成してメモリセルトラ
ンジスタの拡散層形成領域24−１〜24−５を区画する。
ここで素子分離領域の深さは、Ｐ型シリコン基板１表面
より２〜３μｍが好ましい。
７をマスクに、Ｐ型シリコン基板１に到達するトレンチ
素子分離領域８−１〜８−６を形成してメモリセルトラ
ンジスタの拡散層形成領域24−１〜24−５を区画する。
ここで素子分離領域の深さは、Ｐ型シリコン基板１表面
より２〜３μｍが好ましい。
次に第１図（ｃ）に示すように、全面に、BPSG等のリ
フロー性の高い埋込み絶縁膜９を形成し、適当な熱処理
を施すことにより、トレンチ素子分離領域８を埋込みか
つ、表面を平坦化する。
フロー性の高い埋込み絶縁膜９を形成し、適当な熱処理
を施すことにより、トレンチ素子分離領域８を埋込みか
つ、表面を平坦化する。
次に、第１図（ｄ）に示すように、埋込み絶縁膜９を
エッチバックして、エッチバック阻止膜６の膜厚方向に
対して中間位置付近に、埋込み絶縁膜９表面が位置する
ようにする。このとき、埋込み絶縁膜９のエッチバック
方法としては、CF4系のガスによるドライエッチや、バ
ッファードHFによるウェットエッチのどちらを用いても
良い。
エッチバックして、エッチバック阻止膜６の膜厚方向に
対して中間位置付近に、埋込み絶縁膜９表面が位置する
ようにする。このとき、埋込み絶縁膜９のエッチバック
方法としては、CF4系のガスによるドライエッチや、バ
ッファードHFによるウェットエッチのどちらを用いても
良い。
次に、第１図（ｅ）に示すように、複数本の拡散層形
成領域24−１〜24−５に対し、一本おきにフォトレジス
ト膜10の開孔25−１〜25−３を形成し、次に、第１図
（ｆ）に示すように、この開孔部のゲートポリシリコン
膜4,第１ゲート酸化膜３及びＰ型シリコン基板１を除去
する。ここで、開孔部におけるＰ型シリコン基板１の除
去は、Ｐ型シリコン基板１表面から１μｍ程度の深さが
好ましい。またエッチングガスは、SF6系のガスが好ま
しく、高いエッチングレートも得られる。
成領域24−１〜24−５に対し、一本おきにフォトレジス
ト膜10の開孔25−１〜25−３を形成し、次に、第１図
（ｆ）に示すように、この開孔部のゲートポリシリコン
膜4,第１ゲート酸化膜３及びＰ型シリコン基板１を除去
する。ここで、開孔部におけるＰ型シリコン基板１の除
去は、Ｐ型シリコン基板１表面から１μｍ程度の深さが
好ましい。またエッチングガスは、SF6系のガスが好ま
しく、高いエッチングレートも得られる。
次に、第１図（ｇ）に示すように、基板表面を酸化
し、第２ゲート酸化膜11−１〜11−５を形成したのち、
全面に第２のゲートポリシリコン膜12を成長する。ここ
で、第２ゲート酸化膜11−１〜11−５の膜厚は、第１ゲ
ート酸化膜３の膜厚とほぼ、同程度にする。また、第２
ゲートポリシリコン膜12は、第２ゲート酸化膜１−1,11
−3,11−５上の溝を、完全に埋没せしめる程度の膜厚に
成長する。さらに、表面の平坦性を向上させる目的でPS
GやSOGなどの低粘性の塗布膜13を成長する。
し、第２ゲート酸化膜11−１〜11−５を形成したのち、
全面に第２のゲートポリシリコン膜12を成長する。ここ
で、第２ゲート酸化膜11−１〜11−５の膜厚は、第１ゲ
ート酸化膜３の膜厚とほぼ、同程度にする。また、第２
ゲートポリシリコン膜12は、第２ゲート酸化膜１−1,11
−3,11−５上の溝を、完全に埋没せしめる程度の膜厚に
成長する。さらに、表面の平坦性を向上させる目的でPS
GやSOGなどの低粘性の塗布膜13を成長する。
次に、第１図（ｈ）に示すように、塗布膜13及び第２
ゲートポリシリコン膜12をエッチバックして、第２ゲー
トポリシリコン膜12の表面が、第１ゲートポリシリコン
膜４の表面位置とほぼ同じになるようにする。これによ
り、第２ゲートポリシリコン膜12の膜厚は１μｍ程度に
なる。
ゲートポリシリコン膜12をエッチバックして、第２ゲー
トポリシリコン膜12の表面が、第１ゲートポリシリコン
膜４の表面位置とほぼ同じになるようにする。これによ
り、第２ゲートポリシリコン膜12の膜厚は１μｍ程度に
なる。
しかるのち、第１図（ｉ）に示すように、第１ゲート
ポリシリコン膜４上に存在する第２ゲート酸化膜11−2,
11−４を除去したのち、全面に膜厚が100〜300nmのタン
グステンシリサイド膜14を被着する。さらに、図面にお
いては、明示していないが、タングステンシリサイド膜
14,第１ゲートポリシリコン膜４及び第２ゲートポリシ
リコン膜12を選択除去して所望のゲート電極パターンを
形成する。酸化シリコンに対して高い選択比でポリシリ
コンをエッチングできるCCl2F2とSF6の混合ガスを用い
てエッチングをすればよいのである。ゲート電極パター
ニング後、ゲート電極をマスクにしてＮ型不純物イオン
を注入してソース・ドレイン領域を形成する。
ポリシリコン膜４上に存在する第２ゲート酸化膜11−2,
11−４を除去したのち、全面に膜厚が100〜300nmのタン
グステンシリサイド膜14を被着する。さらに、図面にお
いては、明示していないが、タングステンシリサイド膜
14,第１ゲートポリシリコン膜４及び第２ゲートポリシ
リコン膜12を選択除去して所望のゲート電極パターンを
形成する。酸化シリコンに対して高い選択比でポリシリ
コンをエッチングできるCCl2F2とSF6の混合ガスを用い
てエッチングをすればよいのである。ゲート電極パター
ニング後、ゲート電極をマスクにしてＮ型不純物イオン
を注入してソース・ドレイン領域を形成する。
次に、第１図（ｊ）に示すように、ROMコード非注入
領域に、フォトレジスト膜15を選択的に形成し、データ
書込み部には、コード注入用開孔16を形成する。このと
き、ROMコード注入の対象となるメモリセルは、第１ゲ
ートポリシリコン膜４を有するトランジスタであり、RO
Mコードの書込み条件は、第１ゲートポリシリコン膜４
及びタングステンシリサイド膜14の膜厚に依存する。例
えば、第１ゲートポリシリコン膜4,及びタングステンシ
リサイド膜14それぞれの膜厚が300nmの場合、Ｎ型不純
物として、31P+イオンを用いると、通常、600keV程度の
注入エネルギーで、１×1013cm-2程度の注入が望まし
い。注入エネルギーは、31P+イオンがタングステンシリ
サイド膜14（膜厚〜300nm）及び第１ゲートポリシリコ
ン膜４（膜厚〜300nm）を透過できる程度で、また、タ
ングステンシリサイド膜14及び第２ゲートポリシリコン
膜12（膜厚〜１μｍ）を透過してＰ型シリコン基板１表
面上に注入されない程度でなければならない。従って、
拡散層形成領域24−2,24−４に形成されるメモリセルへ
のデータ書込みは、31P+イオンの場合、600keV程度が好
ましい。さらに、このデータ書込みのイオン注入工程で
は、ROMコード注入の対象となる第１ゲートポリシリコ
ン膜４を有するメモリセルトランジスタとは、トレンチ
素子分離領域を介して隣り合うメモリセルに対して、Ｐ
型シリコン基板１上には、注入されないため、第１図
（ｊ）で示すように、コード注入用開孔16のアライメン
トずれに対しては、充分マージンのあるROMコード注入
方式と言える。
領域に、フォトレジスト膜15を選択的に形成し、データ
書込み部には、コード注入用開孔16を形成する。このと
き、ROMコード注入の対象となるメモリセルは、第１ゲ
ートポリシリコン膜４を有するトランジスタであり、RO
Mコードの書込み条件は、第１ゲートポリシリコン膜４
及びタングステンシリサイド膜14の膜厚に依存する。例
えば、第１ゲートポリシリコン膜4,及びタングステンシ
リサイド膜14それぞれの膜厚が300nmの場合、Ｎ型不純
物として、31P+イオンを用いると、通常、600keV程度の
注入エネルギーで、１×1013cm-2程度の注入が望まし
い。注入エネルギーは、31P+イオンがタングステンシリ
サイド膜14（膜厚〜300nm）及び第１ゲートポリシリコ
ン膜４（膜厚〜300nm）を透過できる程度で、また、タ
ングステンシリサイド膜14及び第２ゲートポリシリコン
膜12（膜厚〜１μｍ）を透過してＰ型シリコン基板１表
面上に注入されない程度でなければならない。従って、
拡散層形成領域24−2,24−４に形成されるメモリセルへ
のデータ書込みは、31P+イオンの場合、600keV程度が好
ましい。さらに、このデータ書込みのイオン注入工程で
は、ROMコード注入の対象となる第１ゲートポリシリコ
ン膜４を有するメモリセルトランジスタとは、トレンチ
素子分離領域を介して隣り合うメモリセルに対して、Ｐ
型シリコン基板１上には、注入されないため、第１図
（ｊ）で示すように、コード注入用開孔16のアライメン
トずれに対しては、充分マージンのあるROMコード注入
方式と言える。
次に、第１図（ｋ）に示めすように、ROMコード注入
の対象となる第２ゲートポリシリコン膜12を有するメモ
リセルトランジスタ上に、フォトレジスト膜18を用い
て、選択的にコード注入用開孔19を形成する。ここで、
タングステンシリサイド膜14が膜厚300nm程度、第２ゲ
ートポリシリコン膜12が膜厚１μｍ程度の場合を例にす
ると、Ｎ型不純物として31P+を用いる場合、通常1.3MeV
程度の注入エネルギーで、１×1013cm-2程度の注入が行
なわれる。このとき、隣り合う、第１ゲートポリシリコ
ン膜４を有するメモリセルに対して、注入がなされた場
合、コード注入層、20b,20cが形成される。しかしなが
ら、このコード注入層20b,20cは、充分深い所に形成さ
れるため、トランジスタ特性には、影響を与えない。従
って、コード注入用開孔19のアライメントずれに対し
て、充分マージンがあることがわかる。
の対象となる第２ゲートポリシリコン膜12を有するメモ
リセルトランジスタ上に、フォトレジスト膜18を用い
て、選択的にコード注入用開孔19を形成する。ここで、
タングステンシリサイド膜14が膜厚300nm程度、第２ゲ
ートポリシリコン膜12が膜厚１μｍ程度の場合を例にす
ると、Ｎ型不純物として31P+を用いる場合、通常1.3MeV
程度の注入エネルギーで、１×1013cm-2程度の注入が行
なわれる。このとき、隣り合う、第１ゲートポリシリコ
ン膜４を有するメモリセルに対して、注入がなされた場
合、コード注入層、20b,20cが形成される。しかしなが
ら、このコード注入層20b,20cは、充分深い所に形成さ
れるため、トランジスタ特性には、影響を与えない。従
って、コード注入用開孔19のアライメントずれに対し
て、充分マージンがあることがわかる。
最後に、第１図（１）に示すよう、残りの工程（層間
絶縁膜21の形成、アルミニウム配線23−１〜23−６の形
成など）を経て、本発明によるROMデータコーディング
に対して充分マージンのある微細なメモリセルを有する
読出し専用記憶装置が完了する。なお、アルミニウム配
線23−１〜23−５はディジット線Y1〜Y5,アルミニウム
配線23−６は接地線27に相当する。
絶縁膜21の形成、アルミニウム配線23−１〜23−６の形
成など）を経て、本発明によるROMデータコーディング
に対して充分マージンのある微細なメモリセルを有する
読出し専用記憶装置が完了する。なお、アルミニウム配
線23−１〜23−５はディジット線Y1〜Y5,アルミニウム
配線23−６は接地線27に相当する。
以上説明したように、本発明は、トレンチ素子分離領
域をはさんで隣合うメモリセルトランジスタのゲート電
極膜厚を異ならせ、さらに、それぞれのゲート電極膜厚
に応じた注入エネルギーで不純物注入を行なってROMコ
ーディング（書き込み）を行なうことにより、ROMコー
ディングマスクのアライメントずれによる誤書込みに対
して充分マージンを得ることが出来るのでMOS型読出し
専用記憶装置の歩留りを改善できる効果がある。
域をはさんで隣合うメモリセルトランジスタのゲート電
極膜厚を異ならせ、さらに、それぞれのゲート電極膜厚
に応じた注入エネルギーで不純物注入を行なってROMコ
ーディング（書き込み）を行なうことにより、ROMコー
ディングマスクのアライメントずれによる誤書込みに対
して充分マージンを得ることが出来るのでMOS型読出し
専用記憶装置の歩留りを改善できる効果がある。
第１図（ａ）〜（ｌ）は本発明の一実施例の工程別断面
図、第２図（ａ）〜（ｅ）は従来例の工程別断面図、第
３図は縦積み型マスクROMを示す平面模式図である。 1,101……Ｐ型シリコン基板、2,102……フィールド酸化
膜、３……第１ゲート酸化膜、103……ゲート酸化膜、
４……第１ゲートポリシリコン膜、５……第１酸化膜、
6,106……エッチバック阻止膜、７……フォトレジスト
膜、８−１〜８−6,108−１〜108−６……トレンチ素子
分離領域、9,109……埋込み絶縁膜、10……フォトレジ
スト膜、11−１〜11−５……第２ゲート酸化膜、12……
第２ゲートポリシリコン膜、112……ゲートポリシリコ
ン膜、13……塗布膜、14,114……タングステンシリサイ
ド膜、15,115……フォトレジスト膜、16……コード注入
用開孔部、17……コード注入層、18……フォトレジスト
膜、19……コード注入用開孔、20a,20b,20c,120a,120b
……コード注入層、21……層間絶縁膜、22……コンタク
ト開孔、23−１〜23−６……アルミニウム配線、24−１
〜24−５……拡散層形成領域、25−１〜25−３……フォ
トレジスト膜の開孔、26−1,26−２……コード注入領
域、27……接地線。
図、第２図（ａ）〜（ｅ）は従来例の工程別断面図、第
３図は縦積み型マスクROMを示す平面模式図である。 1,101……Ｐ型シリコン基板、2,102……フィールド酸化
膜、３……第１ゲート酸化膜、103……ゲート酸化膜、
４……第１ゲートポリシリコン膜、５……第１酸化膜、
6,106……エッチバック阻止膜、７……フォトレジスト
膜、８−１〜８−6,108−１〜108−６……トレンチ素子
分離領域、9,109……埋込み絶縁膜、10……フォトレジ
スト膜、11−１〜11−５……第２ゲート酸化膜、12……
第２ゲートポリシリコン膜、112……ゲートポリシリコ
ン膜、13……塗布膜、14,114……タングステンシリサイ
ド膜、15,115……フォトレジスト膜、16……コード注入
用開孔部、17……コード注入層、18……フォトレジスト
膜、19……コード注入用開孔、20a,20b,20c,120a,120b
……コード注入層、21……層間絶縁膜、22……コンタク
ト開孔、23−１〜23−６……アルミニウム配線、24−１
〜24−５……拡散層形成領域、25−１〜25−３……フォ
トレジスト膜の開孔、26−1,26−２……コード注入領
域、27……接地線。
Claims (2)
- 【請求項１】素子分離領域をはさんで隣合うメモリセル
トランジスタのゲート電極膜厚を相異ならせて形成する
工程と、前記ゲート電極の膜厚にそれぞれ対応したエネ
ルギーで少なくとも２回の不純物イオン注入を行ないデ
ータ書込みを行なう工程とを有することを特徴とするMO
S型読出し専用記憶装置の製造方法。 - 【請求項２】半導体基板に複数のトレンチ素子分離領域
を形成し、前記トレンチ素子分離領域間の前記半導体基
板表面領域を一つおきにエッチングすることにより、ゲ
ート絶縁膜の前記半導体基板表面に対する位置が異なる
少なくとも２種類のメモリセルトランジスタを形成する
請求項１記載のMOS型読出し専用記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153778A JP2596182B2 (ja) | 1990-06-12 | 1990-06-12 | Ｍｏｓ型読出し専用記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153778A JP2596182B2 (ja) | 1990-06-12 | 1990-06-12 | Ｍｏｓ型読出し専用記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0445572A JPH0445572A (ja) | 1992-02-14 |
| JP2596182B2 true JP2596182B2 (ja) | 1997-04-02 |
Family
ID=15569935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153778A Expired - Lifetime JP2596182B2 (ja) | 1990-06-12 | 1990-06-12 | Ｍｏｓ型読出し専用記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596182B2 (ja) |
-
1990
- 1990-06-12 JP JP2153778A patent/JP2596182B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445572A (ja) | 1992-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0724291B1 (en) | Semiconductor device having an improved trench isolation and method for forming the same | |
| JP3164026B2 (ja) | 半導体装置及びその製造方法 | |
| US6767789B1 (en) | Method for interconnection between transfer devices and storage capacitors in memory cells and device formed thereby | |
| US5317197A (en) | Semiconductor device | |
| US5510287A (en) | Method of making vertical channel mask ROM | |
| JPS63245954A (ja) | 半導体メモリ | |
| JP2001044391A (ja) | 半導体記憶装置とその製造方法 | |
| US6667227B1 (en) | Trenched gate metal oxide semiconductor device and method | |
| US5744835A (en) | MOS semiconductor device with mask layers | |
| KR20010033278A (ko) | 메모리 셀 어레이의 제조 방법 | |
| JP2596182B2 (ja) | Ｍｏｓ型読出し専用記憶装置の製造方法 | |
| JPH02143456A (ja) | 積層型メモリセルの製造方法 | |
| JPS60113460A (ja) | ダイナミックメモリ素子の製造方法 | |
| US5470777A (en) | Method of fabricating random access memory device having sidewall insulating layer on the laminate structure | |
| US6080625A (en) | Method for making dual-polysilicon structures in integrated circuits | |
| JPH0294564A (ja) | 半導体装置の製造方法 | |
| US5569962A (en) | Split polysilicon SRAM cell | |
| JP2674085B2 (ja) | ダイナミック型半導体記憶装置及びその製造方法 | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPS6119111B2 (ja) | ||
| JPH0363220B2 (ja) | ||
| US6365469B2 (en) | Method for forming dual-polysilicon structures using a built-in stop layer | |
| JPH08288406A (ja) | 半導体装置及びその製造方法 | |
| JPH01201940A (ja) | 半導体装置の電極配線形成方法 | |
| KR930009578B1 (ko) | 고집적 모스소자의 커패시터 제조방법 |