KR100250688B1 - 자기 정합된 연결패드 형성방법 - Google Patents

Abstract

본 발명은 부정합의 정도를 최소화 시킬 수 있고 얕은 P⁺- N 00접합 또는 N⁺- P 접합이 가능하고, 반도체 기판의 표면의 결정결함을 최소화한 자기정합된 연결패드 형성방법을 제공하기 위한 것으로서, 반도체 기판 전표면에 제1의 다결정 실리콘, 제1의 산화막 및 질화막을 차례대로 적층한 후 패터닝하여 게이트 전극을 형성하는 제1공정, 게이트전극 측벽에 절연물질로 된 스페이서를 형성하는 제2공정, 결과물 전 표면에 제2의 다결정 실리콘을 증착하는 제3공정 결과물 전 표면에 고농도의 불순물 이온을 주입하는 고농도의 불순물 이온을 주입하는 제4공정, 불순물 이온이 주입되어 있는 제2의 다결정 실리콘 전 표면에 제2의 산화막 및 그 표면이 평탄화 된 절연층을 형성하는 제5공정, 제2의 다결정 실리콘의 최상부 표면이 부분적으로 드러날때까지 상기 절연층 및 제2의 산화막을 에치백하여 소오스 및 트레인 상에만 절연층 및 제2의 산화막을 남기므로써, 상기 절연층 및 제2의 산화막으로 된 삭각 마스크를 형성하는 제6공정 및, 상시 식각 마스크를 마스크로한 식각 공정을 행하여 제2의 다결정 실리콘을 선택적으로 제거함으로써, 소오스 및 드레인과 연결되고 제2의 다결정 실리콘으로 형성된 연결패드를 형성하는 제7공정을 포함

하는 것을 특징으로 한다.

Description

자기정합된 연결패드 형성방법

제1a도 내지 제10도는 본 발명에 의한 자기정합된 연결패드 형성방법의 제1실시예를 설명하기 위해 도시된 단면도.

제2도는 본 발명에 의한 자기정합된 연결패드 형성방법의 제2실시예를 설명하기 위해 도시된 단면도.

*도면의 주요부분에 대한 부호의 설명

1 : N-웰 2 : P-웰

3 : 소자 분리 영역 4 : 게이트 산화막

6 : 제 1의 산화막 7 : 질화막

9 : 게이트 전극 10 : 산화막

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 이중의 자기정렬 정합 방식을 도입하여 연결패드를 형성하므로써, 부정합(miss-align)에 의한 콘택 실패(contact failure)가 없는 자기정합된 연결패드 형성방법에 관한 것이다.

집적회로(I.C)의 집적도가 높아지면서 마스킹(masking) 공정에서의 부정합(miss-align)은 제조수율을 떨어뜨리는 큰 원인이 되고 있으며, 특히 층간도전층(interconnection line)과 모스 트랜지스터의 소오스-드레인을 연결시키기 위한 콘택홀 형성 공정에서의 부정합 문제는 이미 차세대 집적회로 제조를 불가능하게 만드는 큰 요인으로 파악되고 있다.

종래의 자기정합된 콘택 형성 공정은, 반도체 기판 전표면에 게이트 산화막, 다결정실리콘 및 소정두께의 절연막을 차례대로 적층한 후 패터닝하여 게이트 전극을 형성하는 공정, 전 표면에 소정두께의 산화막을 재증착한 후 이를 이방성 식각하여 게이트 전극의 측벽에 스페이서 절연막을 만들어 모스 트랜지스터의 활성영역(소오스-드레인) 상에, 게이트 전극에 자기정합되는(마스킹 공정 없이 콘택홀 형성) 콘택홀을 형성하는 공정 및, 결과물 전표면에 불순물을 주입하여 소오스-드레인을 형성하고, 도전물질을 증착한 후 패터닝하여 그 하부가 이 콘택홀을 통해 모스 트랜지스터의 소오스-드레인과 연결되는 층간도전층(interconnection line)을 형성하는 공정으로 진행된다.

이는 층간도전층의 하부가 자기정합적으로 형성된 콘택홀을 통해 저절로 모스 트랜지스터의 소오스-드레인과 접속하므로, 모스 트랜지스터의 소오스-드레인과 접속하기 위한 별도의 마스킹 공정이 필요하지 않아 이 부분에서의 부정합 문제는 피할수 있으나, 층간 도전층 형성을 위해 도전물질을 패터닝 하는 공정에서는 감광막을 이용한 마스킹 공정과 식각 공정을 수반해야 하므로 부정합 문제가 다시 존재하게 된다는 문제점을 지니고 있다.

특히, 현재 상업적으로 사용 가능한 정밀한 노광장비인 스텝퍼(stepper)에서 조절 가능한 부정합 정도는 ±50㎚나 되어 0.6㎛이하의 집적도를 갖는 집적회로 제조시에는 문제 발생 가능성을 내포하고 있다. 만일, 층간도전층 패터닝시 +50㎚의 부정합이 발생하고, 콘택홀 패터닝 시 50nm 부정합이 발생한다면, 층간도전층과 콘택홀 사이에는 100㎚의 부정합이 존재하는 것을 의미한다.

이 정도의 부정합은 0.6㎛ 집적도의 집적회로에서는 약 17%의 부정합이, 0.35㎛ 집적도의 집적회로에서는 약 27%의 부정합이 존재하게 되며 큰 수율감소를 야기시키게 된다. 즉, 종래의 방법에 의하면 (콘택홀도 사진식각 공정으로 형성할 경우), 노광장비의 부정합 정도의 2배 까지의 부정합을 야기시킬수 있다.

또한, 종래 방식에 의해 자기정합된 콘택홀을 형성할 경우 소오스-드레인 이온 주입후에 층간도전층이 형성되므로 매우 얇은 P⁺- N 접합 또는 N⁺- P 접합 형성이 어렵고, 반도체 기판 표면에 결정결함이 남게 된다는 문제점이 있었다.

따라서, 본 발명의 목적은 부정합의 정도를 최소화 시킬 수 있는 자기정합된 연결패드 형성방법을 제공하는 것이다.

본 발명의 다른 목적은 얕은 P⁺- N 접합 또는 N⁺- P 접합이 가능한 자기정합된 연결패드 형성방법을 제공하는 것이다.

본 발명의 또 다른 목적은 반도체 기판의 표면의 결정결함을 최소화한 자기정합된 연결패드 형성방법을 제공하는 것이다.

상기 목적들을 달성하기 위해 본 발명은 게이트 산화막이 혀성되어 있는 반도체 기판 전표면에 제1의 다결정 실리콘, 제1의 산화막 및 질화막을 차례대로 적층한 후 패터닝하여 게이트 전극을 형성하는 제1공정, 게이트전극 측벽에 절연물질로 된 스페이서를 형성하는 제2공정, 결과물 전 표면에 제2의 다결정 실리콘을 증착하는 제3공정, 결과물 전 표면에 고농도의 불순물 이온을 주입하는 제4공정, 불순물 이온이 주입되어 있는 제2의 다결정 실리콘 전 표면에 제2의 산화막 및 그 표면이 평탄화 된 절연층을 형성하는 제5공정, 제2의 다결정 실리콘의 최상부 표면이 부분적으로 드러날때까지 상기 절연층 및 제2의 산화막을 에치백하여 소오스 및 드레인 상에만 절연층 및 제2의 산화막을 남기므로써, 상기 절연층 및 제2의 산화막으로 된 식각 마스크를 형성하는 제6공정 및, 상기 식각 마스크를 마스크로한 식각 공정을 행하여 제2의 다결정 실리콘을 선택적으로 제거함으로써, 소오스 및 드레인과 연결되고 제2의 다결정 실리콘으로 형성된 연결패드를 형성하는 제7공정을 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.

제1a도 내지 제10도는 본 발명에 의한 자기정합 된 연결패드 형성방법의 제1실시예를 설명하기 위해 도시된 단면도들이다. 이때, 상기 도면들을 CMOS 제조를 예로 들어 도시한 것이다.

먼저, 제1a도는 반도체 기판에 선택적으로 불순물 이온을 주입하여 N-웰(Well)(1) 및 P-웰(2)을 형성하는 제1공정, 예컨데 LOCOS(LOCal Oxidation Silicon) 등과 같은 방식을 이용해 상기 N-웰 및 P-웰을 분리하기 위한 소자분리영역(3)을 선택적으로 형성하는 제2공정, N-웰에는 P형 불순물 이온을 P-웰에는 N-형 불순물 이온을 선택적으로 주입하여, N-웰에 형성된 소자분리영역 하부에는 P-채널 필드 도핑층(P-Channel Field Doping Layer)을 형성하고, P-웰에 형성된 소자분리영역 하부에는 N-채널 필드도핑층을 형성하고, N-웰의 활성영역에는 PMOS 액티브 채널 도핑층(Active Channel Doping Layer)을 형성하고, 그리고 P-웰의 활성영역에는 NMOS 액티브 채널 도핑층을 형성하는 제3공정 및, 결과물 전 표면에 게이트 산화막(4)을 형성하고, 이어 제1의 다결정 실리콘(9'), 제1의 산화막(6') 및 질화막(7')을 차례대로 적층하는 제4공정을 진행한 후의 단면도이다.

이때, 제1의 다결정 실리콘을 구성하는 물질로는 다결정 실리콘 단층, 혹은 다결정 실리콘 상에 텅스텐 실리사이드(WSi₂)와 같은 실리사이드를 적층한 형태의 폴리사이드를 사용하고, 제1의 산화막을 구성하는 물질로는 이산화규소(SiO₂)를 사용하고, 그리고 질화막을 구성하는 물질로는 실리콘 나이트라이드(Si₃N₄)를 사용하였다.

제1b도는 제1a도의 단면도 상에 게이트전극 형성을 위한 감광막 패턴(8)을 형성한 후의 단면도로서, 이 감광막 패턴은 포토레지스트로 구성되었다.

제1c도는 상기 감광막 패턴을 식각 마스크로 한 이방성 식각을 행하여 질화막, 제1의 산화막 및 제1의 다결정실리콘(제1a도의 도면부호 7',6' 및 9')을 차례대로 식각함으로써, 게이트 전극(9)을 형성하고, 이어 감광막 패턴을 제거한 후의 단면도로서, 이 게이트전극은 제1의 다결정 실리콘으로 형성되었고, 이 게이트전극 상부에는 제1의 산화막(6) 및 질화막(7)이 남아 있다. 이때, 질화막(7)은 연결패드 형성을 위한 제2의 산화막 식각시 (제1n도에서 설명) 그 하부에 형성된 제1의 산화막 및 게이트 전극을 보호하는 역할을 한다.

제1d도는 감광막 패턴을 식각 마스크로 한 이방성 식각을 행하여 게이트 전극을 형성할 때, 과다식각으로 인한 게이트전극 양쪽 하단 모서리 부위의 결함을 보완하기 위한 산화공정에 의해 상기 게이트전극을 둘러싸도록 산화막(10)이 형성된 후의 단면도이다.

제1e도는 PMOS가 형성될 영역(즉, N-웰) 상부를 포토레지스트 패턴(11)으로 덮은 후, NMOS가 형성될 영역(즉, P-웰) 전 표면에, 예컨데, 인 이온(₃₁P⁺) 등의 5가 이온을 주입한 후의 단면도로서, 이러한 이온이 주입된 영역(12)을 후에 NMOS의 소오스 및 드레인이 된다.

제1f도는 PMOS가 형성될 영역 상부에 형성된 포토레지스트 패턴을 제거하고, NMOS가 형성될 영역 상부를 다른 포토레지스트 패턴(13)으로 덮은 후, PMOS가 형성될 영역 전 표면에, 예컨데 보론 이온 및 플로라인 보론 이온(₁₁B⁺및₄₉BF₂ ⁺)등의 3가 이온을 주입한 후의 단면도로서, 이러한 이온이 주입된 영역(14)은 후에 PMOS의 소오스 및 드레인이 된다.

제1g도는 결과물 전 표면에 소정 두께의 절연물질(15), 예컨데 산화막을 증착한 후의 단면도이다.

제1h도는 이 절연물질을 이방성 식각하여 게이트전극(9) 측벽에 스페이서 절연막(16)을 형성함과 동시에 NMOS 및 PMOS의 소오스, 드레인 상에 각각 콘택홀(17 및 18)을 형성한 후, 결과물 전 표면에 제2의 다결정 실리콘(21) 및 소정 두께의 산화막(22)을 차례대로 적층한 후의 단면도로서, 이때, 상기 제2의 다결정 실리콘을 구성하는 물질로는 다결정실리콘 또는 비정질 실리콘을 사용하며, 상기 산화막(22)의 두께는 이 후의 공정에서 불순물을 주입(제1j도 및 제1k도)할 때, 이 불순물이 통과되지 않을 정도의 두께(불순물 주입 에너지를 계산하여 결정)로 형성하고, 이러한 공정들에 의해 반도체 기판에 주입된 이온층들(12 및 14)이 열 확산하여 저농도의 각각의 NMOS 및 PMOS의 저농도의 소오스/드레인 (19 및 20)이 된다.

제1i도는 PMOS가 형성될 영역 상부를 포토레지스트 패턴(23)으로 덮은 후, 노출된 상기 산화막(제1h도의 참조부호 22)을 습식식 각 방식으로 제거하여, PMOS가 형성될 영역 상부에만 이 산화막을 남겨 제1의 이온주입 마스크(22-1)를 형성한 후의 단면도이다.

제1j도는 포토레지스트 패턴(제1도의 참조부호 23)을 제거한 후, 전 표면에, 예컨데 아세닉 이온(₇₅As⁺) 또는 인 이온(₃₁P⁺)과 같은 N형 불순물 이온을 주입한 후의 단면도로서, 이때, 표면으로 노출된 제2의 다결정 실리콘(21-1)에만 불순물 이온이 주입된다.

제1k도는 제1i도와 같은 방식에 의해 NMOS가 형성될 영역 상부에 제2의 이온 주입 마스크(24)를 형성한 후, 전표면에, 예컨데 보론 이온(₁₁B⁺)과 같은 P형 불순물을 주입한 후의 단면도로서, 이때 표면으로 노출된 제2의 다결정 실리콘(21-2)에만 불순물이 주입된다.

이때, 제1i도 내지 제1k도에서 설명한 바와 같은 이온 주입 방식에 의하며느 이온주입 마스크로 산화막을 사용하므로 기존의 방식에서(포토레지스트를 이온 주입 마스크로 사용) 문제시 된 아웃개싱(out-gassing) 및 이로 인한 주입층 내로의 원치않는 불순물의 침투 문제를 배제할 수 있고, 제2의 다결정 실리콘에 불순물을 주입한 후, 열 확산에 의해 소오스-드레인을 형성하므로 하부 반도체 기판에 결정결함을 남기지 않게 하여 트랜지스터의 전류 누설을 작게 하고, 확산이 시작되는 시작선이 반도체기판 표면에서부터 출발하므로 하부 반도체 기판에 직접 이온 주입한 경우보다(기존방식) 얕은 N⁺- P 접합 및 P⁺- N 접합을 형성할 수 있다.

제1l도는 제2의 다결정 실리콘(21) 전 표면에 제2의 산화막(25)을 증착한 후 절연층(26)을 증착하여 평탄화 공정을 실시한 후의 단면도로서, 이때, 제2의 산화막은 이산화규소와 같은 산화물로, 절연층은 BPSG(Boro Phosphorus Silicate Glass)와 같은 물질로 형성되고, 이러한 증착 공정 및 평탄화 공정시 사용되는 열 에너지에 의해 제2의 다결정 실리콘(21) 내부에 있던 이온들이 반도체 기판으로 확산되어 NMOS의 고농도의 소오스 및 드레인(19)과 PMOS의 고농도의 소오스 및 드레인(20)을 형성한다.

제1m도는 절연층 및 제2의 산화막을 식각 대상물로 한 에치백 공정을 제2의 다결정 실리콘의 최상부 표면이 부분적으로 드러날 때까지 행하여 모스 트랜지스터의 소오스/드레인 상에 상기 절연층 및 제2의 산화막으로 된 식각 마스크(27)를 형성한 후의 단면도이다. 이때, 이방성 식각을 행하지 않은 이유는, 스페이서 절연막(16)과의 사이에 홈이 생기는 것을 방지하기 위해서이다.

제1n도는 상기 식각 마스크(제1m도의 참조부호 27)를 마스크로 한 습식식각을 행하여, 제2의 다결정 실리콘을 선택적으로 제거하여 연결패드(28)를 형성한 후, 결과물 전표면에 산화막(29) 및 그 표면이 평탄화된 BPSG막(30)을 차례대로 적층한 후의 단면도로서, 별도의 사진식각 공정없이 연결패드(28)를 형성할 수 있으므로 부정합에 의한 문제가 야기되지 않는다.

제1O도는 연결패드(28) 상부 및 게이트 전극(9) 상부에 콘택홀을 형성한 후 금속공정을 진행하여 NMOS의 소오스 전극(사), 드레인 전극(자) 및 게이트 전극(카)과, PMOS 의 소오스 전극(바), 드레인 전극(아) 및 게이트 전극(차)를 형성한 단면도이다.

제2도는 본 발명에 의한 자기정합된 연결패드 형성방법의 제2실시예를 설명하기 위한 단면도로서, 제1l도에서 제2의 다결정 실리콘 상부에 이산화규소로 된 제2의 산화막(25) 및 BPSG로 된 절연층(26) 형성한 경우와는 달리, 이산화규소로 된 제2의 산화막(25) 위에 질화막(26-1)과 SOG(Spin On Glass)막(26-2)을 적층한 절연층(26)을 형성한 경우이다. 이때, 이 질화막은 SOG막으로 부터의 탄소, 수소 및 수산화기의 침투를 막는 확산 방지층으로 사용되고, SOG 막은 습식 식각에서 (제1n도 참조) 쉽게 식각되지 않도록 800℃ 이상의 온도에서 경화를 위한 열처리 공정을 행한다.

따라서, 본 발명의 방법에 의하면, 별도의 사진식각 공정 없이 콘택홀 및 연결패드(층간도전층 및 전하보존전극(DRAM의 경우)으로 이용가능)를 형성할 수 있으므로 부정합의 문제를 해결하고, 제2의 다결정 실리콘을 통해 이온을 주입하므로 결정결합에 의한 누설 전류 문제 및 얕은 접합 형성 문제를 해결하였으며, 이온 주입 마스크로 산화막을 이용하므로 아웃-개싱에 의해 도핑층에 불순물이 확산되는 문제를 해결하였으므로 신뢰도가 높은 직접회로를 제조할 수 있다.

Claims (8)

1. 게이트 산화막이 형성되어 있는 반도체 기판 전 표면에 제1의 다결정 실리콘, 제1의 산화막 및 질화막을 차례대로 적층한 후 패터닝하여 게이트 전극을 형성하는 제1공정, 게이트전극 측벽에 절연물질로 된 스페이서를 형성하는 제2공정, 결과물 전 표면에 제2의 다결정 실리콘을 증착하는 제3공정, 결과물 전 표면에 고농도의 불순물 이온을 주입하는 제4공정, 불순물 이온이 주입되어 있는 제2의 다결정 실리콘 전표면에 제2의 산화막 및 그 표면이 평탄화 된 절연층을 형성하는 제5공정, 제2의 다결정 실리콘의 최상부 표면이 부분적으로 드러날때까지 상기 절연층 및 제2의 산화막을 에치백하여 소오스 및 트레인상에만 절연층 및 제2의 산화막을 남기므로써, 상기 절연층 및 제2의 산화막으로 된 식각 마스크를 형성하는 제6공정 및, 상기 식각 마스크를 마스크로한 식각 공정을 행하여 제2의 다결정 실리콘을 선택적으로 제거함으로써, 소오스 및 드레인과 연결되고 제2의 다결정 실리콘으로 형성된 연결패드를 형성하는 제7공정을 포함하는 것을 특징으로 하는 자기정합된 연결패드 형성방법.
2. 제1항에 있어서, 제1공정 이후에 결과물 전 표면을 얇게 산화시킨 후, 저농도의 불순물 이온을 주입하는 공정을 더 포함하는 것을 특징으로 하는 자기정합된 연결패드 형성방법.
3. 제1항에 있어서, 제3공정 이후에, 불순물 이온 주입이 필요하지 않은 부분을 보호하기 위해 산화막을 증착한 후 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 자기정합된 연결패드 형성방법.
4. 제1항에 있어서, 제1의 다결정 실리콘은 다결정 실리콘 또는 폴리사이드로 형성되고, 제2의 다결정 실리콘은 다결정 실리콘 또는 비정질 실리콘으로 형성되며, 제1의 산화막 및 제2의 산화막은 이산화규소로 형성되는 것을 특징으로 하는 자기정합된 연결패드 형성방법.
5. 제1항에 있어서, 상기 표면이 평탄화된 절연층은 BPSG로 형성되는 것을 특징으로 하는 자기정합된 연결패드 형성방법.
6. 제1항에 있어서, 상기 표면이 평탄화된 절연층은 질화막과 SOG 막이 적층된 형태인 것을 특징으로 하는 자기정합된 연결패드 형성방법.
7. 제6항에 있어서, 상기 SOG 막은 도포후 800℃에서 열처리하여 경화되는 것을 특징으로 하는 자기정합된 연결패드 형성방법.
8. 제1항에 있어서, 제7공정에서 이용되는 식각 공정은 습식 식각인 것을 특징으로 하는 자기정합된 연결패드 형성방법.