JPH098292A

JPH098292A - 半導体装置及びその製造方法

Info

Publication number: JPH098292A
Application number: JP15428295A
Authority: JP
Inventors: Yoshitaka Nakamura; ▲吉▼孝中村; Nobuyoshi Kobayashi; 伸好小林; Shigehiko Nakanishi; 成彦中西; Masaru Hisamoto; 大久本; Shinichiro Kimura; 紳一郎木村; Akihiro Miyauchi; 昭浩宮内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1995-06-21
Filing date: 1995-06-21
Publication date: 1997-01-10

Abstract

(57)【要約】【目的】ＭＯＳ型トランジスタの動作速度を向上させ
る。【構成】ＭＯＳ型トランジスタのゲート側壁スペーサ下
の拡散層領域上に、金属膜あるいはシリコン膜１を有す
る構造とし、上記拡散層の寄生抵抗を低減する。例えば
ゲート電極を形成した後に、選択エッチング可能な第一
及び第二の絶縁膜を順に形成し、第二の絶縁膜をゲート
側壁スペーサの形状に加工し、第一の絶縁膜をエッチン
グしてゲート側壁スペーサ下に空洞を形成し、その空洞
内を含む拡散層８の領域上に金属膜あるいはシリコン膜
を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその製造
方法に関する。

【０００２】

【従来の技術】半導体装置の高性能化、特に、ＭＯＳ(M
etal Oxide Semiconductor）型トランジスタの動作の高
速化が要求されている。このため、ＭＯＳ型トランジス
タの拡散層の寄生抵抗を低減することが必要である。そ
の方法として、タングステン膜を拡散層上に選択的に形
成する方法が、例えば、特開昭61−144069号公報に提案
されている。

【０００３】図２及び図３は、拡散層上にタングステン
膜を有するＭＯＳ型トランジスタ及びその形成工程を工
程順に示す断面図である。図３（ａ）に示すように、シ
リコン基板１上に、素子分離の酸化シリコン膜２を形成
する。図３（ｂ）に示すように、ゲートの酸化シリコン
膜３を形成した後、リン（Ｐ）を添加したポリシリコン
膜４よりなるゲート電極を形成する。そして、浅い接合
を形成するため、拡散層形成予定領域５にヒ素イオンを
注入する。ここでは、短チャネル効果を防ぐ目的で熱処
理後の接合深さが５０ｎｍ程度になるようにイオン注入
を行う。

【０００４】次いで図３（ｃ）に示すように、モノシラ
ン（ＳｉＨ₄）ガスと亜酸化窒素（Ｎ₂Ｏ)ガスを原料と
した高温熱ＣＶＤ法により酸化シリコン膜６を形成す
る。図３（ｄ）に示すように、この酸化シリコン膜６を
等方的にドライエッチングして、ゲート側壁スペーサを
形成した後、拡散層形成予定領域５に二度目のヒ素イオ
ンの注入を行う。ここでは、拡散層領域が十分に低抵抗
化されるように熱処理後の接合深さが１００ｎｍ程度に
なるようにイオン注入するが、このために、酸化シリコ
ン膜６よりなるゲート側壁スペーサのスペーサ長は、短
チャネル特性を劣化させないため、また拡散層領域上に
形成されるタングステン膜とゲート電極との間の寄生容
量を増大させないために、１００ｎｍにする。

【０００５】イオン注入に引き続いて８００℃の窒素雰
囲気中で熱処理を施し、拡散層８を形成する。図３
（ｅ）に示すように、タングステン膜を拡散層８上及び
ゲート電極のポリシリコン４上に選択ＣＶＤ法により選
択的に形成する。その後、ＭＯＳ型トランジスタの形成
に引き続き、第一層，第二層配線及び各配線層，電極間
の接続配線を形成する。

【０００６】

【発明が解決しようとする課題】上記の従来技術でスペ
ーサ長を短くすると、拡散層上に形成されたタングステ
ン膜とゲート電極側面との間に生じる寄生容量（図２の
Ｃ）が増大し、また短チャネル特性が劣化する問題があ
る。逆にスペーサ長を長くすると、拡散層のスペーサ下
の部分（図２のＢ）の寄生抵抗により、ＭＯＳ型トラン
ジスタの動作速度が充分に向上しないという問題が生じ
る。

【０００７】本発明の目的は、ゲート側壁スペーサ下の
拡散層の寄生抵抗を低減し、かつ拡散層とゲート電極と
の間の寄生容量の増大を抑えることで、ＭＯＳ型トラン
ジスタの動作速度をさらに向上させることにある。ま
た、本発明のもう一つの目的は上記ＭＯＳ型トランジス
タの製造方法を提供することにある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明はＭＯＳ型トランジスタのゲート側壁スペー
サ下の拡散層領域上に、金属膜あるいはシリコン膜を有
する構造にする。またゲート電極を形成した後に、選択
エッチング可能な第一及び第二の絶縁膜を順に形成し、
第二の絶縁膜をゲート側壁スペーサの形状に加工し、第
一の絶縁膜をエッチングしてゲート側壁スペーサ下に空
洞を形成し、その空洞内を含む拡散層領域上に金属膜あ
るいはシリコン膜を形成する。

【０００９】

【作用】本発明によれば、拡散層とゲート電極との間の
寄生容量を増加させることなく、拡散層の寄生抵抗が充
分に低減されるため、ＭＯＳ型トランジスタの動作速度
が向上する。

【００１０】

【実施例】

（実施例１）本実施例では、選択ＣＶＤ法により形成し
たタングステン膜を用いて、ゲート側壁スペーサ下を含
む拡散層の寄生抵抗を低減した例を述べる。図１及び図
４は本発明を用いたＭＯＳ型トランジスタ及びその形成
工程を工程順に示す断面図である。

【００１１】図４（ａ）に示すように、ｐ型（１００）
のシリコン基板１上に２０ｎｍ厚のパッド酸化膜と１２
０ｎｍ厚の窒化シリコン膜を形成した。そして、ホトリ
ソグラフィー技術とドライエッチング技術により、拡散
層形成予定領域上以外の窒化シリコン膜を除去した。さ
らに、１０００℃のウエット酸素雰囲気中で酸化し、４
００ｎｍ厚の素子分離のシリコン酸化膜２を形成した。

【００１２】図４（ｂ）に示すように、４ｎｍ厚のゲー
トの酸化シリコン膜３を熱酸化して形成した後、リンを
添加した２００ｎｍ厚のポリシリコン膜４を低圧ＣＶＤ
法により形成した。そして、電子線リソグラフィー技術
とドライエッチング技術により、ポリシリコン膜４をゲ
ート長２００ｎｍのゲート電極の形状に加工した。次
に、ゲート電極をマスクとして拡散層形成予定領域５に
一度目のイオン注入を行った。ここでは４ｎｍ厚の酸化
シリコン膜を通して１５ｋｅＶで１×１０¹⁴／cm²のヒ
素イオンを注入した。

【００１３】図４（ｃ）に示すように、第一の絶縁膜と
してモノシランガスと亜酸化窒素ガスとを原料ガスとす
る高温(７５０℃)熱ＣＶＤ法により３０ｎｍ厚の酸化シ
リコン膜６を形成した。さらに、その上に、第二の絶縁
膜としてモノシラン(ＳiＨ₄)ガスとアンモニア(ＮＨ₃）
ガスを原料ガスとするプラズマＣＶＤ法により１００ｎ
ｍ厚の窒化シリコン膜７を形成した。

【００１４】図４（ｄ）に示すように、ドライエッチン
グ技術により窒化シリコン膜７をゲート側壁スペーサの
形状に加工した。このエッチング処理では、１００℃に
基板を加熱した状態で、エッチングガスとして八フッ化
三炭素（Ｃ₃Ｆ₈）とアルゴンの１：３の混合ガスを用い
て行ったところ、スペーサ長が１００ｎｍのゲート側壁
スペーサが形成された。この時、窒化シリコン膜７が選
択的にエッチングされ、高温熱ＣＶＤ法により形成され
た酸化シリコン膜６のエッチングは５ｎｍ厚以下に抑え
られた。その後、ゲート電極及びゲート側壁スペーサを
マスクとして、拡散層形成予定領域５に二度目のイオン
注入を行った。ここでは３０ｎｍ厚の酸化シリコン膜６
を通して５０ｋｅＶで５×１０¹⁵／cm²のヒ素イオンを
注入した。その後、８００℃の窒素雰囲気中で熱処理を
施し、拡散層８を形成した。接合深さは、ゲート電極下
部及びそれ以外の拡散層部分で、それぞれ５０ｎｍ及び
１００ｎｍであった。

【００１５】図４（ｅ）に示すように、１／９９のフッ
化水素酸水溶液（工業用５０％のフッ化水素酸水溶液を
水で１００倍に希釈したもの）を用いて、高温熱ＣＶＤ
法により形成された酸化シリコン膜６をエッチング処理
した。９０秒間のエッチング処理によりゲート側壁スペ
ーサ下には長さが４０ｎｍの空洞９が形成された。この
時、高温熱ＣＶＤ法により形成された酸化シリコン膜６
が選択的にエッチングされ、窒化シリコン膜７は実質的
にエッチングされず、また、素子分離のシリコン酸化膜
２のエッチングは２ｎｍ厚以下に抑えられた。

【００１６】図４（ｆ）に示すように、選択ＣＶＤ法に
より厚さ５０ｎｍのタングステン膜１０を拡散層８上及
びゲート電極のポリシリコン膜４上に形成した。タング
ステン膜１０の形成時には、原料ガスとしてモノシラン
ガスと六フッ化タングステンガスとを１対２の比率で流
し、基板温度を２８０℃とした。その結果、ゲート側壁
スペーサ下の空洞９内を含む拡散層８上、及びゲート電
極のポリシリコン膜４上にタングステン膜が選択的に成
長した。

【００１７】本実施例では、スペーサ下の空洞内に金属
膜を形成する方法として選択ＣＶＤ法を用いたが、段差
被覆性の良い通常のＣＶＤ法（ブランケットＣＶＤ法）
で金属膜を形成した後、エッチバックプロセス等により
スペーサ下の空洞内に金属膜を残す方法を用いることも
可能である。

【００１８】図５は上記工程により形成したＭＯＳ型ト
ランジスタ上に配線を施した半導体装置の断面図であ
る。まず、第一層配線を以下の様に形成した。プラズマ
ＣＶＤ法によりＰＳＧ膜１１を形成した後、電子線リソ
グラフィー技術とドライエッチング技術によりコンタク
ト孔を開孔した。このコンタクト孔を選択ＣＶＤ法によ
り形成したタングステンプラグ１２で埋め込んだ。さら
に、スパッタ法によりタングステン膜１３を形成し、ホ
トリソグラフィー技術とドライエッチング技術により加
工して第一層配線を形成した。続いて、第二層配線を以
下の様に形成した。層間絶縁膜は、塗布系酸化シリコン
膜の上下をプラズマＣＶＤ法により形成したＰＳＧ膜で
挟んだ後平坦化処理を施した三層層間絶縁膜１４を用い
た。ホトリソグラフィー技術とドライエッチング技術に
より接続孔を開口した後、窒化チタン膜１５とアルミニ
ウム膜１６の積層膜をスパッタ法により形成し、アルミ
ニウム膜１５にリフロー処理を施して接続孔内を埋め込
んだ。そして、ホトリソグラフィー技術とドライエッチ
ング技術により加工して第二層配線を形成した。

【００１９】以上により形成されたＭＯＳ型トランジス
タは、図１に示すように、ゲート側壁スペーサ下の拡散
層部分（図１のＢ）の寄生抵抗がタングステン膜１０に
より低減されている。そのため、ＭＯＳ型トランジスタ
の動作速度は従来技術によるものと比較して向上した。

【００２０】（実施例２）本実施例では、選択成長法に
より形成したシリコン膜を用いて、ゲート側壁スペーサ
下を含む拡散層の寄生抵抗を低減した例を述べる。図６
は本発明を用いたＭＯＳ型トランジスタの断面図であ
る。

【００２１】実施例１に記載の方法により、図４に従
い、シリコン基板１上に素子分離のシリコン酸化膜２，
ゲートの酸化シリコン膜３とポリシリコン膜４よりなる
ゲート電極を形成し、拡散層形成予定領域５に一度目の
ヒ素イオン注入を行った。そして、高温熱ＣＶＤ法によ
る酸化シリコン膜６と窒化シリコン膜７を順次形成し、
窒化シリコン膜７をゲート側壁スペーサの形状に加工し
た後、二度目のヒ素イオンを注入と熱処理により拡散層
８を形成した。続いて、１／９９のフッ化水素酸水溶液
を用いたエッチング処理により、ゲート側壁スペーサ下
に長さが４０ｎｍの空洞９を形成し、図４（ｅ）に示す
構造を得た。

【００２２】その後、図６に示すように、拡散層８上及
びゲート電極のポリシリコン膜４上に、リンを添加した
シリコン膜を形成した。シリコン膜の形成時には、原料
ガスとしてジクロルシラン（ＳｉＨ₂Ｃｌ₂）ガスと塩化
水素（ＨＣｌ）ガスと水素（Ｈ₂）ガスとホスフィン
（ＰＨ₃）ガスを１０対１対１００対０.００１の比率
で流し、基板温度を６５０℃，成膜圧力１００Ｐａ，成
膜時間５０分とした。その結果、ゲート側壁スペーサ下
の空洞９内を含む拡散層８上には厚さ５０ｎｍのシリコ
ン膜１７がエピタキシャル成長し、またゲート電極のポ
リシリコン膜４上には５０ｎｍ厚のポリシリコン膜１８
が成長した。

【００２３】図７は上記工程により形成したＭＯＳ型ト
ランジスタ上に配線を施した半導体装置の断面図であ
る。まず、第一層配線を以下の様に形成した。プラズマ
ＣＶＤ法によりＰＳＧ膜１１を形成した後、電子線リソ
グラフィー技術とドライエッチング技術によりコンタク
ト孔を開孔した。コリメート・スパッタ法で窒化チタン
膜１９をコンタクト孔の内壁と底部、及びＰＳＧ膜１１
上に形成した。そして、窒化チタン膜１９上にブランケ
ット（全面成長）ＣＶＤ法によりタングステン膜２０を
形成した。続いて、窒化チタン膜１９とタングステン膜
２０の積層膜を、ホトリソグラフィー技術とドライエッ
チング技術により加工して第一層配線を形成した。その
後、実施例１に記載の方法と同様の方法により、第二層
配線を形成した。

【００２４】以上により形成されたＭＯＳ型トランジス
タは、図６に示すように、ゲート側壁スペーサ下の拡散
層部分（図６のＢ）の寄生抵抗がエピタキシャル成長し
たシリコン膜１７により低減されている。そのため、Ｍ
ＯＳ型トランジスタの動作速度は従来技術によるものと
比較して向上した。

【００２５】（実施例３）本実施例では、本発明をＳＯ
Ｉ基板に適用した例を述べる。

【００２６】図８は拡散層上に選択成長したタングステ
ン膜を有するＭＯＳ型トランジスタの断面図を示す。本
発明をＳＯＩ基板に適用した場合、寄生容量が低減され
る利点に加えて、タングステン膜と拡散層のシリコンと
の界面における接触抵抗の低減によりさらにＭＯＳ動作
速度が向上できる利点がある。すなわち、タングステン
膜を拡散層上に形成する場合には、シリコン膜が一部侵
食される、いわゆるエンクローチメントの問題が生じ
る。シリコン基板として通常基板を用いる場合、拡散層
の高濃度不純物層が侵食されるため、タングステン膜と
拡散層のシリコンとの界面における接触抵抗が増大する
という問題がある。図８に示すようにSOI基板を用いて
拡散層内の不純物濃度を均一化した構造にすると、タン
グステン膜と拡散層のシリコンとの界面における接触抵
抗を、エンクローチメントが生じても低い値に保つこと
ができるという利点がある。

【００２７】また図９は、拡散層上に選択成長したシリ
コン膜を有するＭＯＳ型トランジスタの断面図を示す。
この場合、シリコン膜の選択成長におけるプロセスマー
ジンの拡大及び低抵抗化の利点がある。すなわち、通常
基板を用いる場合には接合深さを浅く保つために、シリ
コン膜の形成温度は６５０℃程度以下に制限されるが、
ＳＯＩ基板を用いる場合にはその制限がないため、７５
０℃程度あるいはそれ以上で低抵抗なシリコン膜を形成
することができる。

【００２８】（実施例４）本発明を用いて、ＣＭＯＳ型
トランジスタの拡散層上にタングステン膜を形成した例
を述べる。

【００２９】ＣＭＯＳ型トランジスタのｐ+ 型及びｎ+
型両拡散層上に、従来の方法により、タングステン膜を
形成する場合には以下の問題がある。すなわち、ｎ+ 型
拡散層への侵食（エンクローチメント）が生じて接合リ
ーク電流が増加する一方、ｐ+ 型拡散層上でのタングス
テン膜厚がｎ+ 型拡散層上と比較して薄くなるため、ｐ
+ 型拡散層が十分に低抵抗化されないという問題があ
る。

【００３０】図１０は、ｐ+ ／ｎ+ 型拡散層上でタング
ステン膜厚差、及び素子分離の酸化シリコン膜端部（Ｌ
ＯＣＯＳ端部）でのエンクローチメントの大きさを示
す。実施例１に記載の方法に従って２種類の絶縁膜を用
いてゲート側壁スペーサを形成する場合には、従来の場
合と比較して、両問題とも著しく改善された。この理由
は次のように考えられる。ｐ+ ／ｎ+ 型拡散層上でタン
グステン膜厚差及びエンクローチメントの問題は、酸化
シリコン膜６のドライエッチング工程で拡散層のシリコ
ン表面に与えられたプラズマダメージに起因すると考え
られる。実施例１に記載の方法によれば、拡散層のシリ
コン表面がドライエッチングのプラズマ雰囲気に直接曝
されないため、両問題とも著しく改善されたと考えられ
る。

【００３１】本発明の実施例１により形成されたＣＭＯ
Ｓ型トランジスタでは、接合リーク電流の増大の問題は
なく、拡散層とゲート電極との間の寄生容量、及び拡散
層抵抗が低減し、ＭＯＳ動作速度の向上及び消費電力の
低減が図られた。

【００３２】（実施例５）本実施例では、実施例１にお
ける高温熱ＣＶＤ法により形成された酸化シリコン膜６
のエッチング処理工程を、フッ化水素酸水溶液に替えて
フッ化水素ガスと水蒸気を用いる、いわゆるＨＦベーパ
ーエッチング法により行った例について述べる。

【００３３】図４（ｅ）に示すエッチング処理工程で、
素子分離の酸化シリコン膜２がエッチングされると、タ
ングステン膜などの形成により接合リーク電流が増大す
る不都合が生じる。そこで、素子分離の酸化シリコン膜
２に対する、高温熱ＣＶＤ法により形成された酸化シリ
コン膜６のエッチングの選択比が大きいことが必要であ
る。図１１に示すように、１／９９のフッ化水素酸水溶
液を用いた場合の選択比は８倍程度であるが、ＨＦベー
パーエッチングによる場合には５０倍以上のエッチング
速度が得られるため有利である。

【００３４】ＨＦベーパーエッチングのエッチングガス
としては、フッ化水素ガスと水蒸気の組合せに替えて、
フッ化水素ガスとアルコール蒸気、あるいはフッ化水素
ガスと水蒸気とアルコール蒸気などの組合せを用いるこ
ともできる。

【００３５】

【発明の効果】本発明によれば、ゲート側壁スペーサ下
を含む拡散層上に金属膜あるいはシリコン膜を形成する
ことで、拡散層とゲート電極との間の寄生容量を増大さ
せることなく拡散層の寄生抵抗を低減できる。その結
果、ＭＯＳ型トランジスタの動作速度の向上が可能であ
る。

【図面の簡単な説明】

【図１】本発明の実施例１により形成されたＭＯＳ型ト
ランジスタの断面図。

【図２】従来技術により形成されたＭＯＳ型トランジス
タの断面図。

【図３】従来技術を工程順に示すＭＯＳ型トランジスタ
の断面図。

【図４】本発明の実施例１を工程順に示すＭＯＳ型トラ
ンジスタの断面図。

【図５】本発明の実施例１により形成された半導体装置
の断面図。

【図６】本発明の実施例２により形成されたＭＯＳ型ト
ランジスタの断面図。

【図７】本発明の実施例２により形成された半導体装置
の断面図。

【図８】本発明の実施例３により形成されたＭＯＳ型ト
ランジスタの断面図。

【図９】本発明の実施例３により形成されたＭＯＳ型ト
ランジスタの断面図。

【図１０】ｐ+ ／ｎ+ 型拡散層上でのタングステン膜厚
差及びエンクローチメントの深さを示す特性図。

【図１１】高温熱ＣＶＤ法による酸化シリコン膜と素子
分離の酸化シリコン膜とのエッチング選択比を示す特性
図。

【符号の説明】

１…シリコン基板、２…酸化シリコン膜、３…酸化シリ
コン膜、４…ポリシリコン膜、６…酸化シリコン膜、７
…窒化シリコン膜、８…拡散層、１０…タングステン
膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者久本大東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村紳一郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者宮内昭浩茨城県日立市大みか町七丁目１番１号株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳ型トランジスタのゲート側壁スペー
サ下の少なくとも一部を含む拡散層領域上に、金属膜あ
るいはシリコン膜を有する構造を特徴とする半導体装
置。
【請求項２】請求項１に記載の前記ゲート側壁スペーサ
がドライエッチングあるいはウエットエッチングで異な
るエッチング速度を有する複数種類の絶縁膜群からなる
半導体装置。
【請求項３】請求項２に記載の前記絶縁膜群が窒化シリ
コン膜及び酸化シリコン膜を含む半導体装置。
【請求項４】請求項１に記載の前記金属膜がタングステ
ン膜である半導体装置。
【請求項５】請求項１に記載の前記ＭＯＳ型トランジス
タがＳＯＩ基板上に形成されている半導体装置。
【請求項６】ゲート電極を形成した後、第一の絶縁膜を
形成する工程と、第二の絶縁膜を形成する工程と、第二
の絶縁膜を選択エッチングしてゲート側壁スペーサ形状
に加工する工程と、第一の絶縁膜を選択エッチングして
ゲート側壁スペーサ下に空洞を形成する工程と、金属膜
あるいはシリコン膜を空洞内を含む拡散層領域上に形成
する工程とを順に含む半導体装置の製造方法。
【請求項７】請求項６に記載の前記金属膜あるいは前記
シリコン膜の形成方法として、選択ＣＶＤ法あるいは選
択エピタキシャル法など、気体原料から薄膜を形成する
方法を用いる半導体装置の製造方法。
【請求項８】拡散層のシリコン表面をドライエッチング
のプラズマ雰囲気に曝さない請求項１に記載の半導体装
置の製造方法。
【請求項９】請求項７に記載の前記第一の絶縁膜の選択
エッチングを、フッ化水素ガスと水蒸気、あるいはフッ
化水素ガスとアルコール蒸気を用いて行う半導体装置の
製造方法。