JPH08306917A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08306917A JPH08306917A JP11281995A JP11281995A JPH08306917A JP H08306917 A JPH08306917 A JP H08306917A JP 11281995 A JP11281995 A JP 11281995A JP 11281995 A JP11281995 A JP 11281995A JP H08306917 A JPH08306917 A JP H08306917A
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- JP
- Japan
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- silicon
- diffusion layer
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- tungsten
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Abstract
(57)【要約】
【目的】拡散層上にタングステン膜を有するＭＯＳ型ト
ランジスタにおいて、接合リーク電流を低減し、また、
タングステン膜とシリコンとの接触抵抗を低減する。 【構成】ＭＯＳ型トランジスタのｎ+ 型拡散層上にシリ
コン膜を自己整合的に形成した後、さらにそのシリコン
膜上にタングステン膜を自己整合的に形成する。
ランジスタにおいて、接合リーク電流を低減し、また、
タングステン膜とシリコンとの接触抵抗を低減する。 【構成】ＭＯＳ型トランジスタのｎ+ 型拡散層上にシリ
コン膜を自己整合的に形成した後、さらにそのシリコン
膜上にタングステン膜を自己整合的に形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法、特にＭＯＳ型トランジスタ及びその製造方法に関
する。
方法、特にＭＯＳ型トランジスタ及びその製造方法に関
する。
【０００２】
【従来の技術】半導体装置の高性能化、特にＭＯＳ（Me
tal Oxide Semiconductor ）型トランジスタの動作の高
速化が要求されている。このためには、ＭＯＳ型トラン
ジスタの拡散層の寄生抵抗を低減することが必要であ
る。その方法として、タングステン（Ｗ）膜を拡散層上
に自己整合的に形成する方法が、例えば特開昭61−1440
69号公報に開示されている。
tal Oxide Semiconductor ）型トランジスタの動作の高
速化が要求されている。このためには、ＭＯＳ型トラン
ジスタの拡散層の寄生抵抗を低減することが必要であ
る。その方法として、タングステン（Ｗ）膜を拡散層上
に自己整合的に形成する方法が、例えば特開昭61−1440
69号公報に開示されている。
【０００３】図２は拡散層上にタングステン膜を有する
ＭＯＳ型トランジスタ及びその形成工程を工程順に示す
断面図である。図２（ａ）に示すように、ｐ型（１０
０）のシリコン基板１上に、ロコス（ＬＯＣＯＳ：LOCa
l Oxidised Silicon）のフィールド酸化膜２を形成す
る。図２（ｂ）に示すように、ゲート酸化膜３とリン
(Ｐ)を添加したポリシリコン膜４より成るゲート電極を
形成する。さらに、拡散層形成予定領域に砒素（Ａｓ）
をイオン注入する。図２（ｃ）に示すように、モノシラ
ン（ＳｉＨ4 ）ガスと亜酸化窒素（Ｎ2Ｏ ）ガスを原料
とした高温熱ＣＶＤ法により成膜された酸化シリコン膜
５より成るゲート側壁スペーサを形成する。さらに、拡
散層形成予定領域に１０ｎｍ厚の酸化膜を通して再度砒
素をイオン注入する。その後、８００℃の窒素雰囲気中
で熱処理を施し、ＬＤＤ構造の拡散層６を形成する。六
フッ化タングステン（ＷＦ6 ）ガスとモノシランガス等
の還元性ガスとを原料ガスとして用いる選択ＣＶＤ法に
よりタングステン膜８を拡散層６上に自己整合的に形成
する。その後、図２（ｄ）に示すように、第一層，第二
層及び第三層配線を形成する。
ＭＯＳ型トランジスタ及びその形成工程を工程順に示す
断面図である。図２（ａ）に示すように、ｐ型（１０
０）のシリコン基板１上に、ロコス（ＬＯＣＯＳ：LOCa
l Oxidised Silicon）のフィールド酸化膜２を形成す
る。図２（ｂ）に示すように、ゲート酸化膜３とリン
(Ｐ)を添加したポリシリコン膜４より成るゲート電極を
形成する。さらに、拡散層形成予定領域に砒素（Ａｓ）
をイオン注入する。図２（ｃ）に示すように、モノシラ
ン（ＳｉＨ4 ）ガスと亜酸化窒素（Ｎ2Ｏ ）ガスを原料
とした高温熱ＣＶＤ法により成膜された酸化シリコン膜
５より成るゲート側壁スペーサを形成する。さらに、拡
散層形成予定領域に１０ｎｍ厚の酸化膜を通して再度砒
素をイオン注入する。その後、８００℃の窒素雰囲気中
で熱処理を施し、ＬＤＤ構造の拡散層６を形成する。六
フッ化タングステン（ＷＦ6 ）ガスとモノシランガス等
の還元性ガスとを原料ガスとして用いる選択ＣＶＤ法に
よりタングステン膜８を拡散層６上に自己整合的に形成
する。その後、図２（ｄ）に示すように、第一層，第二
層及び第三層配線を形成する。
【０００４】
【発明が解決しようとする課題】図３は従来技術を用い
て形成したタングステン膜を有する拡散層の断面図を示
す。１３に示すように、タングステン膜がシリコンに一
部侵食して形成される現象、いわゆる、エンクローチメ
ントが見られる。この問題についてはジャパニーズ・ジ
ャーナル・オブ・アプライド・フィジックス（Japanese
Journal of Applied Physics ）の３０巻，１９９１
年，１５２５から１５２９ページに記載がある。シリコ
ンへの侵食はｎ+ 型シリコン上で著しく５０ｎｍ程度の
侵食が見られる。このようなシリコンへの侵食は、接合
リーク電流の増大の原因となる。また、拡散層表面の低
抵抗なシリコンが侵食されタングステン膜との界面での
シリコンが高抵抗になるため、この界面での接触抵抗が
増大する。
て形成したタングステン膜を有する拡散層の断面図を示
す。１３に示すように、タングステン膜がシリコンに一
部侵食して形成される現象、いわゆる、エンクローチメ
ントが見られる。この問題についてはジャパニーズ・ジ
ャーナル・オブ・アプライド・フィジックス（Japanese
Journal of Applied Physics ）の３０巻，１９９１
年，１５２５から１５２９ページに記載がある。シリコ
ンへの侵食はｎ+ 型シリコン上で著しく５０ｎｍ程度の
侵食が見られる。このようなシリコンへの侵食は、接合
リーク電流の増大の原因となる。また、拡散層表面の低
抵抗なシリコンが侵食されタングステン膜との界面での
シリコンが高抵抗になるため、この界面での接触抵抗が
増大する。
【０００５】このように、従来技術によりｎ+ 型拡散層
上にタングステン膜を有するＭＯＳ型トランジスタを形
成する場合、接合リーク電流を低減し、タングステン膜
とシリコンとの接触抵抗を低減することは困難であっ
た。
上にタングステン膜を有するＭＯＳ型トランジスタを形
成する場合、接合リーク電流を低減し、タングステン膜
とシリコンとの接触抵抗を低減することは困難であっ
た。
【０００６】本発明の目的は、拡散層の構造を工夫して
タングステン膜形成時のシリコンへの侵食を抑制するこ
とにより、接合リーク電流が低減され、タングステン膜
とシリコンとの接触抵抗が低減されたｎ+ 型拡散層を有
するＭＯＳ型トランジスタ及びその製造方法を提供する
ことにある。
タングステン膜形成時のシリコンへの侵食を抑制するこ
とにより、接合リーク電流が低減され、タングステン膜
とシリコンとの接触抵抗が低減されたｎ+ 型拡散層を有
するＭＯＳ型トランジスタ及びその製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】上記目的は、ＭＯＳ型ト
ランジスタのｎ+ 型拡散層上にシリコン膜を自己整合的
に形成した後、さらにそのシリコン膜上にタングステン
膜を自己整合的に形成することにより達成される。
ランジスタのｎ+ 型拡散層上にシリコン膜を自己整合的
に形成した後、さらにそのシリコン膜上にタングステン
膜を自己整合的に形成することにより達成される。
【０００８】
【作用】シリコンへの侵食は、タングステン膜形成時の
シリコンと六フッ化タングステンとの反応に起因する。
図５はシリコンへの侵食深さをシリコン中のホウ素(Ｂ)
あるいは砒素（Ａｓ）の濃度の関数として調べた実験デ
ータである。シリコンへの侵食深さはシリコンの不純物
濃度に依存し、ｎ+ 型シリコン上では他の導電型のシリ
コン上と比較して大きい。そこで、ｎ+ 型シリコン上に
数ｎｍ厚程度のｎ+ 型以外、例えばｐ+ 型のシリコン膜
を形成した後にタングステン膜を形成すれば、シリコン
への侵食は大幅に抑制される。ここでシリコンの導電型
は、図５に示すように、Ｗ膜の成膜温度である２８０℃
付近での真性キャリア濃度（３×１０15／cm3 ）以上の
ものをｐ+ 型及びｎ+ 型、それ以下のものをｐ型及びｎ
型と定義する。
シリコンと六フッ化タングステンとの反応に起因する。
図５はシリコンへの侵食深さをシリコン中のホウ素(Ｂ)
あるいは砒素（Ａｓ）の濃度の関数として調べた実験デ
ータである。シリコンへの侵食深さはシリコンの不純物
濃度に依存し、ｎ+ 型シリコン上では他の導電型のシリ
コン上と比較して大きい。そこで、ｎ+ 型シリコン上に
数ｎｍ厚程度のｎ+ 型以外、例えばｐ+ 型のシリコン膜
を形成した後にタングステン膜を形成すれば、シリコン
への侵食は大幅に抑制される。ここでシリコンの導電型
は、図５に示すように、Ｗ膜の成膜温度である２８０℃
付近での真性キャリア濃度（３×１０15／cm3 ）以上の
ものをｐ+ 型及びｎ+ 型、それ以下のものをｐ型及びｎ
型と定義する。
【０００９】
【実施例】本発明によりＭＯＳ型トランジスタを形成す
る実施例を述べる。図１は実施例を工程順に示す断面図
である。
る実施例を述べる。図１は実施例を工程順に示す断面図
である。
【００１０】図１（ａ）に示すように、ｐ型（１００）
のシリコン基板１上に２０ｎｍ厚のパッド酸化膜と２０
０ｎｍ厚の窒化シリコン膜を形成した。そして、ホトリ
ソグラフィー技術とドライエッチング技術により、拡散
層形成予定領域上以外の窒化シリコン膜を除去した。さ
らに、１０００℃のウエット酸素雰囲気中で酸化し、ロ
コスのフィールド酸化膜２を形成した。
のシリコン基板１上に２０ｎｍ厚のパッド酸化膜と２０
０ｎｍ厚の窒化シリコン膜を形成した。そして、ホトリ
ソグラフィー技術とドライエッチング技術により、拡散
層形成予定領域上以外の窒化シリコン膜を除去した。さ
らに、１０００℃のウエット酸素雰囲気中で酸化し、ロ
コスのフィールド酸化膜２を形成した。
【００１１】図１（ｂ）に示すように、５ｎｍ厚のゲー
ト酸化膜３とリンを添加した２００ｎｍ厚のポリシリコ
ン膜４を低圧ＣＶＤ法により形成した。そして、電子線
リソグラフィー技術とドライエッチング技術により、ポ
リシリコン膜４をゲート長２００ｎｍのゲート電極の形
状に加工した。つづいて、５ｎｍ厚の酸化膜を通して拡
散層形成予定領域に１５ｋｅＶで１×１０14／cm2 の砒
素をイオン注入した。
ト酸化膜３とリンを添加した２００ｎｍ厚のポリシリコ
ン膜４を低圧ＣＶＤ法により形成した。そして、電子線
リソグラフィー技術とドライエッチング技術により、ポ
リシリコン膜４をゲート長２００ｎｍのゲート電極の形
状に加工した。つづいて、５ｎｍ厚の酸化膜を通して拡
散層形成予定領域に１５ｋｅＶで１×１０14／cm2 の砒
素をイオン注入した。
【００１２】図１（ｃ）に示すように、高温（７５０
℃）熱ＣＶＤ法による酸化シリコン膜５を形成し、ドラ
イエッチング技術によりゲート側壁スペーサを形成し
た。その後、二度目のイオン注入により、拡散層形成予
定領域に砒素を注入した。ここでは１０ｎｍ厚の酸化膜
を通して、２０ｋｅＶで３×１０15／cm2 の砒素イオン
を注入した。その後、８００℃の窒素雰囲気中で熱処理
を施し、ＬＤＤ構造の拡散層６を形成した。接合深さ
は、ゲート電極下部及び拡散層部分で、それぞれ５０ｎ
ｍ及び１００ｎｍであった。そして、拡散層上にホウ素
を添加した１０ｎｍ厚のシリコン膜７を選択エピタキシ
ャル成長させた。シリコン膜の成膜は、ジクロルシラン
(ＳｉＨ2Ｃｌ2）ガスが１００sccm，塩化水素(ＨＣｌ）
ガスが１０sccm，水素(Ｈ2）ガスが１０００sccm，ジボ
ラン（Ｂ2Ｈ6）ガスが２×１０-4sccm，成膜温度６５０
℃，成膜圧力１００Ｐａ，成膜時間１０分の条件で行っ
た。また、この時同時にゲート電極のポリシリコン膜４
上には、１０ｎｍ厚のポリシリコン膜が形成された。つ
づいて、５０ｎｍタングステン膜８を選択ＣＶＤ法によ
り拡散層上及びゲート電極上に自己整合的に堆積した。
タングステン膜８の形成時には、原料ガスとしてモノシ
ランと六フッ化タングステンとを１対２の比率で流し、
基板温度を２８０℃とした。
℃）熱ＣＶＤ法による酸化シリコン膜５を形成し、ドラ
イエッチング技術によりゲート側壁スペーサを形成し
た。その後、二度目のイオン注入により、拡散層形成予
定領域に砒素を注入した。ここでは１０ｎｍ厚の酸化膜
を通して、２０ｋｅＶで３×１０15／cm2 の砒素イオン
を注入した。その後、８００℃の窒素雰囲気中で熱処理
を施し、ＬＤＤ構造の拡散層６を形成した。接合深さ
は、ゲート電極下部及び拡散層部分で、それぞれ５０ｎ
ｍ及び１００ｎｍであった。そして、拡散層上にホウ素
を添加した１０ｎｍ厚のシリコン膜７を選択エピタキシ
ャル成長させた。シリコン膜の成膜は、ジクロルシラン
(ＳｉＨ2Ｃｌ2）ガスが１００sccm，塩化水素(ＨＣｌ）
ガスが１０sccm，水素(Ｈ2）ガスが１０００sccm，ジボ
ラン（Ｂ2Ｈ6）ガスが２×１０-4sccm，成膜温度６５０
℃，成膜圧力１００Ｐａ，成膜時間１０分の条件で行っ
た。また、この時同時にゲート電極のポリシリコン膜４
上には、１０ｎｍ厚のポリシリコン膜が形成された。つ
づいて、５０ｎｍタングステン膜８を選択ＣＶＤ法によ
り拡散層上及びゲート電極上に自己整合的に堆積した。
タングステン膜８の形成時には、原料ガスとしてモノシ
ランと六フッ化タングステンとを１対２の比率で流し、
基板温度を２８０℃とした。
【００１３】図１（ｄ）に示すように、第一層配線を形
成した。ＴＥＯＳを原料に用いたＣＶＤ法により６００
ｎｍ厚の酸化シリコン膜９を形成した後、電子線リソグ
ラフィー技術とドライエッチング技術により接続孔を開
け、その上にスパッタ法とブランケット（全面成長）Ｃ
ＶＤ法により形成したタングステン膜１０をホトリソグ
ラフィー技術とドライエッチング技術により配線形状に
加工した。その後、第二層及び第三層配線を形成した。
ここでも第一層配線と同様の方法を用いたが、酸化シリ
コン膜は４００ｎｍ厚とし、第三層配線にはタングステ
ン膜に替えてスパッタ法により形成したアルミニウム膜
１１を用いた。また、第二層配線と第三層配線の接続孔
は、選択ＣＶＤ法により形成したタングステンプラグ１
２で埋め込んだ。
成した。ＴＥＯＳを原料に用いたＣＶＤ法により６００
ｎｍ厚の酸化シリコン膜９を形成した後、電子線リソグ
ラフィー技術とドライエッチング技術により接続孔を開
け、その上にスパッタ法とブランケット（全面成長）Ｃ
ＶＤ法により形成したタングステン膜１０をホトリソグ
ラフィー技術とドライエッチング技術により配線形状に
加工した。その後、第二層及び第三層配線を形成した。
ここでも第一層配線と同様の方法を用いたが、酸化シリ
コン膜は４００ｎｍ厚とし、第三層配線にはタングステ
ン膜に替えてスパッタ法により形成したアルミニウム膜
１１を用いた。また、第二層配線と第三層配線の接続孔
は、選択ＣＶＤ法により形成したタングステンプラグ１
２で埋め込んだ。
【００１４】図４は本実施例により形成されたタングス
テン膜を有する拡散層の断面図を示す。シリコンへの侵
食は、図３に示す従来の技術を用いた場合と比較して、
大幅に抑制された。そして、接合リーク電流の増大の問
題はなく、また、タングステン膜とシリコンとの接触抵
抗は著しく低減された。
テン膜を有する拡散層の断面図を示す。シリコンへの侵
食は、図３に示す従来の技術を用いた場合と比較して、
大幅に抑制された。そして、接合リーク電流の増大の問
題はなく、また、タングステン膜とシリコンとの接触抵
抗は著しく低減された。
【００１５】本実施例では、ｎ+ 型拡散層上に形成する
シリコン膜としてｐ+ 型シリコン膜を選んだが、これは
ｐ型あるいはｎ型のシリコン膜と比較して低抵抗な点で
有利であるからである。
シリコン膜としてｐ+ 型シリコン膜を選んだが、これは
ｐ型あるいはｎ型のシリコン膜と比較して低抵抗な点で
有利であるからである。
【００１６】本実施例では選択エピタキシャル成長法を
用いたが、ポリシリコン膜等と比較して低抵抗な点で有
利であるからである。
用いたが、ポリシリコン膜等と比較して低抵抗な点で有
利であるからである。
【００１７】本実施例ではＭＯＳ型トランジスタとして
ＮＭＯＳ型のトランジスタを例に記載したが、ＣＭＯＳ
型トランジスタにも同様に適用できる。ＣＭＯＳ型トラ
ンジスタのｐ+ 型及びｎ+ 型両拡散層上にタングステン
膜を形成する場合、タングステン膜形成のＣＶＤ条件、
特に成膜温度は著しい制約を受ける。すなわち、成膜温
度が高い場合には、ｎ+ 型拡散層への侵食が大きくな
り、接合リーク電流が増加する。一方、成膜温度が低い
場合には、ｐ+ 型拡散層上でタングステン膜厚がｎ+ 型
拡散層上と比較して薄くなるため、ｐ+ 型拡散層が十分
に低抵抗化されない。本発明を用いて、ｐ+ 型及びｎ+
型両拡散層上に同じ導電型のシリコンを形成した後にタ
ングステン膜を形成すれば、ＣＶＤ条件のプロセスマー
ジンは大幅に拡大される。
ＮＭＯＳ型のトランジスタを例に記載したが、ＣＭＯＳ
型トランジスタにも同様に適用できる。ＣＭＯＳ型トラ
ンジスタのｐ+ 型及びｎ+ 型両拡散層上にタングステン
膜を形成する場合、タングステン膜形成のＣＶＤ条件、
特に成膜温度は著しい制約を受ける。すなわち、成膜温
度が高い場合には、ｎ+ 型拡散層への侵食が大きくな
り、接合リーク電流が増加する。一方、成膜温度が低い
場合には、ｐ+ 型拡散層上でタングステン膜厚がｎ+ 型
拡散層上と比較して薄くなるため、ｐ+ 型拡散層が十分
に低抵抗化されない。本発明を用いて、ｐ+ 型及びｎ+
型両拡散層上に同じ導電型のシリコンを形成した後にタ
ングステン膜を形成すれば、ＣＶＤ条件のプロセスマー
ジンは大幅に拡大される。
【００１８】また、図６に示すように本発明をＳＯＩ基
板に適用する場合、寄生容量の低減によるＭＯＳ動作の
高速化に加えて、シリコン膜の選択エピタキシャル成長
におけるプロセスマージンの拡大及び低抵抗化の利点が
ある。すなわち、通常基板を用いる場合には接合深さを
浅く保つために、シリコン膜の形成温度は６５０℃程度
に制限されるが、ＳＯＩ基板を用いる場合にはその制限
が無いため、７５０℃程度で低抵抗なシリコン膜を形成
することができる。
板に適用する場合、寄生容量の低減によるＭＯＳ動作の
高速化に加えて、シリコン膜の選択エピタキシャル成長
におけるプロセスマージンの拡大及び低抵抗化の利点が
ある。すなわち、通常基板を用いる場合には接合深さを
浅く保つために、シリコン膜の形成温度は６５０℃程度
に制限されるが、ＳＯＩ基板を用いる場合にはその制限
が無いため、７５０℃程度で低抵抗なシリコン膜を形成
することができる。
【００１９】
【発明の効果】本発明によれば、拡散層上にタングステ
ン膜を有するＭＯＳ型トランジスタにおいて、ｎ+ 型拡
散層の接合リーク電流が低減することができ、かつタン
グステン膜とシリコンとの接触抵抗を低減することがで
きる。その結果、ＭＯＳ型トランジスタの微細化，動作
速度の向上，消費電力の低減が可能である。
ン膜を有するＭＯＳ型トランジスタにおいて、ｎ+ 型拡
散層の接合リーク電流が低減することができ、かつタン
グステン膜とシリコンとの接触抵抗を低減することがで
きる。その結果、ＭＯＳ型トランジスタの微細化，動作
速度の向上，消費電力の低減が可能である。
【図１】本発明の実施例を工程順に示すＭＯＳ型トラン
ジスタの断面図。
ジスタの断面図。
【図２】従来技術を工程順に示すＭＯＳ型トランジスタ
の断面図。
の断面図。
【図３】従来技術により形成されたＭＯＳ型トランジス
タの断面図。
タの断面図。
【図４】本発明の実施例により形成されたＭＯＳ型トラ
ンジスタの断面図。
ンジスタの断面図。
【図５】タングステン膜のシリコンへの侵食をシリコン
の導電型の関数として示す特性図。
の導電型の関数として示す特性図。
【図６】本発明をＳＯＩ基板に適用した実施例により形
成されたＭＯＳ型トランジスタの断面図。
成されたＭＯＳ型トランジスタの断面図。
１…シリコン基板、２…ロコスのフィールド酸化膜、３
…ゲート酸化膜、４…ポリシリコン膜、５…酸化シリコ
ン膜、６…拡散層及び拡散層形成予定領域、７…シリコ
ン膜、８…タングステン膜、９…酸化シリコン膜、１０
…配線、１１…配線、１２…タングステンプラグ。
…ゲート酸化膜、４…ポリシリコン膜、５…酸化シリコ
ン膜、６…拡散層及び拡散層形成予定領域、７…シリコ
ン膜、８…タングステン膜、９…酸化シリコン膜、１０
…配線、１１…配線、１２…タングステンプラグ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 紳一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 宮内 昭浩 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (6)
- 【請求項１】ＭＯＳ型トランジスタの拡散層上に、シリ
コン膜とタングステン膜を順に自己整合的に積層した構
造を有することを特徴とする半導体装置。 - 【請求項２】請求項１に記載の前記拡散層として、ｐ+
型拡散層及びｎ+ 型拡散層の両方が存在する半導体装
置。 - 【請求項３】請求項１に記載の前記シリコン膜がｐ+ 型
シリコン膜である半導体装置。 - 【請求項４】請求項１に記載の前記拡散層がＳＯＩ基板
上に形成されている半導体装置。 - 【請求項５】請求項１に記載の前記シリコン膜が、選択
エピタキシャル成長法により形成されたシリコン膜であ
る半導体装置。 - 【請求項６】ＭＯＳ型トランジスタの拡散層上に、シリ
コン膜とタングステン膜を順に自己整合的に積層したこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281995A JPH08306917A (ja) | 1995-05-11 | 1995-05-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281995A JPH08306917A (ja) | 1995-05-11 | 1995-05-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306917A true JPH08306917A (ja) | 1996-11-22 |
Family
ID=14596333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281995A Pending JPH08306917A (ja) | 1995-05-11 | 1995-05-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08306917A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020642A (en) * | 1997-01-31 | 2000-02-01 | Nec Corporation | Interconnection system in a semiconductor device |
| EP1000949A4 (en) * | 1997-06-20 | 2001-10-31 | Hitachi Ltd | ORGANOSILICON NANOCLUSTER AND METHOD FOR THE PRODUCTION THEREOF |
| US7221056B2 (en) | 2003-09-24 | 2007-05-22 | Renesas Technology Corp. | Semiconductor integrated circuit device and manufacturing method thereof |
-
1995
- 1995-05-11 JP JP11281995A patent/JPH08306917A/ja active Pending
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| EP1000949A4 (en) * | 1997-06-20 | 2001-10-31 | Hitachi Ltd | ORGANOSILICON NANOCLUSTER AND METHOD FOR THE PRODUCTION THEREOF |
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