JPS63151047A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS63151047A JPS63151047A JP29942186A JP29942186A JPS63151047A JP S63151047 A JPS63151047 A JP S63151047A JP 29942186 A JP29942186 A JP 29942186A JP 29942186 A JP29942186 A JP 29942186A JP S63151047 A JPS63151047 A JP S63151047A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度・高速・低消費電力であるＭＯ３型半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
従来の技術
半導体集積回路技術では高密度・高速化・低消費電力化
が求められており、素子間分離領域面積の低減による高
密度化、ＭＯＳ素子におけるソース・ドレインと基板間
に発生する寄生容量の低減による高速・低消費電力化な
どを狙って５ＯＩ（５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌ
ａｔｏｒ）構造の素子開発が試みられている。
が求められており、素子間分離領域面積の低減による高
密度化、ＭＯＳ素子におけるソース・ドレインと基板間
に発生する寄生容量の低減による高速・低消費電力化な
どを狙って５ＯＩ（５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌ
ａｔｏｒ）構造の素子開発が試みられている。
第２図は、特開昭５４−８８８７１号公報に示されたＳ
ＯＩ構造を示すもので、４１はシリコン基板、４２は５
ｉ０２膜、４３はＳｉ３Ｎ４膜、４４は５１０２膜４２
に囲まれたシリコン基板の一部よりなるコレクタ島領域
、４６はペース領域、４６はエミッタ領域、４７はコレ
クタコンタクト領域である。
ＯＩ構造を示すもので、４１はシリコン基板、４２は５
ｉ０２膜、４３はＳｉ３Ｎ４膜、４４は５１０２膜４２
に囲まれたシリコン基板の一部よりなるコレクタ島領域
、４６はペース領域、４６はエミッタ領域、４７はコレ
クタコンタクト領域である。
第３図は第２図の構造を用い、特願昭６０−１４８９０
２号に示されている溝堀り分離発展型のＳＯＩ構造半導
体装置の製造工程の一例を示す断面図である。
２号に示されている溝堀り分離発展型のＳＯＩ構造半導
体装置の製造工程の一例を示す断面図である。
まず、第３図ａのようにＰａ基板３１上に熱酸化膜３２
を形成し、その上にシリコン窒化膜３３を形成する。次
に第３図すのように、分離領域となる部分を異方性の強
い反応性イオンエツチング（Ｒ，Ｉｌ）などを用いてエ
ツチングし、開口部３４を形成する。次に第３図Ｃのよ
うに、シリコン窒化膜３３をマスクとして熱酸化を行な
って酸化膜３５を形成し、その後全面にシリコン窒化膜
３６を減圧ｃｖｎ法で形成する。この後、第３図ｄのよ
うに、反応性イオンエツチング法で異方性の強いエツチ
ングを行なうと、開口部３４の側壁部のシリコン窒化膜
３７のみを残して、その他のシリコン窒化膜３６が除去
される。次に第３図ｅのように、酸化膜３６の開口部３
４の底面部のみを除去し、Ｐ型基板３１に対して、等方
的なエツチングを行ない、開口部３８を形成する。次に
第３図ｆのように、高圧酸化法によシ約７気圧の圧力下
で酸化すると、酸化される領域はシリコン窒化膜３３．
３７に覆われていない領域に限定されるため、開口部深
さ・素子領域幅を最適化すると、Ｐ型基板３１の一部か
らなる素子領域３９が基板領域４ｏと、酸化膜領域４１
により分離・絶縁された構造を得ることができる。
を形成し、その上にシリコン窒化膜３３を形成する。次
に第３図すのように、分離領域となる部分を異方性の強
い反応性イオンエツチング（Ｒ，Ｉｌ）などを用いてエ
ツチングし、開口部３４を形成する。次に第３図Ｃのよ
うに、シリコン窒化膜３３をマスクとして熱酸化を行な
って酸化膜３５を形成し、その後全面にシリコン窒化膜
３６を減圧ｃｖｎ法で形成する。この後、第３図ｄのよ
うに、反応性イオンエツチング法で異方性の強いエツチ
ングを行なうと、開口部３４の側壁部のシリコン窒化膜
３７のみを残して、その他のシリコン窒化膜３６が除去
される。次に第３図ｅのように、酸化膜３６の開口部３
４の底面部のみを除去し、Ｐ型基板３１に対して、等方
的なエツチングを行ない、開口部３８を形成する。次に
第３図ｆのように、高圧酸化法によシ約７気圧の圧力下
で酸化すると、酸化される領域はシリコン窒化膜３３．
３７に覆われていない領域に限定されるため、開口部深
さ・素子領域幅を最適化すると、Ｐ型基板３１の一部か
らなる素子領域３９が基板領域４ｏと、酸化膜領域４１
により分離・絶縁された構造を得ることができる。
発明が解決しようとする問題点
ここで第３図ｆで示した分離酸化膜厚（分離島、とシリ
コン基板間の酸化膜の膜厚）は基板の等方性エツチング
深さと酸化時間によって決まってくる。等方性エツチン
グ深さを深くするほど、また酸化時間を長くすればする
ほど分離酸化膜膜厚は大きくなる。しかし、等方性エツ
チング深さは分離酸化膜となる基板部分がなくなるまで
という制約があり、また酸化膜厚も隣り合う素子領域側
面の５ｉ５Ｎ４膜が接触しそれ以上厚くならないなどの
限界がある。
コン基板間の酸化膜の膜厚）は基板の等方性エツチング
深さと酸化時間によって決まってくる。等方性エツチン
グ深さを深くするほど、また酸化時間を長くすればする
ほど分離酸化膜膜厚は大きくなる。しかし、等方性エツ
チング深さは分離酸化膜となる基板部分がなくなるまで
という制約があり、また酸化膜厚も隣り合う素子領域側
面の５ｉ５Ｎ４膜が接触しそれ以上厚くならないなどの
限界がある。
ところで、この素子領域にＭＯＳ−ＦＩＴを造り込んだ
場合、分離酸化膜をゲート酸化膜とする寄生ＭＯＳがで
き上がる。この寄生ＭＯＳはそのしきい値電圧が十分高
ければオンすることなくその影響は無視できる訳である
が、分離酸化膜が薄くなると寄生ＭＯＳのしきい値が低
下し、基板電圧をＯｖにしただけではこの寄生ＭＯＳを
完全にオフ状態にすることができなくなる。第４図は従
来例プロセスで形成したＳＯＸ構造の素子領域の寄生Ｍ
ＯＳしきい値電圧の分離酸化膜膜厚依存性の一例である
が、分離酸化膜が１．５μｍ以下になるとソースドレイ
ン間リークが生じてしまう。しかし、従来プロセスでは
分離酸化膜を厚くしようとしても、前述したように分離
酸化膜膜厚には制約があり、素子領域幅・素子間分離領
域幅が１μｍ以下の集積度を持つようになると分離酸化
膜を１μｍ以上にすることが困難になる。したがって寄
生ＭＯＳによるソース・ドレイン間リークをなくすため
、基板電圧を−にしたり分離島内の不純物濃度を濃くす
る必要性がでてくる。
場合、分離酸化膜をゲート酸化膜とする寄生ＭＯＳがで
き上がる。この寄生ＭＯＳはそのしきい値電圧が十分高
ければオンすることなくその影響は無視できる訳である
が、分離酸化膜が薄くなると寄生ＭＯＳのしきい値が低
下し、基板電圧をＯｖにしただけではこの寄生ＭＯＳを
完全にオフ状態にすることができなくなる。第４図は従
来例プロセスで形成したＳＯＸ構造の素子領域の寄生Ｍ
ＯＳしきい値電圧の分離酸化膜膜厚依存性の一例である
が、分離酸化膜が１．５μｍ以下になるとソースドレイ
ン間リークが生じてしまう。しかし、従来プロセスでは
分離酸化膜を厚くしようとしても、前述したように分離
酸化膜膜厚には制約があり、素子領域幅・素子間分離領
域幅が１μｍ以下の集積度を持つようになると分離酸化
膜を１μｍ以上にすることが困難になる。したがって寄
生ＭＯＳによるソース・ドレイン間リークをなくすため
、基板電圧を−にしたり分離島内の不純物濃度を濃くす
る必要性がでてくる。
問題点を解決するだめの手段
本発明はＭＯＳ型半導体装置の製造において、従来の基
板の等方性エツチング工程を異方性エツチングに変え、
この異方性エツチング深さにより、分離酸化膜膜厚を自
由に制御するものである。
板の等方性エツチング工程を異方性エツチングに変え、
この異方性エツチング深さにより、分離酸化膜膜厚を自
由に制御するものである。
作用
この手段により、基板電圧や不純物濃度を特殊なものに
することなく分離酸化膜膜厚の制御により寄生ＭＯＳに
よるソース・ドレイン間リークをなくすことが可能にな
った。
することなく分離酸化膜膜厚の制御により寄生ＭＯＳに
よるソース・ドレイン間リークをなくすことが可能にな
った。
実施例
第１図は本発明の一実施例における半導体装置の製造工
程を示す断面図である。
程を示す断面図である。
第１図において、１はｎ型（１ｏｏ）シリコン基板で比
抵抗は０．５〜１．０Ω１である。２は膜厚１００ｏ人
の熱酸化膜、３は耐酸化性被膜としての膜厚２ｏ００人
のシリコン窒化膜、４は耐ドライエツチングマスクとし
ての膜厚４０００人のシリコン酸化膜である。５は第１
のＳｉ異方性エツチングによりシリコン基板に形成され
た開口部、６は膜厚５００人のシリコン熱酸化膜、７は
膜厚５００人のシリコン窒化膜、８は膜厚ＳＯＯ人のシ
リコン酸化膜、９は第２の８１異方性エツチングによシ
形成された開口部、１ｏはシリコン基板から絶縁分離さ
れた素子領域、１１は分離酸化膜領域である。
抵抗は０．５〜１．０Ω１である。２は膜厚１００ｏ人
の熱酸化膜、３は耐酸化性被膜としての膜厚２ｏ００人
のシリコン窒化膜、４は耐ドライエツチングマスクとし
ての膜厚４０００人のシリコン酸化膜である。５は第１
のＳｉ異方性エツチングによりシリコン基板に形成され
た開口部、６は膜厚５００人のシリコン熱酸化膜、７は
膜厚５００人のシリコン窒化膜、８は膜厚ＳＯＯ人のシ
リコン酸化膜、９は第２の８１異方性エツチングによシ
形成された開口部、１ｏはシリコン基板から絶縁分離さ
れた素子領域、１１は分離酸化膜領域である。
まず、第１図ａのようにｎ型シリコン基板１上に熱酸化
膜２．シリコン窒化膜３．シリコン酸化膜４を順に形成
し、素子領域とな之部分以外（分離領域上の膜）を異方
性の強い反応性イオンエツチング（Ｒ，１，Ｋ）等を用
いて開口する。次に第１図すに示すように分離領域とな
る部分をこれも、。
膜２．シリコン窒化膜３．シリコン酸化膜４を順に形成
し、素子領域とな之部分以外（分離領域上の膜）を異方
性の強い反応性イオンエツチング（Ｒ，１，Ｋ）等を用
いて開口する。次に第１図すに示すように分離領域とな
る部分をこれも、。
Ｒ，１，ＩＣ等を用いてシリコン酸化膜４をマスクとし
てエツチングし、開口部６を形成する。このとき、シリ
コン酸化膜４の膜厚は減少するが後のエツチングのマス
クとして使用できる膜厚分は残っている。次に第１図０
のようにシリコン窒化膜３をマスクとして熱酸化を行な
い、開口部の側面及び底面に熱酸化膜６を形成し、その
後全面にシリコン窒化膜７を減圧ＣＶＤ法で形成する。
てエツチングし、開口部６を形成する。このとき、シリ
コン酸化膜４の膜厚は減少するが後のエツチングのマス
クとして使用できる膜厚分は残っている。次に第１図０
のようにシリコン窒化膜３をマスクとして熱酸化を行な
い、開口部の側面及び底面に熱酸化膜６を形成し、その
後全面にシリコン窒化膜７を減圧ＣＶＤ法で形成する。
なお、この減圧ＣｖＩｌｌｌ法は開口部６の側面へのシ
リコン窒化膜７を均質に付着させるために用いている。
リコン窒化膜７を均質に付着させるために用いている。
この後、第１図ｄのようにＲ，１，Ｅ等の異方性の強い
エツチングでシリコン窒化膜、酸化膜のエツチングを行
なうと開口部５の側壁部のみにシリコン熱酸化膜６．シ
リコン窒化膜７が残存する。次にこの実施例では第２の
シリコン異方性エツチングの際のシリコン窒化膜の減少
防止と、この後に等方性エツチングを追加するため、シ
リコン酸化膜を開口部側面のシリコン窒化膜Ｔ上に被覆
させている。前のシリコン窒化膜７で行なったのと同様
に減圧ＣＶＤ法で全面にシリコン酸化膜８を形成しく第
１図ｅ）、Ｒ，１，Ｋ法で側壁部のみを残し、その他の
シリコン酸化膜８を除去する（第１図ｆ）。
エツチングでシリコン窒化膜、酸化膜のエツチングを行
なうと開口部５の側壁部のみにシリコン熱酸化膜６．シ
リコン窒化膜７が残存する。次にこの実施例では第２の
シリコン異方性エツチングの際のシリコン窒化膜の減少
防止と、この後に等方性エツチングを追加するため、シ
リコン酸化膜を開口部側面のシリコン窒化膜Ｔ上に被覆
させている。前のシリコン窒化膜７で行なったのと同様
に減圧ＣＶＤ法で全面にシリコン酸化膜８を形成しく第
１図ｅ）、Ｒ，１，Ｋ法で側壁部のみを残し、その他の
シリコン酸化膜８を除去する（第１図ｆ）。
次に形成したい分離酸化膜膜厚に応じて、シリコン酸化
膜４及び８をマスクとしてシリコン基板の異方性エツチ
ングを行ない開口部９を形成しく第１図ｇ）、等方性エ
ツチングを追加する（第１図ｈ）。この等方性エツチン
グは次の酸化工程での酸化時間を減少させ、酸化による
結晶欠陥等をなくす為に行なっている。この後、シリコ
ン窒化膜３．７をマスクとした選択酸化を行ない素子領
域１ｏとシリコン基板１がシリコン熱酸化膜１１（分離
酸化膜）により分離・絶縁された構造を得る（第１図ｉ
）。
膜４及び８をマスクとしてシリコン基板の異方性エツチ
ングを行ない開口部９を形成しく第１図ｇ）、等方性エ
ツチングを追加する（第１図ｈ）。この等方性エツチン
グは次の酸化工程での酸化時間を減少させ、酸化による
結晶欠陥等をなくす為に行なっている。この後、シリコ
ン窒化膜３．７をマスクとした選択酸化を行ない素子領
域１ｏとシリコン基板１がシリコン熱酸化膜１１（分離
酸化膜）により分離・絶縁された構造を得る（第１図ｉ
）。
第１図と第４図を比較して明らかなように第２のシリコ
ン異方性エツチング深さだけ分離酸化膜の膜厚（図中Ｄ
）が大きくなっている。この後の工程の詳細については
省略するが、分離領域をシリコン酸化膜、ポリシリコン
等で埋め込み、平坦化を行ない素子領域にＭＯＳ−ＦＥ
Ｔを形成する（第１図ｊ）。ちなみに１２は埋め込み酸
化膜、１３はゲートポリシリコン、１４はソース・ドレ
イン注入領域である。分離酸化膜膜厚が第２のシリコン
異方性エツチングにより自由に制御できるので、素子領
域底部の寄生ＭＯＳによるリークのないＭＯＳ）ランジ
スタ特性が得られる。分離酸化膜が厚くできることの２
次的効果として分離島の寄生容量が減少し、このＭＯＳ
−ＦＥＴで回路を形成した際の応答性が良くなることは
いうまでもない。
ン異方性エツチング深さだけ分離酸化膜の膜厚（図中Ｄ
）が大きくなっている。この後の工程の詳細については
省略するが、分離領域をシリコン酸化膜、ポリシリコン
等で埋め込み、平坦化を行ない素子領域にＭＯＳ−ＦＥ
Ｔを形成する（第１図ｊ）。ちなみに１２は埋め込み酸
化膜、１３はゲートポリシリコン、１４はソース・ドレ
イン注入領域である。分離酸化膜膜厚が第２のシリコン
異方性エツチングにより自由に制御できるので、素子領
域底部の寄生ＭＯＳによるリークのないＭＯＳ）ランジ
スタ特性が得られる。分離酸化膜が厚くできることの２
次的効果として分離島の寄生容量が減少し、このＭＯＳ
−ＦＥＴで回路を形成した際の応答性が良くなることは
いうまでもない。
発明の効果
本発明によれば、素子領域間の分離領域が１μｍ以下に
なっても、素子領域下の分離酸化膜膜厚を自由に厚くす
ることができた。これにより素子領域にＭＯＳ−ＦＥＴ
を造り込んだ際、分離酸化膜をゲートとする寄生ＭＯＳ
のしきい値電圧を上げ寄生ＭＯＳによるソース・ドレイ
ン間リークをなくすことが可能となり、基板電圧や素子
領域の不純物濃度を従来技術によるものから変える必要
がなくなるなどさまざまな制限を取り除くことができた
。素子間分離領域を狭めることにより生じた問題点を解
決し高密度化に大きく寄与する極めて工業的価値の高い
ものである。
なっても、素子領域下の分離酸化膜膜厚を自由に厚くす
ることができた。これにより素子領域にＭＯＳ−ＦＥＴ
を造り込んだ際、分離酸化膜をゲートとする寄生ＭＯＳ
のしきい値電圧を上げ寄生ＭＯＳによるソース・ドレイ
ン間リークをなくすことが可能となり、基板電圧や素子
領域の不純物濃度を従来技術によるものから変える必要
がなくなるなどさまざまな制限を取り除くことができた
。素子間分離領域を狭めることにより生じた問題点を解
決し高密度化に大きく寄与する極めて工業的価値の高い
ものである。
第１図は本発明の一実施例におけるＭＯ３型半導体装置
の製造工程を示す断面図、第２図は従来のＭＯＳＯ８溝
体装置の断面図、第３図は従来の技術による半導体装置
の製造工程を示す断面図、第４図は分離酸化膜厚と寄生
ＭＯ３のしきい値電圧の関係を示すグラフである。 ３．７・・・・・・シリコン窒化膜、＝、ｓ・・・・・
・シリコン酸化膜、６・・・・・・第１の開口部、９・
・・・・・Ｍ２の開口部、１ｏ・・・・・・素子領域、
１１・・・・・・シリコン熱酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名７−
゛−シリコン寛化膿 第 １ 図 δ゛−シリコン酸
イヒ八へ塚 ６ １０−一一素千領域 第２図 ３３、３６・−ンソコン望化膜 第３図 、３４−関口郡 第４図 分岐酸化膜膜厚（μ帆）
の製造工程を示す断面図、第２図は従来のＭＯＳＯ８溝
体装置の断面図、第３図は従来の技術による半導体装置
の製造工程を示す断面図、第４図は分離酸化膜厚と寄生
ＭＯ３のしきい値電圧の関係を示すグラフである。 ３．７・・・・・・シリコン窒化膜、＝、ｓ・・・・・
・シリコン酸化膜、６・・・・・・第１の開口部、９・
・・・・・Ｍ２の開口部、１ｏ・・・・・・素子領域、
１１・・・・・・シリコン熱酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名７−
゛−シリコン寛化膿 第 １ 図 δ゛−シリコン酸
イヒ八へ塚 ６ １０−一一素千領域 第２図 ３３、３６・−ンソコン望化膜 第３図 、３４−関口郡 第４図 分岐酸化膜膜厚（μ帆）
Claims (4)
- （１）半導体基板に形成された耐エッチング性マスク材
と第１の耐酸化性被膜をマスクとして前記半導体基板の
第１の異方性エッチングを行なう工程と、第２の耐酸化
性被膜を減圧ＣＶＤ法と異方性エッチングにより前記開
口部側面に形成する工程と、前記耐エッチング性マスク
材をマスクとして前記半導体基板の第２の異方性エッチ
ングを行なう工程と、前記第１および第２の耐酸化性被
膜をマスクとして酸化性雰囲気で熱処理を行なう工程と
を含み、これらの工程により形成された絶縁膜に囲まれ
た前記基板の一部よりなる分離島にＭＯＳ素子を送り込
むようにしたＭＯＳ型半導体装置の製造方法。 - （２）半導体基板の異方性エッチング後に半導体基板の
等方性エッチングを行なう特許請求の範囲第１項記載の
ＭＯＳ型半導体装置の製造方法。 - （３）耐酸化性被膜がシリコン窒化膜である特許請求の
範囲第１項記載のＭＯＳ型半導体装置の製造方法。 - （４）耐エッチング性マスク材がシリコン酸化膜である
特許請求の範囲第１項記載のＭＯＳ型半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29942186A JPS63151047A (ja) | 1986-12-16 | 1986-12-16 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29942186A JPS63151047A (ja) | 1986-12-16 | 1986-12-16 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151047A true JPS63151047A (ja) | 1988-06-23 |
Family
ID=17872344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29942186A Pending JPS63151047A (ja) | 1986-12-16 | 1986-12-16 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151047A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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