JPH08162524A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08162524A JPH08162524A JP6297376A JP29737694A JPH08162524A JP H08162524 A JPH08162524 A JP H08162524A JP 6297376 A JP6297376 A JP 6297376A JP 29737694 A JP29737694 A JP 29737694A JP H08162524 A JPH08162524 A JP H08162524A
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Abstract
(57)【要約】
【目的】完全に絶縁分離されたＳＯＩ層に絶縁ゲート型
電界効果トランジスタを形成する半導体装置の製造方法
に関し、ＳＯＩ層の素子領域間に充填された分離絶縁膜
や下地絶縁層に隣接するＳＯＩ層に十分に高濃度の不純
物を導入して空乏化や反転を確実に防止し、かつＳＯＩ
基板表面の平坦化を図る。 【構成】酸化防止マスク15ａ，15ｂをイオン注入のマス
クに用いて、その縁部よりも内側領域の半導体層１３に
達するように斜め方向から半導体層１３に一導電型の不
純物をイオン注入し、酸化防止マスク15ａ，15ｂにより
半導体層１３を酸化性雰囲気で加熱して、絶縁層１２に
達する選択酸化膜１８を形成し、互いに絶縁分離された
半導体層13ａ，13ｂを形成するとともに、選択酸化膜１
８に隣接し、かつ少なくとも絶縁層１２に隣接する領域
の半導体層13ａ，13ｂに注入された不純物による一導電
型領域19ａ，19ｂを形成する工程とを有することを含
む。
電界効果トランジスタを形成する半導体装置の製造方法
に関し、ＳＯＩ層の素子領域間に充填された分離絶縁膜
や下地絶縁層に隣接するＳＯＩ層に十分に高濃度の不純
物を導入して空乏化や反転を確実に防止し、かつＳＯＩ
基板表面の平坦化を図る。 【構成】酸化防止マスク15ａ，15ｂをイオン注入のマス
クに用いて、その縁部よりも内側領域の半導体層１３に
達するように斜め方向から半導体層１３に一導電型の不
純物をイオン注入し、酸化防止マスク15ａ，15ｂにより
半導体層１３を酸化性雰囲気で加熱して、絶縁層１２に
達する選択酸化膜１８を形成し、互いに絶縁分離された
半導体層13ａ，13ｂを形成するとともに、選択酸化膜１
８に隣接し、かつ少なくとも絶縁層１２に隣接する領域
の半導体層13ａ，13ｂに注入された不純物による一導電
型領域19ａ，19ｂを形成する工程とを有することを含
む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳しくは、ＳＯＩ層の素子領域間に充
填された分離絶縁膜により隣接する素子領域同士が完全
に絶縁分離され、その素子領域に絶縁ゲート型電界効果
トランジスタが形成された半導体装置及びその製造方法
に関する。
方法に関し、より詳しくは、ＳＯＩ層の素子領域間に充
填された分離絶縁膜により隣接する素子領域同士が完全
に絶縁分離され、その素子領域に絶縁ゲート型電界効果
トランジスタが形成された半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】近年、微細なＭＯＳトランジスタを形成
するための半導体基板として素子領域を完全に絶縁分離
可能なＳＯＩ基板が用いられている。ＳＯＩ基板は支持
基体上の下地絶縁層の上に単結晶のシリコン層であるＳ
ＯＩ層が形成されたものである。ＳＯＩ基板を用いて半
導体集積回路装置を作成する場合、ＳＯＩ層は複数の素
子領域に絶縁分離される。以下に種々の絶縁分離方法に
ついて示す。
するための半導体基板として素子領域を完全に絶縁分離
可能なＳＯＩ基板が用いられている。ＳＯＩ基板は支持
基体上の下地絶縁層の上に単結晶のシリコン層であるＳ
ＯＩ層が形成されたものである。ＳＯＩ基板を用いて半
導体集積回路装置を作成する場合、ＳＯＩ層は複数の素
子領域に絶縁分離される。以下に種々の絶縁分離方法に
ついて示す。
【０００３】ＳＯＩ層を複数の素子領域に絶縁分離する
方法の一つとして、特開平４−１１６８４６号公報に記
載されているように、エアアイソレーションにより絶縁
分離する方法がある。それによれば、一つはエッチング
により絶縁体上に断面が方形状の半導体層を形成し、分
離された半導体層の側壁に半導体層と同一導電型の不純
物を斜め方向からイオン注入してチャネルストップのた
めの高濃度領域を形成するものである。分離された各半
導体層の側壁はほぼ直角に切り立っている。また、他
は、半導体層の断面形状が台形となるようにエッチング
して分離し、分離された半導体層の側壁にチャネルスト
ップのためのイオン注入を斜め方向から行うものであ
る。また、上記と同様にエアアイソレーションによる素
子分離に関する文献として、SOLID STATE TECHNOLOGY,
JULY 1991, PP47-52 "Lateral Isolation in SOI CMOS
Technology" がある。
方法の一つとして、特開平４−１１６８４６号公報に記
載されているように、エアアイソレーションにより絶縁
分離する方法がある。それによれば、一つはエッチング
により絶縁体上に断面が方形状の半導体層を形成し、分
離された半導体層の側壁に半導体層と同一導電型の不純
物を斜め方向からイオン注入してチャネルストップのた
めの高濃度領域を形成するものである。分離された各半
導体層の側壁はほぼ直角に切り立っている。また、他
は、半導体層の断面形状が台形となるようにエッチング
して分離し、分離された半導体層の側壁にチャネルスト
ップのためのイオン注入を斜め方向から行うものであ
る。また、上記と同様にエアアイソレーションによる素
子分離に関する文献として、SOLID STATE TECHNOLOGY,
JULY 1991, PP47-52 "Lateral Isolation in SOI CMOS
Technology" がある。
【０００４】更に、別の方法として、ＬＯＣＯＳ法（選
択酸化法）によりＳＯＩ層を選択的に熱酸化して下地絶
縁層に達する分離絶縁膜を形成する方法がある。これ
は、素子領域となるシリコン層表面に酸化防止膜を成膜
した後、フォトリソグラフィ技術により酸化防止マスク
を形成し、その後酸化防止マスクによりシリコン層を選
択的に熱酸化して分離絶縁膜を形成するものである。
択酸化法）によりＳＯＩ層を選択的に熱酸化して下地絶
縁層に達する分離絶縁膜を形成する方法がある。これ
は、素子領域となるシリコン層表面に酸化防止膜を成膜
した後、フォトリソグラフィ技術により酸化防止マスク
を形成し、その後酸化防止マスクによりシリコン層を選
択的に熱酸化して分離絶縁膜を形成するものである。
【０００５】上記では、ＳＯＩ層の選択酸化の際、図６
（ａ）に示すように、分離絶縁膜とシリコン層との境界
部分のシリコン層表層にバーズビークと呼ばれる酸化膜
の食い込みが生じる。バーズビークの形状は通常のバル
ク基板の場合と同じであるが、特にＳＯＩではバーズビ
ーク下に単結晶シリコン層の長い突出部が出来易い。こ
の領域では分離絶縁膜及び下地絶縁層による歪みが生じ
やすく、このためシリコン層の導電型が反転し易い。従
って、シリコン層にＭＯＳＦＥＴを形成した場合、ソー
ス／ドレイン領域間の領域に突出部が存在すると、ソー
ス／ドレイン領域−突出部−ソース／ドレイン領域とい
う構成の寄生ＦＥＴが形成され、動作する。
（ａ）に示すように、分離絶縁膜とシリコン層との境界
部分のシリコン層表層にバーズビークと呼ばれる酸化膜
の食い込みが生じる。バーズビークの形状は通常のバル
ク基板の場合と同じであるが、特にＳＯＩではバーズビ
ーク下に単結晶シリコン層の長い突出部が出来易い。こ
の領域では分離絶縁膜及び下地絶縁層による歪みが生じ
やすく、このためシリコン層の導電型が反転し易い。従
って、シリコン層にＭＯＳＦＥＴを形成した場合、ソー
ス／ドレイン領域間の領域に突出部が存在すると、ソー
ス／ドレイン領域−突出部−ソース／ドレイン領域とい
う構成の寄生ＦＥＴが形成され、動作する。
【０００６】バルクを用いた場合では、分離絶縁膜を形
成する前にシリコン基板にイオン注入によってウエルや
チャネルストップを形成し、分離絶縁膜の下部のシリコ
ン層中の不純物濃度をチャネル領域の不純物濃度以上に
して寄生ＦＥＴの閾値を高め、寄生ＦＥＴの影響を除去
することが可能である。しかしながら、図１０（ａ）〜
（ｃ）に示すように、ＳＯＩ層では分離絶縁膜４の形成
後にチャネル領域３ｃに不純物の注入を行うことから、
バーズビーク４ａ下のシリコン層の突出部３ｄにおける
不純物濃度がゲート電極６下のチャネル領域３ｃより低
濃度になることがある。この場合、寄生ＦＥＴのチャネ
ルの閾値（絶対値）が正規のＦＥＴのチャネルの閾値
（絶対値）よりも低くなるため、図６（ｂ）に示すよう
に、正規のＦＥＴのＯＦＦ特性を悪化させる恐れがあ
る。なお、図１０（ａ）は平面図である。図１０（ｂ）
は図１０（ａ）のＶ−Ｖ線断面図であり、正規のＦＥＴ
を示す。図１０（ｃ）は図１０（ａ）のVI−VI線断面図
であり、寄生ＦＥＴを示す。
成する前にシリコン基板にイオン注入によってウエルや
チャネルストップを形成し、分離絶縁膜の下部のシリコ
ン層中の不純物濃度をチャネル領域の不純物濃度以上に
して寄生ＦＥＴの閾値を高め、寄生ＦＥＴの影響を除去
することが可能である。しかしながら、図１０（ａ）〜
（ｃ）に示すように、ＳＯＩ層では分離絶縁膜４の形成
後にチャネル領域３ｃに不純物の注入を行うことから、
バーズビーク４ａ下のシリコン層の突出部３ｄにおける
不純物濃度がゲート電極６下のチャネル領域３ｃより低
濃度になることがある。この場合、寄生ＦＥＴのチャネ
ルの閾値（絶対値）が正規のＦＥＴのチャネルの閾値
（絶対値）よりも低くなるため、図６（ｂ）に示すよう
に、正規のＦＥＴのＯＦＦ特性を悪化させる恐れがあ
る。なお、図１０（ａ）は平面図である。図１０（ｂ）
は図１０（ａ）のＶ−Ｖ線断面図であり、正規のＦＥＴ
を示す。図１０（ｃ）は図１０（ａ）のVI−VI線断面図
であり、寄生ＦＥＴを示す。
【０００７】これを避けるため、図６（ａ）に示すよう
に、ＳＯＩ基板の場合でも、バルク基板の場合と同じよ
うに分離絶縁膜の形成前に酸化防止マスクをイオン注入
のマスクとして分離絶縁膜の形成領域に予め基板表面か
ら垂直方向に高濃度の不純物によるイオン注入を行っ
て、寄生ＦＥＴの影響を低減している。
に、ＳＯＩ基板の場合でも、バルク基板の場合と同じよ
うに分離絶縁膜の形成前に酸化防止マスクをイオン注入
のマスクとして分離絶縁膜の形成領域に予め基板表面か
ら垂直方向に高濃度の不純物によるイオン注入を行っ
て、寄生ＦＥＴの影響を低減している。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
方法では、製造条件により寄生ＦＥＴが動作することが
ある。これは、 選択酸化の際に分離絶縁膜の形成領域に注入された不
純物が選択酸化膜に取り込まれやすいこと、 ＳＯＩ基板の場合はバルク基板の場合と異なり、ウエ
ルを形成しないため不純物のランニングが行われず、分
離絶縁膜の形成後には、チャネルストップの形成のため
にイオン注入した不純物の拡散が行われないこと から、バーズビーク下の単結晶シリコン層の突出部に移
動する不純物量が少ないことに起因している。
方法では、製造条件により寄生ＦＥＴが動作することが
ある。これは、 選択酸化の際に分離絶縁膜の形成領域に注入された不
純物が選択酸化膜に取り込まれやすいこと、 ＳＯＩ基板の場合はバルク基板の場合と異なり、ウエ
ルを形成しないため不純物のランニングが行われず、分
離絶縁膜の形成後には、チャネルストップの形成のため
にイオン注入した不純物の拡散が行われないこと から、バーズビーク下の単結晶シリコン層の突出部に移
動する不純物量が少ないことに起因している。
【０００９】また、シリコン層の突出部に不純物を十分
に移動させるため選択酸化の加熱処理の温度や時間を増
大すると、バーズビークが更に素子領域の内側まで成長
したり、バーズビークの下の領域から素子領域の内側に
不純物領域が拡張したりして、素子領域が狭くなる。こ
のため、その分を見込んで予め素子領域を大きくしてお
く必要があり、高密度化の妨げとなる。
に移動させるため選択酸化の加熱処理の温度や時間を増
大すると、バーズビークが更に素子領域の内側まで成長
したり、バーズビークの下の領域から素子領域の内側に
不純物領域が拡張したりして、素子領域が狭くなる。こ
のため、その分を見込んで予め素子領域を大きくしてお
く必要があり、高密度化の妨げとなる。
【００１０】また、選択酸化によりＳＯＩ層の厚さのほ
ぼ倍以上の膜厚の選択酸化膜が形成されるので、ＳＯＩ
基板表面に凹凸が生じる。多層化等により更なる高密度
化を図るためにはＳＯＩ基板の平坦化が望まれる。本発
明は、上記の従来例の問題点に鑑みて創作されたもので
あり、ＳＯＩ層の素子領域間に充填された分離絶縁膜や
下地絶縁層に隣接するＳＯＩ層に十分に高濃度の不純物
を導入して空乏化や反転を確実に防止し、しかもＳＯＩ
基板表面の平坦化を図ることができる半導体装置及びそ
の製造方法を提供することを目的とするものである。
ぼ倍以上の膜厚の選択酸化膜が形成されるので、ＳＯＩ
基板表面に凹凸が生じる。多層化等により更なる高密度
化を図るためにはＳＯＩ基板の平坦化が望まれる。本発
明は、上記の従来例の問題点に鑑みて創作されたもので
あり、ＳＯＩ層の素子領域間に充填された分離絶縁膜や
下地絶縁層に隣接するＳＯＩ層に十分に高濃度の不純物
を導入して空乏化や反転を確実に防止し、しかもＳＯＩ
基板表面の平坦化を図ることができる半導体装置及びそ
の製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】上記課題は、第１に、絶
縁層上に形成され、素子領域に区分された一導電型の半
導体層と、前記半導体層に隣接し、前記半導体層の表面
から前記絶縁層に近づくほど膜厚が厚くなって前記絶縁
層に達する分離絶縁膜と、前記分離絶縁膜の下の前記半
導体層内であって、前記絶縁層と前記分離絶縁膜の接点
から２０ｎｍ以上の範囲の前記半導体層内に不純物濃度
のピークを有する一導電型領域又は反対導電型領域とを
有することを特徴とする半導体装置によって達成され、
第２に、前記半導体層の側部の周囲は前記分離絶縁膜に
より囲まれていることを特徴とする第１の発明に記載の
半導体装置によって達成され、第３に、前記一導電型領
域又は前記反対導電型領域は、互いに対向する２つの反
対導電型領域層の間の領域に存在していることを特徴と
する第１又は第２の発明に記載の半導体装置によって達
成され、第４に、前記互いに対向する２つの反対導電型
領域層は絶縁ゲート電界効果トランジスタのソース／ド
レイン領域であることを特徴とする第３の発明に記載の
半導体装置によって達成され、第５に、絶縁層上に形成
された一導電型の半導体層の上に酸化防止マスクを形成
する工程と、前記酸化防止マスクをイオン注入のマスク
に用いて、前記酸化防止マスクの縁部よりも内側領域の
前記半導体層に達するように斜め方向から前記半導体層
に一導電型又は反対導電型の不純物をイオン注入する工
程と、前記酸化防止マスクにより前記半導体層を酸化性
雰囲気で加熱して、前記絶縁層に達する選択酸化膜を形
成し、互いに絶縁分離された前記半導体層からなる素子
領域を形成するとともに、前記選択酸化膜に隣接し、か
つ少なくとも前記絶縁層に隣接する領域の前記半導体層
に注入された前記不純物による一導電型領域又は反対導
電型領域を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成され、第６に、前記斜
め方向の角度は前記半導体層の表面に垂直な方向に対し
て３０°以下の範囲にあり、前記一導電型領域又は前記
反対導電型領域は前記絶縁層と前記選択酸化膜の接点か
ら２０ｎｍ以上、５０ｎｍ以下の範囲の前記半導体層内
に不純物濃度のピークを有することを特徴とする第５の
発明に記載の半導体装置の製造方法によって達成され、
第７に、一導電型の半導体層上に酸化防止マスクを形成
する工程と、前記酸化防止マスクをイオン注入のマスク
に用いて、前記酸化防止マスクの縁部よりも内側領域の
前記半導体層に達するように斜め方向から前記半導体層
に一導電型又は反対導電型の不純物をイオン注入する工
程と、前記酸化防止マスクにより前記半導体層を酸化性
雰囲気で加熱して、選択酸化膜を形成するとともに、注
入された前記不純物により前記選択酸化膜に隣接する前
記半導体層に一導電型領域又は反対導電型領域を形成す
る工程と、前記酸化防止マスクを除去した後、前記選択
酸化膜が形成された側の前記半導体層を被覆して絶縁膜
を形成する工程と、前記半導体層の裏面から前記半導体
層を研磨して前記選択酸化膜を表出し、互いに絶縁分離
された前記半導体層からなる素子領域を形成する工程と
を有することを特徴とする半導体装置の製造方法によっ
て達成され、第８に、一導電型の半導体層上に耐エッチ
ング性マスクを形成する工程と、前記耐エッチング性マ
スクをイオン注入のマスクに用いて、前記耐エッチング
性マスクの縁部よりも内側領域の前記半導体層に達する
ように斜め方向から前記半導体層に一導電型又は反対導
電型の不純物をイオン注入する工程と、前記耐エッチン
グ性マスクにより前記半導体層をエッチングする工程
と、前記耐エッチング性マスクを除去した後、エッチン
グした側の前記半導体層を被覆して絶縁膜を形成する工
程と、前記絶縁膜の形成面と反対側の面から前記半導体
層を研磨して前記絶縁膜を表出し、互いに絶縁分離され
た前記半導体層からなる素子領域を形成する工程とを有
することを特徴とする半導体装置の製造方法によって達
成され、第９に、前記半導体層の側部の周囲は前記選択
酸化膜又は前記絶縁膜により囲まれていることを特徴と
する第５乃至第８の発明のいずれかに記載の半導体装置
の製造方法によって達成され、第１０に、前記半導体層
からなる素子領域を形成する工程の後、前記半導体層に
前記一導電型領域又は前記反対導電形領域を挟んで互い
に対向する２つの反対導電型領域層を形成することを特
徴とする第５乃至第９の発明のいずれかに記載の半導体
装置の製造方法によって達成され、第１１に、前記互い
に対向する２つの反対導電型領域層は絶縁ゲート電界効
果トランジスタのソース／ドレイン領域であることを特
徴とする第１０の発明に記載の半導体装置の製造方法に
よって達成される。
縁層上に形成され、素子領域に区分された一導電型の半
導体層と、前記半導体層に隣接し、前記半導体層の表面
から前記絶縁層に近づくほど膜厚が厚くなって前記絶縁
層に達する分離絶縁膜と、前記分離絶縁膜の下の前記半
導体層内であって、前記絶縁層と前記分離絶縁膜の接点
から２０ｎｍ以上の範囲の前記半導体層内に不純物濃度
のピークを有する一導電型領域又は反対導電型領域とを
有することを特徴とする半導体装置によって達成され、
第２に、前記半導体層の側部の周囲は前記分離絶縁膜に
より囲まれていることを特徴とする第１の発明に記載の
半導体装置によって達成され、第３に、前記一導電型領
域又は前記反対導電型領域は、互いに対向する２つの反
対導電型領域層の間の領域に存在していることを特徴と
する第１又は第２の発明に記載の半導体装置によって達
成され、第４に、前記互いに対向する２つの反対導電型
領域層は絶縁ゲート電界効果トランジスタのソース／ド
レイン領域であることを特徴とする第３の発明に記載の
半導体装置によって達成され、第５に、絶縁層上に形成
された一導電型の半導体層の上に酸化防止マスクを形成
する工程と、前記酸化防止マスクをイオン注入のマスク
に用いて、前記酸化防止マスクの縁部よりも内側領域の
前記半導体層に達するように斜め方向から前記半導体層
に一導電型又は反対導電型の不純物をイオン注入する工
程と、前記酸化防止マスクにより前記半導体層を酸化性
雰囲気で加熱して、前記絶縁層に達する選択酸化膜を形
成し、互いに絶縁分離された前記半導体層からなる素子
領域を形成するとともに、前記選択酸化膜に隣接し、か
つ少なくとも前記絶縁層に隣接する領域の前記半導体層
に注入された前記不純物による一導電型領域又は反対導
電型領域を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成され、第６に、前記斜
め方向の角度は前記半導体層の表面に垂直な方向に対し
て３０°以下の範囲にあり、前記一導電型領域又は前記
反対導電型領域は前記絶縁層と前記選択酸化膜の接点か
ら２０ｎｍ以上、５０ｎｍ以下の範囲の前記半導体層内
に不純物濃度のピークを有することを特徴とする第５の
発明に記載の半導体装置の製造方法によって達成され、
第７に、一導電型の半導体層上に酸化防止マスクを形成
する工程と、前記酸化防止マスクをイオン注入のマスク
に用いて、前記酸化防止マスクの縁部よりも内側領域の
前記半導体層に達するように斜め方向から前記半導体層
に一導電型又は反対導電型の不純物をイオン注入する工
程と、前記酸化防止マスクにより前記半導体層を酸化性
雰囲気で加熱して、選択酸化膜を形成するとともに、注
入された前記不純物により前記選択酸化膜に隣接する前
記半導体層に一導電型領域又は反対導電型領域を形成す
る工程と、前記酸化防止マスクを除去した後、前記選択
酸化膜が形成された側の前記半導体層を被覆して絶縁膜
を形成する工程と、前記半導体層の裏面から前記半導体
層を研磨して前記選択酸化膜を表出し、互いに絶縁分離
された前記半導体層からなる素子領域を形成する工程と
を有することを特徴とする半導体装置の製造方法によっ
て達成され、第８に、一導電型の半導体層上に耐エッチ
ング性マスクを形成する工程と、前記耐エッチング性マ
スクをイオン注入のマスクに用いて、前記耐エッチング
性マスクの縁部よりも内側領域の前記半導体層に達する
ように斜め方向から前記半導体層に一導電型又は反対導
電型の不純物をイオン注入する工程と、前記耐エッチン
グ性マスクにより前記半導体層をエッチングする工程
と、前記耐エッチング性マスクを除去した後、エッチン
グした側の前記半導体層を被覆して絶縁膜を形成する工
程と、前記絶縁膜の形成面と反対側の面から前記半導体
層を研磨して前記絶縁膜を表出し、互いに絶縁分離され
た前記半導体層からなる素子領域を形成する工程とを有
することを特徴とする半導体装置の製造方法によって達
成され、第９に、前記半導体層の側部の周囲は前記選択
酸化膜又は前記絶縁膜により囲まれていることを特徴と
する第５乃至第８の発明のいずれかに記載の半導体装置
の製造方法によって達成され、第１０に、前記半導体層
からなる素子領域を形成する工程の後、前記半導体層に
前記一導電型領域又は前記反対導電形領域を挟んで互い
に対向する２つの反対導電型領域層を形成することを特
徴とする第５乃至第９の発明のいずれかに記載の半導体
装置の製造方法によって達成され、第１１に、前記互い
に対向する２つの反対導電型領域層は絶縁ゲート電界効
果トランジスタのソース／ドレイン領域であることを特
徴とする第１０の発明に記載の半導体装置の製造方法に
よって達成される。
【００１２】
【作用】本発明の半導体装置においては、半導体層に隣
接し、半導体層の表面から下地の絶縁層に近づくほど膜
厚が厚くなって絶縁層に達する分離絶縁膜と、分離絶縁
膜の下の半導体層内であって、絶縁層と分離絶縁膜の接
点から２０ｎｍ以上の範囲の半導体層内に不純物濃度の
ピークを有する一導電型領域又は反対導電型領域を有し
ている。
接し、半導体層の表面から下地の絶縁層に近づくほど膜
厚が厚くなって絶縁層に達する分離絶縁膜と、分離絶縁
膜の下の半導体層内であって、絶縁層と分離絶縁膜の接
点から２０ｎｍ以上の範囲の半導体層内に不純物濃度の
ピークを有する一導電型領域又は反対導電型領域を有し
ている。
【００１３】従って、分離絶縁膜の下の半導体層内であ
って、十分に内側の半導体層内にまで高濃度の不純物が
存在するため、分離絶縁膜及び下地の絶縁層による歪み
に起因する半導体層の空乏化や反転を確実に防止するこ
とができる。例えば、反対導電型のソース／ドレイン領
域が半導体層に形成され、半導体層と同じ導電型の高濃
度の一導電型領域又は反対導電型領域がそれらの間に存
在する場合には、寄生ＦＥＴの閾値を高めてその影響を
除くことができる。
って、十分に内側の半導体層内にまで高濃度の不純物が
存在するため、分離絶縁膜及び下地の絶縁層による歪み
に起因する半導体層の空乏化や反転を確実に防止するこ
とができる。例えば、反対導電型のソース／ドレイン領
域が半導体層に形成され、半導体層と同じ導電型の高濃
度の一導電型領域又は反対導電型領域がそれらの間に存
在する場合には、寄生ＦＥＴの閾値を高めてその影響を
除くことができる。
【００１４】本発明の半導体装置の製造方法において
は、酸化防止マスクをイオン注入のマスクに用いて、酸
化防止マスクの縁部よりも内側領域の半導体層に達する
ように斜め方向から一導電型又は反対導電型の不純物を
イオン注入している。従って、酸化防止マスクの内側領
域の半導体層に濃度ピークを有する不純物が予めイオン
注入される。特に、斜め方向の角度を半導体層の表面に
垂直な方向に対して３０°以下の範囲とし、選択酸化膜
を形成したときに一導電型領域又は反対導電型領域が下
地の絶縁層と選択酸化膜の接点から２０ｎｍ以上、５０
ｎｍ以下の範囲の半導体層内に不純物濃度のピークを有
するようにすることが好ましい。
は、酸化防止マスクをイオン注入のマスクに用いて、酸
化防止マスクの縁部よりも内側領域の半導体層に達する
ように斜め方向から一導電型又は反対導電型の不純物を
イオン注入している。従って、酸化防止マスクの内側領
域の半導体層に濃度ピークを有する不純物が予めイオン
注入される。特に、斜め方向の角度を半導体層の表面に
垂直な方向に対して３０°以下の範囲とし、選択酸化膜
を形成したときに一導電型領域又は反対導電型領域が下
地の絶縁層と選択酸化膜の接点から２０ｎｍ以上、５０
ｎｍ以下の範囲の半導体層内に不純物濃度のピークを有
するようにすることが好ましい。
【００１５】これにより、酸化防止マスクにより半導体
層に選択酸化膜を形成したとき、素子領域の境界部分の
半導体層にバーズビークが生じても、バーズビークの下
の半導体層内であって、十分に内側の半導体層内に濃度
ピークを有する不純物が存在するようになる。また、上
記のようにバーズビークの下の半導体層内であって、十
分に内側の半導体層内に高濃度の不純物が存在するた
め、選択酸化の加熱処理の温度や時間を増大させる必要
がない。
層に選択酸化膜を形成したとき、素子領域の境界部分の
半導体層にバーズビークが生じても、バーズビークの下
の半導体層内であって、十分に内側の半導体層内に濃度
ピークを有する不純物が存在するようになる。また、上
記のようにバーズビークの下の半導体層内であって、十
分に内側の半導体層内に高濃度の不純物が存在するた
め、選択酸化の加熱処理の温度や時間を増大させる必要
がない。
【００１６】これにより、バーズビークの下の領域から
素子領域側の半導体層に不純物領域が広がるのを避ける
ことができる。従って、不純物領域の拡張によるマージ
ンをとる必要がなくなるため、素子領域を可能な限り小
さくすることが出来、半導体装置の高密度化を図ること
が可能である。また、他の本発明の半導体装置の製造方
法においては、斜め方向から半導体層にイオン注入し、
半導体層を選択酸化した後、表面に下地絶縁層となる絶
縁膜を形成し、その後半導体層の裏面から半導体層を研
磨して選択酸化膜を表出して、研磨した側に互いに絶縁
分離された半導体層からなる素子領域を形成している。
素子領域側の半導体層に不純物領域が広がるのを避ける
ことができる。従って、不純物領域の拡張によるマージ
ンをとる必要がなくなるため、素子領域を可能な限り小
さくすることが出来、半導体装置の高密度化を図ること
が可能である。また、他の本発明の半導体装置の製造方
法においては、斜め方向から半導体層にイオン注入し、
半導体層を選択酸化した後、表面に下地絶縁層となる絶
縁膜を形成し、その後半導体層の裏面から半導体層を研
磨して選択酸化膜を表出して、研磨した側に互いに絶縁
分離された半導体層からなる素子領域を形成している。
【００１７】従って、素子領域の形成された側の選択酸
化膜面と半導体層面の境界には段差が存在しない。ま
た、選択酸化膜に隣接する半導体層内に十分に高濃度の
不純物が存在する。これにより、ＳＯＩ基板表面の平坦
化を図るとともに、ＳＯＩ層の空乏化や反転等を確実に
防止することができる。更に、別の本発明の半導体装置
の製造方法においては、耐エッチング性マスクの縁部よ
りも内側領域の半導体層に達するように斜め方向から半
導体層に一導電型又は反対導電型の不純物をイオン注入
した後、耐エッチング性マスクにより半導体層をエッチ
ングし、その後、エッチングした側の半導体層を被覆し
て絶縁膜を形成し、次いで、絶縁膜の形成面と反対側の
面から半導体層を研磨して絶縁膜を表出し、研磨した側
に互いに絶縁分離された半導体層からなる素子領域を形
成している。
化膜面と半導体層面の境界には段差が存在しない。ま
た、選択酸化膜に隣接する半導体層内に十分に高濃度の
不純物が存在する。これにより、ＳＯＩ基板表面の平坦
化を図るとともに、ＳＯＩ層の空乏化や反転等を確実に
防止することができる。更に、別の本発明の半導体装置
の製造方法においては、耐エッチング性マスクの縁部よ
りも内側領域の半導体層に達するように斜め方向から半
導体層に一導電型又は反対導電型の不純物をイオン注入
した後、耐エッチング性マスクにより半導体層をエッチ
ングし、その後、エッチングした側の半導体層を被覆し
て絶縁膜を形成し、次いで、絶縁膜の形成面と反対側の
面から半導体層を研磨して絶縁膜を表出し、研磨した側
に互いに絶縁分離された半導体層からなる素子領域を形
成している。
【００１８】従って、素子領域の形成側の基板面では絶
縁膜面と半導体層面の境界に段差が存在しない。また、
分離絶縁膜の隣接領域の半導体層に十分に高濃度の不純
物が存在する。これにより、ＳＯＩ基板表面の平坦化を
図るとともに、ＳＯＩ層の空乏化や反転等を確実に防止
することができる。
縁膜面と半導体層面の境界に段差が存在しない。また、
分離絶縁膜の隣接領域の半導体層に十分に高濃度の不純
物が存在する。これにより、ＳＯＩ基板表面の平坦化を
図るとともに、ＳＯＩ層の空乏化や反転等を確実に防止
することができる。
【００１９】
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。 （１）第１の実施例 図１（ａ）〜（ｄ），図２（ａ），（ｂ），図３，図４
（ａ）〜（ｃ）は、本発明の第１の実施例に係るＳＯＩ
層を絶縁分離してＣＭＯＳトランジスタを形成する方法
について示す断面図である。また、図５（ａ）〜（ｃ）
は平面図である。図１（ａ），図２（ａ），（ｂ）はそ
れぞれ図５（ａ）〜（ｃ）のＩ−Ｉ線断面図であり、図
４（ａ）は図５（ｃ）のII−II線断面図であり、図４
（ｂ）は図５（ｃ）のIII-III 線断面図であり、図４
（ｃ）は図５（ｃ）のIV-IV 線断面図である。
ついて説明する。 （１）第１の実施例 図１（ａ）〜（ｄ），図２（ａ），（ｂ），図３，図４
（ａ）〜（ｃ）は、本発明の第１の実施例に係るＳＯＩ
層を絶縁分離してＣＭＯＳトランジスタを形成する方法
について示す断面図である。また、図５（ａ）〜（ｃ）
は平面図である。図１（ａ），図２（ａ），（ｂ）はそ
れぞれ図５（ａ）〜（ｃ）のＩ−Ｉ線断面図であり、図
４（ａ）は図５（ｃ）のII−II線断面図であり、図４
（ｂ）は図５（ｃ）のIII-III 線断面図であり、図４
（ｃ）は図５（ｃ）のIV-IV 線断面図である。
【００２０】まず、ＳＩＭＯＸ（Separation by Implan
ted Oxygen）法や張り合わせ法等によりＳＯＩ（Silico
n On Insulator）基板を作成する。張り合わせ法の場
合、ＳＯＩ基板は絶縁膜を介して重ね合わせたシリコン
基板同士を加熱しながら電圧を印加して張り合わせ、続
いて、片側のシリコン基板を所定の膜厚に研磨すること
により作成される。このように作成されたＳＯＩ基板１
０は、図１（ａ）に示すように、シリコン基板１１上の
絶縁膜（下地絶縁層）１２の上に薄い膜厚の単結晶のシ
リコン層（半導体層；ＳＯＩ層）１３が形成された構造
を有する。なお、ＳＯＩ層１３はｐ型になっているとす
る。
ted Oxygen）法や張り合わせ法等によりＳＯＩ（Silico
n On Insulator）基板を作成する。張り合わせ法の場
合、ＳＯＩ基板は絶縁膜を介して重ね合わせたシリコン
基板同士を加熱しながら電圧を印加して張り合わせ、続
いて、片側のシリコン基板を所定の膜厚に研磨すること
により作成される。このように作成されたＳＯＩ基板１
０は、図１（ａ）に示すように、シリコン基板１１上の
絶縁膜（下地絶縁層）１２の上に薄い膜厚の単結晶のシ
リコン層（半導体層；ＳＯＩ層）１３が形成された構造
を有する。なお、ＳＯＩ層１３はｐ型になっているとす
る。
【００２１】次に、ＳＯＩ層１３の膜厚を例えば１００
ｎｍに調整するため、一旦ＳＯＩ層の表面を熱酸化して
シリコン酸化膜を形成し、続いてそのシリコン酸化膜を
弗酸溶液を用いたウエットエッチングにより除去する。
次いで、図１（ａ）に示すように、ＳＯＩ層１３の表面
を熱酸化して膜厚数ｎｍ〜数十ｎｍ（例えば３０ｎｍ）
程度のシリコン酸化膜（パッド絶縁膜）14ａ，14ｂを形
成した後、その上に酸化防止膜となるシリコン窒化膜15
ａ，15ｂをＣＶＤ法により膜厚数百ｎｍ程度（例えば１
２０ｎｍ）形成する。その後、ｐチャネルＭＯＳＦＥＴ
（ＰＭＯＳ）及びｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）
の形成領域（素子領域）にそれぞれ図示しないレジスト
マスクを形成した後、レジストマスクにより酸化防止膜
を異方性エッチングして、酸化防止マスク15ａ，15ｂを
形成する。なお、この後、酸化防止マスク15ａ，15ｂか
ら露出するパッド絶縁膜14ａ，14ｂは図１（ａ）に示す
ように除去してもよいし、除去しなくてもよい。
ｎｍに調整するため、一旦ＳＯＩ層の表面を熱酸化して
シリコン酸化膜を形成し、続いてそのシリコン酸化膜を
弗酸溶液を用いたウエットエッチングにより除去する。
次いで、図１（ａ）に示すように、ＳＯＩ層１３の表面
を熱酸化して膜厚数ｎｍ〜数十ｎｍ（例えば３０ｎｍ）
程度のシリコン酸化膜（パッド絶縁膜）14ａ，14ｂを形
成した後、その上に酸化防止膜となるシリコン窒化膜15
ａ，15ｂをＣＶＤ法により膜厚数百ｎｍ程度（例えば１
２０ｎｍ）形成する。その後、ｐチャネルＭＯＳＦＥＴ
（ＰＭＯＳ）及びｎチャネルＭＯＳＦＥＴ（ＮＭＯＳ）
の形成領域（素子領域）にそれぞれ図示しないレジスト
マスクを形成した後、レジストマスクにより酸化防止膜
を異方性エッチングして、酸化防止マスク15ａ，15ｂを
形成する。なお、この後、酸化防止マスク15ａ，15ｂか
ら露出するパッド絶縁膜14ａ，14ｂは図１（ａ）に示す
ように除去してもよいし、除去しなくてもよい。
【００２２】次に、図１（ｂ）に示すように、ＰＭＯＳ
の形成領域をレジストマスク１６によりマスクする。続
いて、酸化防止マスク15ａをイオン注入マスクに用い
て、ＮＭＯＳの形成領域にｐ型不純物として例えばほう
素（Ｂ）をドーズ量５×１０13ｃｍ-2程度、加速電圧２
５ｋｅＶでイオン注入する。このとき、後に形成される
バーズビーク下部のＳＯＩ層内であって、十分に内側の
ＳＯＩ層内にまで高濃度の不純物を含有させるために、
斜め方向からイオン注入を行う。
の形成領域をレジストマスク１６によりマスクする。続
いて、酸化防止マスク15ａをイオン注入マスクに用い
て、ＮＭＯＳの形成領域にｐ型不純物として例えばほう
素（Ｂ）をドーズ量５×１０13ｃｍ-2程度、加速電圧２
５ｋｅＶでイオン注入する。このとき、後に形成される
バーズビーク下部のＳＯＩ層内であって、十分に内側の
ＳＯＩ層内にまで高濃度の不純物を含有させるために、
斜め方向からイオン注入を行う。
【００２３】この場合、図３に示すように、高濃度領域
が不必要に広がらないように、斜め方向の注入角度αを
ＳＯＩ層１３の表面に垂直な方向からほぼ３０度に設定
する。これにより、ドーズピーク位置は酸化防止マスク
15ａの縁部より２０ｎｍ以上内側（ΔＬ）のＳＯＩ層１
３内に存在するようになる。実施例の場合、ΔＬ＝５０
ｎｍとしている。
が不必要に広がらないように、斜め方向の注入角度αを
ＳＯＩ層１３の表面に垂直な方向からほぼ３０度に設定
する。これにより、ドーズピーク位置は酸化防止マスク
15ａの縁部より２０ｎｍ以上内側（ΔＬ）のＳＯＩ層１
３内に存在するようになる。実施例の場合、ΔＬ＝５０
ｎｍとしている。
【００２４】また、対向するソース／ドレイン領域の間
に必ず高濃度領域が存在するように複数方向（例えば９
０度ずつ回転させて４方向）からイオン注入を行う。な
お、４方向からイオン注入するのは、ソース／ドレイン
領域の対向領域が互いに直交する方向に向いているＦＥ
Ｔが同一基板上に形成される場合に対応させるためであ
る。従って、種々の対向領域の方向を有するＦＥＴが同
一基板上に形成される場合には、イオン注入の方向もそ
れに対応させて更に増やす。
に必ず高濃度領域が存在するように複数方向（例えば９
０度ずつ回転させて４方向）からイオン注入を行う。な
お、４方向からイオン注入するのは、ソース／ドレイン
領域の対向領域が互いに直交する方向に向いているＦＥ
Ｔが同一基板上に形成される場合に対応させるためであ
る。従って、種々の対向領域の方向を有するＦＥＴが同
一基板上に形成される場合には、イオン注入の方向もそ
れに対応させて更に増やす。
【００２５】次に、図１（ｃ）に示すように、上記と同
様にして、ＰＭＯＳの形成領域をマスクしていたレジス
トマスク１６を除去した後、別のレジストマスク１７に
よりｎ−ＦＥＴをマスクする。続いて、酸化防止マスク
15ｂをイオン注入マスクに用いて、ＰＭＯＳの形成領域
にｎ型不純物として例えばリン（Ｐ）をドーズ量５×１
０13ｃｍ-2程度、加速電圧６０ｋｅＶの条件でイオン注
入する。この場合も上記と同様に、複数方向（例えば、
９０度ずつ回転させて４方向）で、かつ基板表面に垂直
な方向から注入角度約３０度で斜め方向からイオン注入
する。なお、ＰＭＯＳ形成領域ではｎ型ＳＯＩ層はｎ型
にアキュミュレートする場合が多いので、チャネルスト
ップ注入は省略することもある。
様にして、ＰＭＯＳの形成領域をマスクしていたレジス
トマスク１６を除去した後、別のレジストマスク１７に
よりｎ−ＦＥＴをマスクする。続いて、酸化防止マスク
15ｂをイオン注入マスクに用いて、ＰＭＯＳの形成領域
にｎ型不純物として例えばリン（Ｐ）をドーズ量５×１
０13ｃｍ-2程度、加速電圧６０ｋｅＶの条件でイオン注
入する。この場合も上記と同様に、複数方向（例えば、
９０度ずつ回転させて４方向）で、かつ基板表面に垂直
な方向から注入角度約３０度で斜め方向からイオン注入
する。なお、ＰＭＯＳ形成領域ではｎ型ＳＯＩ層はｎ型
にアキュミュレートする場合が多いので、チャネルスト
ップ注入は省略することもある。
【００２６】次いで、図１（ｄ），図２（ｂ）に示すよ
うに、酸化防止マスク15ａ，15ｂによりＳＯＩ層１３を
熱酸化し、ＰＭＯＳ及びＮＭＯＳの形成領域以外の領域
に選択酸化膜（分離絶縁膜）１８を形成する。この場
合、素子分離領域のＳＯＩ層１３を表面から下地絶縁層
１２まで全て酸化することで、素子領域となるＳＯＩ層
13ａ，13ｂ間が完全に絶縁分離される。このとき、酸化
防止マスク15ａ，15ｂの縁部から１００〜２００ｎｍ程
度内側領域に食い込むバーズビーク18ａが形成されると
ともに、注入されたボロンにより、表面から下地絶縁層
１２にかけて選択酸化膜１８に隣接するＳＯＩ層13ａ，
13ｂ内であって、ＮＭＯＳの形成領域にｐ型高濃度領域
（一導電型領域層）19ａが形成され、ＰＭＯＳの形成領
域にｎ型高濃度領域（一導電型領域層）19ｂが形成され
る。上記ｐ型及びｎ型高濃度領域19ａ，19ｂはバーズビ
ーク18ａ下に形成され、下地絶縁層１２と選択酸化膜１
８との接点（図６（ａ）に記載）から２０ｎｍ以上の範
囲に濃度ピーク位置が存在する。
うに、酸化防止マスク15ａ，15ｂによりＳＯＩ層１３を
熱酸化し、ＰＭＯＳ及びＮＭＯＳの形成領域以外の領域
に選択酸化膜（分離絶縁膜）１８を形成する。この場
合、素子分離領域のＳＯＩ層１３を表面から下地絶縁層
１２まで全て酸化することで、素子領域となるＳＯＩ層
13ａ，13ｂ間が完全に絶縁分離される。このとき、酸化
防止マスク15ａ，15ｂの縁部から１００〜２００ｎｍ程
度内側領域に食い込むバーズビーク18ａが形成されると
ともに、注入されたボロンにより、表面から下地絶縁層
１２にかけて選択酸化膜１８に隣接するＳＯＩ層13ａ，
13ｂ内であって、ＮＭＯＳの形成領域にｐ型高濃度領域
（一導電型領域層）19ａが形成され、ＰＭＯＳの形成領
域にｎ型高濃度領域（一導電型領域層）19ｂが形成され
る。上記ｐ型及びｎ型高濃度領域19ａ，19ｂはバーズビ
ーク18ａ下に形成され、下地絶縁層１２と選択酸化膜１
８との接点（図６（ａ）に記載）から２０ｎｍ以上の範
囲に濃度ピーク位置が存在する。
【００２７】次に、ＰＭＯＳのチャネルの閾値を調整す
るため、ＳＯＩ層13ｂに初期からドープされているｐ型
不純物濃度よりも少し高い濃度のｎ型不純物をＰＭＯＳ
の形成領域に導入する。次いで、図２（ｂ）に示すよう
に、素子領域のＳＯＩ層13ａ，13ｂの表面にゲート絶縁
膜20ａ，20ｂを形成した後、ゲート絶縁膜20ａ，20ｂ上
に膜厚約１００ｎｍのポリシリコン膜からなるゲート電
極２１を形成する。なお、ゲート電極２１はＰＭＯＳの
形成領域からＮＭＯＳの形成領域にかけて連続するよう
に形成される。
るため、ＳＯＩ層13ｂに初期からドープされているｐ型
不純物濃度よりも少し高い濃度のｎ型不純物をＰＭＯＳ
の形成領域に導入する。次いで、図２（ｂ）に示すよう
に、素子領域のＳＯＩ層13ａ，13ｂの表面にゲート絶縁
膜20ａ，20ｂを形成した後、ゲート絶縁膜20ａ，20ｂ上
に膜厚約１００ｎｍのポリシリコン膜からなるゲート電
極２１を形成する。なお、ゲート電極２１はＰＭＯＳの
形成領域からＮＭＯＳの形成領域にかけて連続するよう
に形成される。
【００２８】次に、図４（ｂ）に示すように、ボロンの
イオン注入によりＰＭＯＳの形成領域のゲート電極２１
の両側のＳＯＩ層13ｂにｐ型のソース／ドレイン領域
（反対導電型領域層）23ａ，23ｂを形成する。また、図
４（ａ）に示すように、リンのイオン注入によりＮＭＯ
Ｓの形成領域のゲート電極２１の両側のＳＯＩ層13ａに
ｎ型のソース／ドレイン領域（反対導電型領域層）22
ａ，22ｂを形成する。このとき、ＰＭＯＳ及びＮＭＯＳ
のソース／ドレイン領域22ａ／22ｂ，23ａ／23ｂの間の
領域にそれぞれｐ型及びｎ型高濃度領域19ａ，19ｂが存
在するように配置する。
イオン注入によりＰＭＯＳの形成領域のゲート電極２１
の両側のＳＯＩ層13ｂにｐ型のソース／ドレイン領域
（反対導電型領域層）23ａ，23ｂを形成する。また、図
４（ａ）に示すように、リンのイオン注入によりＮＭＯ
Ｓの形成領域のゲート電極２１の両側のＳＯＩ層13ａに
ｎ型のソース／ドレイン領域（反対導電型領域層）22
ａ，22ｂを形成する。このとき、ＰＭＯＳ及びＮＭＯＳ
のソース／ドレイン領域22ａ／22ｂ，23ａ／23ｂの間の
領域にそれぞれｐ型及びｎ型高濃度領域19ａ，19ｂが存
在するように配置する。
【００２９】その後、周知の製造工程を経てＣＭＯＳＦ
ＥＴが完成する。上記のようにして作成されたＰＭＯＳ
及びＮＭＯＳでは、図３に示すように、ドーズピーク位
置が酸化防止マスク15ａ又は15ｂの内側領域のＳＯＩ層
１３内にくるように、選択酸化の前に斜め方向からＳＯ
Ｉ層１３内にイオン注入しているので、図６（ａ）に示
すように、バーズビーク18ａの下のＳＯＩ層13ａ又は13
ｂ内であって、十分内側のＳＯＩ層13ａ又は13ｂ内にｐ
型又はｎ型高濃度領域19ａ又は19ｂが形成される。従っ
て、ＳＯＩ層13ａ又は13ｂにソース／ドレイン領域を形
成し、かつそれらの間の領域にそのｐ型又はｎ型高濃度
領域19ａ又は19ｂが存在するように配置することによ
り、寄生ＦＥＴの閾値を高めてその影響を除くことがで
きる。これにより、図６（ｂ）に示すように、ゲート電
極２１下の正規に作成されたＭＯＳＦＥＴのみが正常に
動作する。
ＥＴが完成する。上記のようにして作成されたＰＭＯＳ
及びＮＭＯＳでは、図３に示すように、ドーズピーク位
置が酸化防止マスク15ａ又は15ｂの内側領域のＳＯＩ層
１３内にくるように、選択酸化の前に斜め方向からＳＯ
Ｉ層１３内にイオン注入しているので、図６（ａ）に示
すように、バーズビーク18ａの下のＳＯＩ層13ａ又は13
ｂ内であって、十分内側のＳＯＩ層13ａ又は13ｂ内にｐ
型又はｎ型高濃度領域19ａ又は19ｂが形成される。従っ
て、ＳＯＩ層13ａ又は13ｂにソース／ドレイン領域を形
成し、かつそれらの間の領域にそのｐ型又はｎ型高濃度
領域19ａ又は19ｂが存在するように配置することによ
り、寄生ＦＥＴの閾値を高めてその影響を除くことがで
きる。これにより、図６（ｂ）に示すように、ゲート電
極２１下の正規に作成されたＭＯＳＦＥＴのみが正常に
動作する。
【００３０】一方、基板表面に垂直方向にイオン注入す
る場合には、図６（ａ）に示すように、バーズビークの
下のＳＯＩ層内であって、僅かに内側のＳＯＩ層内にｎ
型及びｐ型高濃度領域が形成される。実験によれば、２
０ｎｍ程度であった。従って、寄生ＦＥＴの閾値を十分
に高めることができず、寄生ＦＥＴが動作してしまう。
図６（ｂ）に示すように、ゲート電圧ＶＧの低い範囲で
は寄生ＦＥＴが動作し、ゲート電圧ＶＧが高くなって初
めて正規のＭＯＳＦＥＴが動作する。
る場合には、図６（ａ）に示すように、バーズビークの
下のＳＯＩ層内であって、僅かに内側のＳＯＩ層内にｎ
型及びｐ型高濃度領域が形成される。実験によれば、２
０ｎｍ程度であった。従って、寄生ＦＥＴの閾値を十分
に高めることができず、寄生ＦＥＴが動作してしまう。
図６（ｂ）に示すように、ゲート電圧ＶＧの低い範囲で
は寄生ＦＥＴが動作し、ゲート電圧ＶＧが高くなって初
めて正規のＭＯＳＦＥＴが動作する。
【００３１】また、上記のようにバーズビーク18ａの下
のＳＯＩ層13ａ又は13ｂ内であって、十分に内側のＳＯ
Ｉ層13ａ又は13ｂ内に高濃度のボロン又はリンが存在す
るため、選択酸化の加熱処理の温度や時間を増大させる
必要がない。これにより、バーズビーク18ａの下の領域
から素子領域の内側にｐ型又はｎ型高濃度領域19ａ又は
19ｂが広がるのを避けることができる。従って、ｐ型又
はｎ型高濃度領域19ａ又は19ｂの拡張に伴うマージンを
とる必要がないので、素子領域を可能な限り小さくする
ことが出来、半導体装置の高密度化が可能である。
のＳＯＩ層13ａ又は13ｂ内であって、十分に内側のＳＯ
Ｉ層13ａ又は13ｂ内に高濃度のボロン又はリンが存在す
るため、選択酸化の加熱処理の温度や時間を増大させる
必要がない。これにより、バーズビーク18ａの下の領域
から素子領域の内側にｐ型又はｎ型高濃度領域19ａ又は
19ｂが広がるのを避けることができる。従って、ｐ型又
はｎ型高濃度領域19ａ又は19ｂの拡張に伴うマージンを
とる必要がないので、素子領域を可能な限り小さくする
ことが出来、半導体装置の高密度化が可能である。
【００３２】なお、上記第１の実施例のＣＭＯＳＦＥＴ
では、ＰＭＯＳとしてディプレションモードのものを用
いているが、図７（ａ），（ｂ）に示すように、アキュ
ミュレーションモード（ＡＭ）のものを用いてもよい。
この場合にも、図７（ｂ）に示すように、ＰＭＯＳのバ
ーズビーク下のｐ型のＳＯＩ層13ｂには上記と同様な方
法によりｎ型不純物（反対導電型の不純物）が導入され
てｎ型高濃度領域（反対導電型領域）が形成され、ＮＭ
ＯＳのバーズビーク下のｐ型のＳＯＩ層13ａには、図７
（ａ）に示すように、上記と同様な方法によりｐ型不純
物（一導電型の不純物）が導入されてｐ型高濃度領域
（一導電型領域）が形成される。ＰＭＯＳのチャネルス
トッパとなるｎ型高濃度領域（反対導電型領域）によ
り、常時、寄生ＦＥＴはＯＦＦ状態に保持される。 （２）第２の実施例 図８（ａ）〜（ｅ）は第２の実施例に係るＳＯＩ基板の
作成方法を示す断面図である。
では、ＰＭＯＳとしてディプレションモードのものを用
いているが、図７（ａ），（ｂ）に示すように、アキュ
ミュレーションモード（ＡＭ）のものを用いてもよい。
この場合にも、図７（ｂ）に示すように、ＰＭＯＳのバ
ーズビーク下のｐ型のＳＯＩ層13ｂには上記と同様な方
法によりｎ型不純物（反対導電型の不純物）が導入され
てｎ型高濃度領域（反対導電型領域）が形成され、ＮＭ
ＯＳのバーズビーク下のｐ型のＳＯＩ層13ａには、図７
（ａ）に示すように、上記と同様な方法によりｐ型不純
物（一導電型の不純物）が導入されてｐ型高濃度領域
（一導電型領域）が形成される。ＰＭＯＳのチャネルス
トッパとなるｎ型高濃度領域（反対導電型領域）によ
り、常時、寄生ＦＥＴはＯＦＦ状態に保持される。 （２）第２の実施例 図８（ａ）〜（ｅ）は第２の実施例に係るＳＯＩ基板の
作成方法を示す断面図である。
【００３３】第１の実施例と異なるところは、シリコン
基板３１を用いていることであり、しかも、第１の実施
例のようにそのシリコン基板３１に斜め方向からイオン
注入し、シリコン基板３１を選択酸化した後、選択酸化
膜３５側の表面に下地絶縁層３６を形成し、その後裏面
からシリコン基板３１を研磨し、研磨した側に互いに絶
縁分離されたシリコン層（半導体層）31ａからなる素子
領域を形成していることである。寄生ＦＥＴの影響を除
去するとともにＳＯＩ基板表面の平坦化を図るものであ
る。
基板３１を用いていることであり、しかも、第１の実施
例のようにそのシリコン基板３１に斜め方向からイオン
注入し、シリコン基板３１を選択酸化した後、選択酸化
膜３５側の表面に下地絶縁層３６を形成し、その後裏面
からシリコン基板３１を研磨し、研磨した側に互いに絶
縁分離されたシリコン層（半導体層）31ａからなる素子
領域を形成していることである。寄生ＦＥＴの影響を除
去するとともにＳＯＩ基板表面の平坦化を図るものであ
る。
【００３４】まず、図８（ａ）に示すように、ｐ型のシ
リコン基板３１上の素子領域にシリコン窒化膜からなる
酸化防止マスク３３を形成する。なお、酸化防止マスク
３３とシリコン基板３１の間には歪み防止のためパッド
絶縁膜３２が介在している。続いて、酸化防止マスク３
３をイオン注入のマスクに用いてボロンを斜め方向から
イオン注入する。これにより、高濃度のボロンは酸化防
止マスク３３の内側領域のシリコン基板３１に達する。
リコン基板３１上の素子領域にシリコン窒化膜からなる
酸化防止マスク３３を形成する。なお、酸化防止マスク
３３とシリコン基板３１の間には歪み防止のためパッド
絶縁膜３２が介在している。続いて、酸化防止マスク３
３をイオン注入のマスクに用いてボロンを斜め方向から
イオン注入する。これにより、高濃度のボロンは酸化防
止マスク３３の内側領域のシリコン基板３１に達する。
【００３５】次いで、図８（ｂ）に示すように、酸化防
止マスク３３によりその素子分離領域のシリコン基板３
１を選択的に熱酸化し、選択酸化膜３５を形成する。こ
のとき、注入されたボロンにより、選択酸化膜３５に隣
接する領域のシリコン基板３１にｐ型高濃度領域（一導
電型領域層）３４が形成される。次に、酸化防止マスク
３３を除去した後、図８（ｃ）に示すように、選択酸化
膜３５側のシリコン基板３１表面に膜厚１μｍ程度のシ
リコン酸化膜からなる絶縁膜３６を形成する。なお、こ
の絶縁膜はＳＯＩ基板の下地絶縁層となる。
止マスク３３によりその素子分離領域のシリコン基板３
１を選択的に熱酸化し、選択酸化膜３５を形成する。こ
のとき、注入されたボロンにより、選択酸化膜３５に隣
接する領域のシリコン基板３１にｐ型高濃度領域（一導
電型領域層）３４が形成される。次に、酸化防止マスク
３３を除去した後、図８（ｃ）に示すように、選択酸化
膜３５側のシリコン基板３１表面に膜厚１μｍ程度のシ
リコン酸化膜からなる絶縁膜３６を形成する。なお、こ
の絶縁膜はＳＯＩ基板の下地絶縁層となる。
【００３６】次いで、図８（ｄ）に示すように、良く知
られた張り合わせ法により絶縁膜３６上に別のシリコン
基板３７を接着する。次に、図８（ｅ）に示すように、
選択酸化膜３５の形成されているシリコン基板３１の裏
面から物理的及び化学的に研磨して選択酸化膜３５を表
出する。これにより、研磨した側の基板面に絶縁分離さ
れたシリコン層（ＳＯＩ層）31ａからなる素子領域が形
成される。なお、シリコン層31ａは下側で絶縁膜３６に
より、側部で選択酸化膜３５により絶縁分離されてい
る。
られた張り合わせ法により絶縁膜３６上に別のシリコン
基板３７を接着する。次に、図８（ｅ）に示すように、
選択酸化膜３５の形成されているシリコン基板３１の裏
面から物理的及び化学的に研磨して選択酸化膜３５を表
出する。これにより、研磨した側の基板面に絶縁分離さ
れたシリコン層（ＳＯＩ層）31ａからなる素子領域が形
成される。なお、シリコン層31ａは下側で絶縁膜３６に
より、側部で選択酸化膜３５により絶縁分離されてい
る。
【００３７】その後、良く知られた方法により素子領域
に絶縁ゲート型電界効果トランジスタを形成する。この
とき、ソース／ドレイン領域（反対導電型領域層）はそ
れらの間の領域にｐ型高濃度領域が存在するように配置
される。これにより、寄生ＦＥＴの影響を除くことがで
きる。以上のように、第２の実施例においては、シリコ
ン基板３１にイオン注入し、シリコン基板３１に選択酸
化膜３５を形成した後、選択酸化膜３５側の表面に下地
絶縁層となる絶縁膜３６を形成し、その後シリコン基板
３１の裏面からシリコン基板３１を研磨して選択酸化膜
３５を表出することにより研磨した側の基板面に互いに
絶縁分離されたシリコン層31ａからなる素子領域を形成
している。
に絶縁ゲート型電界効果トランジスタを形成する。この
とき、ソース／ドレイン領域（反対導電型領域層）はそ
れらの間の領域にｐ型高濃度領域が存在するように配置
される。これにより、寄生ＦＥＴの影響を除くことがで
きる。以上のように、第２の実施例においては、シリコ
ン基板３１にイオン注入し、シリコン基板３１に選択酸
化膜３５を形成した後、選択酸化膜３５側の表面に下地
絶縁層となる絶縁膜３６を形成し、その後シリコン基板
３１の裏面からシリコン基板３１を研磨して選択酸化膜
３５を表出することにより研磨した側の基板面に互いに
絶縁分離されたシリコン層31ａからなる素子領域を形成
している。
【００３８】従って、素子領域の形成された側の表面で
は選択酸化膜３５面とシリコン層31ａ面の境界に段差が
存在しない。また、選択酸化膜３５に隣接する領域のＳ
ＯＩ層31ａに十分に高濃度のｐ型領域３４が形成されて
いる。これにより、ＳＯＩ基板表面の平坦化を図るとと
もに、ＳＯＩ層31ａの空乏化や反転を確実に防止するこ
とができる。 （３）第３の実施例 図９（ａ）〜（ｅ）は第３の実施例に係るＳＯＩ基板の
作成方法について示す断面図である。第２の実施例と異
なるところは、分離絶縁膜として選択酸化法による選択
酸化膜を用いていないことである。
は選択酸化膜３５面とシリコン層31ａ面の境界に段差が
存在しない。また、選択酸化膜３５に隣接する領域のＳ
ＯＩ層31ａに十分に高濃度のｐ型領域３４が形成されて
いる。これにより、ＳＯＩ基板表面の平坦化を図るとと
もに、ＳＯＩ層31ａの空乏化や反転を確実に防止するこ
とができる。 （３）第３の実施例 図９（ａ）〜（ｅ）は第３の実施例に係るＳＯＩ基板の
作成方法について示す断面図である。第２の実施例と異
なるところは、分離絶縁膜として選択酸化法による選択
酸化膜を用いていないことである。
【００３９】まず、図９（ａ）に示すように、ｐ型のシ
リコン基板４１を熱酸化して膜厚３０ｎｍ程度シリコン
酸化膜４２を形成した後、素子領域となるシリコン酸化
膜４２上にレジスト膜を形成し、パターニングして、レ
ジストマスク（耐エッチング性マスク）４３を形成す
る。次いで、レジストマスク４３をイオン注入のマスク
に使用して、レジストマスク４３の縁部よりも内側領域
のシリコン基板４１に達するように斜め方向からボロン
（一導電型の不純物）をイオン注入する。
リコン基板４１を熱酸化して膜厚３０ｎｍ程度シリコン
酸化膜４２を形成した後、素子領域となるシリコン酸化
膜４２上にレジスト膜を形成し、パターニングして、レ
ジストマスク（耐エッチング性マスク）４３を形成す
る。次いで、レジストマスク４３をイオン注入のマスク
に使用して、レジストマスク４３の縁部よりも内側領域
のシリコン基板４１に達するように斜め方向からボロン
（一導電型の不純物）をイオン注入する。
【００４０】続いて、図９（ｂ）に示すように、レジス
トマスク４３により素子分離領域のシリコン基板４１を
ＳＯＩ層の膜厚分だけ異方性エッチングし、ＳＯＩ層の
膜厚に相当する高さの凸部41ａを形成する。次に、図９
（ｃ）に示すように、レジストマスク４３を除去した
後、加熱処理する。これにより、シリコン基板４１の凸
部41ａの側部周縁部にｐ型高濃度領域（一導電型領域
層）４４が形成される。
トマスク４３により素子分離領域のシリコン基板４１を
ＳＯＩ層の膜厚分だけ異方性エッチングし、ＳＯＩ層の
膜厚に相当する高さの凸部41ａを形成する。次に、図９
（ｃ）に示すように、レジストマスク４３を除去した
後、加熱処理する。これにより、シリコン基板４１の凸
部41ａの側部周縁部にｐ型高濃度領域（一導電型領域
層）４４が形成される。
【００４１】次いで、図９（ｄ）に示すように、レジス
トマスク４３を除去した側のシリコン基板４１表面を被
覆してＣＶＤにより膜厚１μｍ程度のシリコン酸化膜４
５を形成する。シリコン酸化膜４５は後に下地絶縁層及
び分離絶縁膜となる。なお、必要によりシリコン酸化膜
４５の表面は研磨等により平坦化される。次いで、図９
（ｅ）に示すように、シリコン酸化膜４５上に別のシリ
コン基板４６を接着し、エッチングされた方のシリコン
基板４１を裏面から物理的及び化学的に研磨してシリコ
ン酸化膜４５を表出する。これにより、研磨面にシリコ
ン酸化膜（分離絶縁膜）４５により絶縁分離されたシリ
コン層（半導体層；ＳＯＩ層）41ａからなる素子領域が
形成される。このとき、シリコン酸化膜４５に隣接する
シリコン層41ａにはｐ型高濃度領域４４が存在してい
る。
トマスク４３を除去した側のシリコン基板４１表面を被
覆してＣＶＤにより膜厚１μｍ程度のシリコン酸化膜４
５を形成する。シリコン酸化膜４５は後に下地絶縁層及
び分離絶縁膜となる。なお、必要によりシリコン酸化膜
４５の表面は研磨等により平坦化される。次いで、図９
（ｅ）に示すように、シリコン酸化膜４５上に別のシリ
コン基板４６を接着し、エッチングされた方のシリコン
基板４１を裏面から物理的及び化学的に研磨してシリコ
ン酸化膜４５を表出する。これにより、研磨面にシリコ
ン酸化膜（分離絶縁膜）４５により絶縁分離されたシリ
コン層（半導体層；ＳＯＩ層）41ａからなる素子領域が
形成される。このとき、シリコン酸化膜４５に隣接する
シリコン層41ａにはｐ型高濃度領域４４が存在してい
る。
【００４２】その後、シリコン層41ａに絶縁ゲート型電
界効果トランジスタ等が形成される。このとき、ソース
／ドレイン領域（反対導電型領域層）はそれらの間にｐ
型領域が存在するように配置する。これにより、寄生Ｆ
ＥＴの影響を除くことが出来る。以上のように、第３の
実施例においては、レジストマスク４３をイオン注入の
マスクに用いて斜め方向からイオン注入した後、レジス
トマスク４３によりシリコン基板４１をエッチングし、
その後、エッチングした側のシリコン基板４１上にシリ
コン酸化膜４５を形成した後、裏面からシリコン基板４
１を研磨してシリコン酸化膜４５を表出し、互いに絶縁
分離されたシリコン層41ａからなる素子領域を形成して
いる。
界効果トランジスタ等が形成される。このとき、ソース
／ドレイン領域（反対導電型領域層）はそれらの間にｐ
型領域が存在するように配置する。これにより、寄生Ｆ
ＥＴの影響を除くことが出来る。以上のように、第３の
実施例においては、レジストマスク４３をイオン注入の
マスクに用いて斜め方向からイオン注入した後、レジス
トマスク４３によりシリコン基板４１をエッチングし、
その後、エッチングした側のシリコン基板４１上にシリ
コン酸化膜４５を形成した後、裏面からシリコン基板４
１を研磨してシリコン酸化膜４５を表出し、互いに絶縁
分離されたシリコン層41ａからなる素子領域を形成して
いる。
【００４３】従って、素子領域の形成された側の基板面
でシリコン酸化膜４５面とシリコン層41ａ面の境界には
段差が存在しない。また、斜め方向からイオン注入して
いるため、従来のような垂直方向からイオン注入する場
合に比べて、分離絶縁膜４５との境界部分のＳＯＩ層41
ａにより高濃度の不純物を含有させることが可能とな
る。
でシリコン酸化膜４５面とシリコン層41ａ面の境界には
段差が存在しない。また、斜め方向からイオン注入して
いるため、従来のような垂直方向からイオン注入する場
合に比べて、分離絶縁膜４５との境界部分のＳＯＩ層41
ａにより高濃度の不純物を含有させることが可能とな
る。
【００４４】これにより、ＳＯＩ基板表面の平坦化を図
ることができ、ＳＯＩ層41ａの空乏化や反転を確実に防
止することができる。なお、上記の第３の実施例では、
図９（ａ）に示すように、斜め方向のイオン注入は、シ
リコン基板４１のエッチング前に行っているが、シリコ
ン基板４１のエッチング後に行ってもよい。
ることができ、ＳＯＩ層41ａの空乏化や反転を確実に防
止することができる。なお、上記の第３の実施例では、
図９（ａ）に示すように、斜め方向のイオン注入は、シ
リコン基板４１のエッチング前に行っているが、シリコ
ン基板４１のエッチング後に行ってもよい。
【００４５】
【発明の効果】以上のように、本発明の半導体装置にお
いては、半導体層に隣接し、半導体層の表面から下地の
絶縁層に近づくほど膜厚が厚くなって絶縁層に達する分
離絶縁膜と、絶縁層と分離絶縁膜の接点から２０ｎｍ以
上、５０ｎｍ以下の範囲の半導体層内に不純物濃度のピ
ークを有する一導電型領域又は反対導電型領域を有して
いる。
いては、半導体層に隣接し、半導体層の表面から下地の
絶縁層に近づくほど膜厚が厚くなって絶縁層に達する分
離絶縁膜と、絶縁層と分離絶縁膜の接点から２０ｎｍ以
上、５０ｎｍ以下の範囲の半導体層内に不純物濃度のピ
ークを有する一導電型領域又は反対導電型領域を有して
いる。
【００４６】従って、分離絶縁膜の下の半導体層内であ
って、十分に内側の半導体層内にまで高濃度の不純物が
存在するため、反対導電型のソース／ドレイン領域が半
導体層に形成され、高濃度の一導電型領域又は反対導電
型領域がそれらの間に存在する場合には、寄生ＦＥＴの
閾値を高めてその影響を除くことができる。本発明の半
導体装置の製造方法においては、絶縁層上の半導体層の
上に形成された酸化防止マスクをイオン注入のマスクに
用いて、酸化防止マスクの縁部の内側領域の半導体層に
達するように斜め方向から一導電型又は反対導電型の不
純物をイオン注入している。従って、素子領域の境界部
分の半導体層にバーズビークが生じても、バーズビーク
の下の半導体層内であって、十分に内側の半導体層内に
濃度ピークを有する高濃度の不純物が導入される。
って、十分に内側の半導体層内にまで高濃度の不純物が
存在するため、反対導電型のソース／ドレイン領域が半
導体層に形成され、高濃度の一導電型領域又は反対導電
型領域がそれらの間に存在する場合には、寄生ＦＥＴの
閾値を高めてその影響を除くことができる。本発明の半
導体装置の製造方法においては、絶縁層上の半導体層の
上に形成された酸化防止マスクをイオン注入のマスクに
用いて、酸化防止マスクの縁部の内側領域の半導体層に
達するように斜め方向から一導電型又は反対導電型の不
純物をイオン注入している。従って、素子領域の境界部
分の半導体層にバーズビークが生じても、バーズビーク
の下の半導体層内であって、十分に内側の半導体層内に
濃度ピークを有する高濃度の不純物が導入される。
【００４７】また、上記のようにバーズビークの下の半
導体層内であって、十分に内側の半導体層内に高濃度の
不純物が存在するため、選択酸化の加熱処理の温度や時
間を増大させる必要がない。これにより、素子領域に不
純物領域が広がるのを避けることができ、従って、素子
領域を可能な限り小さくすることが出来るため、半導体
装置の高密度化を図ることが可能である。
導体層内であって、十分に内側の半導体層内に高濃度の
不純物が存在するため、選択酸化の加熱処理の温度や時
間を増大させる必要がない。これにより、素子領域に不
純物領域が広がるのを避けることができ、従って、素子
領域を可能な限り小さくすることが出来るため、半導体
装置の高密度化を図ることが可能である。
【００４８】更に、他の本発明の半導体装置の製造方法
においては、斜め方向から半導体層にイオン注入し、か
つ半導体層に選択酸化膜を形成した後、表面に下地絶縁
層となる絶縁膜を形成し、その後半導体層の裏面から半
導体層を研磨して選択酸化膜を表出し、研磨した側の基
板面に互いに絶縁分離された半導体層からなる素子領域
を形成している。従って、素子領域の形成側の基板面で
は選択酸化膜面と半導体層面との境界に段差が存在しな
い。これにより、ＳＯＩ基板表面の平坦化を図ることが
でき、しかもＳＯＩ層の側部周縁部に導入された十分に
高濃度の不純物によりＳＯＩ層の空乏化や反転等を確実
に防止することができる。
においては、斜め方向から半導体層にイオン注入し、か
つ半導体層に選択酸化膜を形成した後、表面に下地絶縁
層となる絶縁膜を形成し、その後半導体層の裏面から半
導体層を研磨して選択酸化膜を表出し、研磨した側の基
板面に互いに絶縁分離された半導体層からなる素子領域
を形成している。従って、素子領域の形成側の基板面で
は選択酸化膜面と半導体層面との境界に段差が存在しな
い。これにより、ＳＯＩ基板表面の平坦化を図ることが
でき、しかもＳＯＩ層の側部周縁部に導入された十分に
高濃度の不純物によりＳＯＩ層の空乏化や反転等を確実
に防止することができる。
【図１】本発明の第１の実施例に係るＳＯＩ層を絶縁分
離してＣＭＯＳトランジスタを形成する方法について示
す断面図（その１）である。
離してＣＭＯＳトランジスタを形成する方法について示
す断面図（その１）である。
【図２】本発明の第１の実施例に係るＳＯＩ層を絶縁分
離してＣＭＯＳトランジスタを形成する方法について示
す断面図（その２）である。
離してＣＭＯＳトランジスタを形成する方法について示
す断面図（その２）である。
【図３】本発明の第１の実施例に係る酸化防止マスクに
よりＳＯＩ層に斜め方向からイオン注入する方法につい
て示す断面図である。
よりＳＯＩ層に斜め方向からイオン注入する方法につい
て示す断面図である。
【図４】本発明の第１の実施例に係る絶縁分離されたＳ
ＯＩ層に形成されたＣＭＯＳトランジスタについて示す
断面図である。
ＯＩ層に形成されたＣＭＯＳトランジスタについて示す
断面図である。
【図５】本発明の第１の実施例に係るＳＯＩ層を絶縁分
離してＣＭＯＳトランジスタを形成する方法について示
す平面図である。
離してＣＭＯＳトランジスタを形成する方法について示
す平面図である。
【図６】本発明の第１の実施例に係るバーズビーク下の
チャネルストッパの形成領域について示す断面図及びＳ
ＯＩ層に形成されたＭＯＳトランジスタのゲート電圧に
対するドレイン電流特性について示す平面図である。
チャネルストッパの形成領域について示す断面図及びＳ
ＯＩ層に形成されたＭＯＳトランジスタのゲート電圧に
対するドレイン電流特性について示す平面図である。
【図７】本発明の第１の実施例に係る絶縁分離されたＳ
ＯＩ層に形成されたアキュミュレーションモードのＰＭ
ＯＳを有するＣＭＯＳトランジスタについて示す断面図
である。
ＯＩ層に形成されたアキュミュレーションモードのＰＭ
ＯＳを有するＣＭＯＳトランジスタについて示す断面図
である。
【図８】本発明の第２の実施例に係る絶縁分離されたＳ
ＯＩ層を有するＳＯＩ基板の作成方法について示す断面
図である。
ＯＩ層を有するＳＯＩ基板の作成方法について示す断面
図である。
【図９】本発明の第３の実施例に係る絶縁分離されたＳ
ＯＩ層を有するＳＯＩ基板の作成方法について示す断面
図である。
ＯＩ層を有するＳＯＩ基板の作成方法について示す断面
図である。
【図１０】従来例に係る絶縁分離されたＳＯＩ層に形成
されたＭＯＳトランジスタについて示す平面図及び断面
図である。
されたＭＯＳトランジスタについて示す平面図及び断面
図である。
１１，３１，３７，４１，４６ シリコン基板、 １２，３６ 絶縁膜（下地絶縁層）、 １３，13ａ，13ｂ シリコン層（半導体層；ＳＯＩ
層）、 14ａ，14ｂ，３２ シリコン酸化膜（パッド絶縁膜）、 15ａ，15ｂ，３３ シリコン窒化膜（酸化防止マス
ク）、 １６，１７，４３ レジストマスク、 １８，３５ 選択酸化膜（分離絶縁膜）、 18ａ バーズビーク、 19ａ，３４，４４ ｐ型高濃度領域（一導電型領域
層）、 19ｂ ｎ型高濃度領域（一導電型領域層）、 20ａ，20ｂ ゲート絶縁膜、 ２１ ゲート電極、 22ａ，22ｂ，23ａ，23ｂ ソース/ ドレイン領域（反対
導電型領域層）、 41ａ シリコン層（半導体層；ＳＯＩ層；凸部）、 ４２ シリコン酸化膜、 ４５ シリコン酸化膜（分離絶縁膜／下地絶縁層）。
層）、 14ａ，14ｂ，３２ シリコン酸化膜（パッド絶縁膜）、 15ａ，15ｂ，３３ シリコン窒化膜（酸化防止マス
ク）、 １６，１７，４３ レジストマスク、 １８，３５ 選択酸化膜（分離絶縁膜）、 18ａ バーズビーク、 19ａ，３４，４４ ｐ型高濃度領域（一導電型領域
層）、 19ｂ ｎ型高濃度領域（一導電型領域層）、 20ａ，20ｂ ゲート絶縁膜、 ２１ ゲート電極、 22ａ，22ｂ，23ａ，23ｂ ソース/ ドレイン領域（反対
導電型領域層）、 41ａ シリコン層（半導体層；ＳＯＩ層；凸部）、 ４２ シリコン酸化膜、 ４５ シリコン酸化膜（分離絶縁膜／下地絶縁層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｅ 27/12 Ｆ 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６２１
Claims (11)
- 【請求項１】 絶縁層上に形成され、素子領域に区分さ
れた一導電型の半導体層と、 前記半導体層に隣接し、前記半導体層の表面から前記絶
縁層に近づくほど膜厚が厚くなって前記絶縁層に達する
分離絶縁膜と、 前記分離絶縁膜の下の前記半導体層内であって、前記絶
縁層と前記分離絶縁膜の接点から２０ｎｍ以上の範囲の
前記半導体層内に不純物濃度のピークを有する一導電型
領域又は反対導電型領域とを有することを特徴とする半
導体装置。 - 【請求項２】 前記半導体層の側部の周囲は前記分離絶
縁膜により囲まれていることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記一導電型領域又は前記反対導電型領
域は、互いに対向する２つの反対導電型領域層の間の領
域に存在していることを特徴とする請求項１又は請求項
２記載の半導体装置。 - 【請求項４】 前記互いに対向する２つの反対導電型領
域層は絶縁ゲート電界効果トランジスタのソース／ドレ
イン領域であることを特徴とする請求項３記載の半導体
装置。 - 【請求項５】 絶縁層上に形成された一導電型の半導体
層の上に酸化防止マスクを形成する工程と、 前記酸化防止マスクをイオン注入のマスクに用いて、前
記酸化防止マスクの縁部よりも内側領域の前記半導体層
に達するように斜め方向から前記半導体層に一導電型又
は反対導電型の不純物をイオン注入する工程と、 前記酸化防止マスクにより前記半導体層を酸化性雰囲気
で加熱して、前記絶縁層に達する選択酸化膜を形成し、
互いに絶縁分離された前記半導体層からなる素子領域を
形成するとともに、前記選択酸化膜に隣接し、かつ少な
くとも前記絶縁層に隣接する領域の前記半導体層に注入
された前記不純物による一導電型領域又は反対導電型領
域を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項６】 前記斜め方向の角度は前記半導体層の表
面に垂直な方向に対して３０°以下の範囲にあり、前記
一導電型領域又は前記反対導電型領域は前記絶縁層と前
記選択酸化膜の接点から２０ｎｍ以上、５０ｎｍ以下の
範囲の前記半導体層内に不純物濃度のピークを有するこ
とを特徴とする請求項５に記載の半導体装置の製造方
法。 - 【請求項７】 一導電型の半導体層上に酸化防止マスク
を形成する工程と、 前記酸化防止マスクをイオン注入のマスクに用いて、前
記酸化防止マスクの縁部よりも内側領域の前記半導体層
に達するように斜め方向から前記半導体層に一導電型又
は反対導電型の不純物をイオン注入する工程と、 前記酸化防止マスクにより前記半導体層を酸化性雰囲気
で加熱して、選択酸化膜を形成するとともに、注入され
た前記不純物により前記選択酸化膜に隣接する前記半導
体層に一導電型領域又は反対導電型領域を形成する工程
と、 前記酸化防止マスクを除去した後、前記選択酸化膜が形
成された側の前記半導体層を被覆して絶縁膜を形成する
工程と、 前記半導体層の裏面から前記半導体層を研磨して前記選
択酸化膜を表出し、互いに絶縁分離された前記半導体層
からなる素子領域を形成する工程とを有することを特徴
とする半導体装置の製造方法。 - 【請求項８】 一導電型の半導体層上に耐エッチング性
マスクを形成する工程と、 前記耐エッチング性マスクをイオン注入のマスクに用い
て、前記耐エッチング性マスクの縁部よりも内側領域の
前記半導体層に達するように斜め方向から前記半導体層
に一導電型又は反対導電型の不純物をイオン注入する工
程と、 前記耐エッチング性マスクにより前記半導体層をエッチ
ングする工程と、 前記耐エッチング性マスクを除去した後、エッチングし
た側の前記半導体層を被覆して絶縁膜を形成する工程
と、 前記絶縁膜の形成面と反対側の面から前記半導体層を研
磨して前記絶縁膜を表出し、互いに絶縁分離された前記
半導体層からなる素子領域を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 前記半導体層の側部の周囲は前記選択酸
化膜又は前記絶縁膜により囲まれていることを特徴とす
る請求項５乃至請求項８のいずれかに記載の半導体装置
の製造方法。 - 【請求項１０】 前記半導体層からなる素子領域を形成
する工程の後、 前記半導体層に前記一導電型領域又は反対導電型領域を
挟んで対向する２つの反対導電型領域層を形成すること
を特徴とする請求項５乃至請求項９のいずれかに記載の
半導体装置の製造方法。 - 【請求項１１】 前記対向する２つの反対導電型領域層
は絶縁ゲート電界効果トランジスタのソース／ドレイン
領域であることを特徴とする請求項１０記載の半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297376A JPH08162524A (ja) | 1994-11-30 | 1994-11-30 | 半導体装置及びその製造方法 |
| US08/796,493 US5698885A (en) | 1994-03-17 | 1997-02-05 | Semiconductor device and method of manufacturing semiconductor device |
| US08/864,736 US5801081A (en) | 1994-03-17 | 1997-05-28 | Semiconductor device and method of manufacturing semiconductor device |
| US09/097,670 US20010019155A1 (en) | 1994-03-17 | 1998-06-16 | Semiconductor device and method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6297376A JPH08162524A (ja) | 1994-11-30 | 1994-11-30 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162524A true JPH08162524A (ja) | 1996-06-21 |
Family
ID=17845691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6297376A Pending JPH08162524A (ja) | 1994-03-17 | 1994-11-30 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162524A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221108A (ja) * | 1988-07-08 | 1990-01-24 | Matsushita Electric Ind Co Ltd | 燃焼装置 |
| JPH0923013A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2007251146A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Instruments Inc | 半導体装置 |
-
1994
- 1994-11-30 JP JP6297376A patent/JPH08162524A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221108A (ja) * | 1988-07-08 | 1990-01-24 | Matsushita Electric Ind Co Ltd | 燃焼装置 |
| JPH0923013A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
| JP2007251146A (ja) * | 2006-02-20 | 2007-09-27 | Seiko Instruments Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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