JPS6074452A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6074452A
JPS6074452A JP18212183A JP18212183A JPS6074452A JP S6074452 A JPS6074452 A JP S6074452A JP 18212183 A JP18212183 A JP 18212183A JP 18212183 A JP18212183 A JP 18212183A JP S6074452 A JPS6074452 A JP S6074452A
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JP
Japan
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film
opening
island region
etching
si3n4
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Pending
Application number
JP18212183A
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English (en)
Inventor
Hiroyuki Sakai
坂井　弘之
Kenji Kawakita
川北　憲司
Toyoki Takemoto
竹本　豊樹
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Publication date
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    • H01L21/76—Making of isolation regions between components
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    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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    • H01L21/76281—Lateral isolation by selective oxidation of silicon

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置特に高密度・高速度化を図った半導
体装置の製造方法に関するものである。
従来例の構成とその問題点 半導体装置の高密度・高速化を図るため、絶縁分離ある
いＮ’、　Ｓ　ＯＳ　（Ｓｔ　ｌ　ｉ　ｃｏｎ　ｏｎ　
５ａｐｈｉｒｅ）の研究が活発に行なわわている。
本発明者らに１バイポーラ、ＭＯＳを問わす島領域の側
面及び底部も絶縁物化する方法をすてＩＢＩ捉案してい
る。その一つの実施例を第１図ａ−ｆに示す。第１図ａ
において、１＋；ＩＶことえ―゛ｐ型１１１シリコン基
板、２ｕ、熱酸化１模、３ｉ＋耐酸化性被膜ｌ（とえは
窒化ケイ素膜（Ｓｉ３Ｎ４膜）である、。
４ｉｌＳＪ：分離領域となる所を選ＪＲ的に開１−１シ
ーそこからシリコン基板を工１．ヂングした開１−１部
である。このエツチングの方法は異方性の強いトライエ
・ノチング法たとえは反応性イオンエツチング（ＲＩＥ
）を用いて行ない、垂直ＫＰ型ノリコン基板１を所定量
エツチングしている。その後、開に１部の表面に熱酸化
膜５を形成して、それから全面にＳ　ｌ　３Ｎ４膜６を
形成している（第１図ｂ）。
第１図Ｃにおいては、異方性の強いドライエツチング法
でＳｉ３Ｎ４膜３−にに形成されたｂ　ｌ　３Ｎ４膜６
及び開口部４の底面に形成された熱酸化膜６、Ｓ　ｓ　
３Ｎ４膜６をエツチングして、開口１部４０側面にのみ
熱酸化膜５．５１３Ｎ４膜６を自己整合的に残している
。その後、等１的なエツチング法／こと乏−シ［ウニ、
トエノチングを用いてｐ型シリコン基板１をエツチング
して横方向にＥＤ部７を形成する（第１図ｄ）。
第１図ｅにおいては、ｐ型シリコン基板１を選択酸化し
て熱酸化膜８，８′　を形成している。この熱酸化膜８
，８′　は島領域（図中ａで示す部分）が狭いと完全に
くっついて、島領域９の底面を完全に覆うことになる。
その後、開口部４を絶縁物たとえばＣＶＤで形成された
Ｓ　１０２膜１０で充でんすることにより島領域９は完
全に絶縁物８．８’。
１０で覆われる（第１図ｆ）１、 このように本発明者らが提案した方法を用いると島領域
は側面及び底面両方とも絶縁物て囲１ｉ、完全に絶縁分
離することができる。しかしながら、この方法にも欠点
がある。そｉ７は第１図ｅにおいて、熱酸化膜８，８′
　を形成する際、体積膨張により、Ｓ　１３Ｎ４１１ψ
６が１一方向に持ち１−げらＩ＋、酸化膜８，８′　が
上方向にも形成されてしまうことである。（図中１１で
示す部分）。この上方向Ｖ（形成さ）１だ酸化膜は島領
域９の深さに不均−ｆ１を／１−じさせ特に島領域９の
端部において浅くなり、仁の島領域に形成さｈるデバイ
スのｌｈ−性たとえ超耐圧等を劣什させる原因とな−っ
てし１う。
発明の目的 本発明はこのような問題に鑑み、第１図の方法によって
生じた上方向への酸化を防き、島領域の深さの不均一・
性特に島領域端部での不均一性を少なくする３１′導体
装置の製造方法を提供するものである。
発明の構成 本発明はシリコン基板を垂直に開りし／ζ開開１１＋７
）ＪｌＩｆｆｉＫ熱酸化ＪＩＩ、８１３Ｎ４　Ｅｌ　、
　ＣＶ　Ｄ　Ｓ　ｉ０２膜を残した後、シリコン基板を
等１的にエツチング、熱酸化することにより、Ｓｉ３Ｎ
４膜の上方向への持ち上がりを防ぎ、均一な深さの島領
域を形成して、島領域の側面及び底面もすべて酸化膜で
ｍうことを可能とするものである。
実施例の説明 第２図ａ−ｆとともに本発明の一実施例にががる製造方
法を示す。第２図ａにおいて、２１はｐ型１１１シリコ
ン基板、２２は熱酸化膜、２３は８１３Ｎ４膜であり、
２４は分離領域となる所を選択的に異方性の強いドライ
エツチング法で開口部である。その後、開口部２４の表
面に熱酸化膜２５を６００人形成し、全面にＳ　ｒ　３
Ｎ４膜２６を１２００人形成する。更に全面に本発明の
特徴であるＣＶＤ法によるＳ　ｉ０２膜２７を２０００
−５０００人形成する（第２図ｂ）。第３図Ｃにおいて
は異方性の強いドライエツチング法にて、Ｓｉ３Ｎ４膜
２３上に形成すれｆｃ　８１３Ｎ４膜２６　、　ＣＶ　
Ｄ　Ｓ　ｉ　０２膜２７及びシリコン基板の開口部２４
の底面に形成された熱酸化膜２　ｉｓ　、　５ｔ３Ｎ４
膜２６　、　ＣＶ　Ｄ　Ｓ　１０２膜２７をエツチング
する。このエツチングで開口部２４の側面にのみ、熱酸
化膜２６　、　Ｓｉ３Ｎ４膜２６゜ＣＶ　Ｄ　Ｓ　１０
２膜２了が自己整合的に残ることになる。
その後、等１的なエツチングたとえばウェットエツチン
グでシリコン基板１を横方向に０．６〜１−５１１ｍエ
ツチングして開Ｌ１部２８を形成する（第２図ｄ）。第
２図ｅにおいては、選択酸化により酸化膜２９と２９′
がくつつくようにして、島領域３ｏを形成する。この時
、ｓ　ｊ３Ｎ４２　ｅの内側にはＣＶ　Ｄ　Ｓ　１０２
膜２７が２０００〜５０００人形成されているので、酸
化膜形成時の体積膨張によるＳ　ｌ　３Ｎ４２６の上方
向への持ち上がりｄ、非常に少なくなり、島領域３０の
端部において、酸化膜２９．２９’ｉｄ上刃向へはほと
んど形成されない。
それ故、島領域３ｏが端１７（ｉで（曳くなること（ｌ
」、なく、島領域３０の深さの均一性は大幅に改善さ］
することになる。
その後、埋込法によって開口部２４にＣＶ　Ｄ　Ｓ　１
０２膜３１を充てんする（第２図ｆ）。これで、島領域
３０は側面及び底面もすべて酸化膜で覆われ、完全に絶
縁物で分離され、島領域の深さも端部で浅くなるという
こともなくなる。
この島領域にバイポーラＴｒあるいけＭＯ８Ｔｒを形成
すればデバイスが完成する。
以上述べてきたように、本発明は／ソコン開に１部の側
面Ｋ　Ｓ　１３Ｎ４膜、　ＣＶＤ　８１０２膜を残し、
シリコン基板を等力的に一主ソテング、酸化する際、５
１３Ｎ４膜の内側にＣＶ　Ｄ　Ｓ　ｉ０２膜が形成され
ているため、酸化における体積膨張によるＳｉ３Ｎ４膜
の上方向への持ち上がりは少なく、酸化膜も上方向へは
ほとんど形成されない。それ故、島領域の端部において
深さが浅くなることもなく、この島領域に形成されるデ
バイスの特性等が劣化することもない。
発明の効果 以」二のように、本発明は島領域の側面及び底面も絶縁
物で酸化することにより、デバイスの寄生容量を極力小
さくするととがてき、島領域の端部で深さが浅くなるこ
ともなく、デバイスの特性等を安定させることができる
ので、高密度・高速化を図った半導体装置の製造方法に
犬きく寄−１ｊし、寸だ工業的にも非常に価値の高いも
のである３、
【図面の簡単な説明】
第１図ａ−ｆは本発明者らが別に提案した分離方法を用
いた半導体装置の要部製造Ｊ：稈断面図、第２図ａ−ｆ
ｉ１本発明の一実施例にかかる半導体装置の要部製造工
程断面図である。 ２１−　／リコン基板、２４−・・　シリコン基板を垂
直にエツチングした開［」部、２６・　Ｓｉ３Ｎ４膜、
２７　−ＣＶ　Ｄ　Ｓ　１０２膜、２８　ンＩＪ　ｍｌ
　７基板を等方的にエツチングした開］■１部、２９．
２９’・・酸化膜、３０−・島領域。 イリＪトへの氏名　弁理士　中　１−ｄ　敏　男　ｌ６
−１ａ・１名第１図 第１図 第２図 第２図 ｑ２９

Claims (2)

    【特許請求の範囲】
  1. （１）半導体基体−１−に形成された第１の耐酸化性被
    膜をマスクとして前記半導体基体に第１の開口部を形成
    する工程と、第２の耐酸化性被膜及び絶縁膜を前記半導
    体基体」二に形成する工程と、異方性エツチングにより
    前記第１の開口部側面に前記第２の耐酸化性被膜及び絶
    縁膜を残存させる工程と、前記第１の開口部底部から前
    記半導体基体を工。 チングし第２の開口部を形成する工程と、前記第１、第
    ２の耐酸化性被膜をマスクとして酸化性雰囲気で前記半
    導体基体を熱処理して、前記第２の開口部に酸化膜を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  2. （２）　酸化物により充たされた第２の開］」部が、隣
    接し／こ第２の開口部と酸化物を介して接続されること
    を特徴とするｔｌｌ−約請求の範囲第１項記載の半導体
    装置の製造方法。
JP18212183A 1983-09-29 1983-09-29 半導体装置の製造方法 Pending JPS6074452A (ja)

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US06/652,096 US4615746A (en) 1983-09-29 1984-09-19 Method of forming isolated island regions in a semiconductor substrate by selective etching and oxidation and devices formed therefrom

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291940A (ja) * 1986-06-12 1987-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63151047A (ja) * 1986-12-16 1988-06-23 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
US6110798A (en) * 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
US6465865B1 (en) 1996-01-05 2002-10-15 Micron Technology, Inc. Isolated structure and method of fabricating such a structure on a substrate
EP1324382A1 (en) * 2001-12-28 2003-07-02 STMicroelectronics S.r.l. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
US7071073B2 (en) 2001-12-28 2006-07-04 Stmicroelectronics S.R.L. Process for manufacturing low-cost and high-quality SOI substrates
US7294536B2 (en) 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147482A (en) * 1977-05-27 1978-12-22 Nippon Telegr & Teleph Corp <Ntt> Production of semiconductor device
JPS5612749A (en) * 1979-07-12 1981-02-07 Matsushita Electric Ind Co Ltd Production of semiconductor device
JPS57154855A (en) * 1981-03-19 1982-09-24 Toshiba Corp Manufacture of semiconductor device
JPS57154856A (en) * 1981-03-19 1982-09-24 Toshiba Corp Semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147482A (en) * 1977-05-27 1978-12-22 Nippon Telegr & Teleph Corp <Ntt> Production of semiconductor device
JPS5612749A (en) * 1979-07-12 1981-02-07 Matsushita Electric Ind Co Ltd Production of semiconductor device
JPS57154855A (en) * 1981-03-19 1982-09-24 Toshiba Corp Manufacture of semiconductor device
JPS57154856A (en) * 1981-03-19 1982-09-24 Toshiba Corp Semiconductor device

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62291940A (ja) * 1986-06-12 1987-12-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS63151047A (ja) * 1986-12-16 1988-06-23 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置の製造方法
US6110798A (en) * 1996-01-05 2000-08-29 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
US6465865B1 (en) 1996-01-05 2002-10-15 Micron Technology, Inc. Isolated structure and method of fabricating such a structure on a substrate
US6479370B2 (en) 1996-01-05 2002-11-12 Micron Technology, Inc. Isolated structure and method of fabricating such a structure on a substrate
US6559032B2 (en) 1996-01-05 2003-05-06 Micron Technology, Inc. Method of fabricating an isolation structure on a semiconductor substrate
US7294536B2 (en) 2000-07-25 2007-11-13 Stmicroelectronics S.R.L. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
EP1324382A1 (en) * 2001-12-28 2003-07-02 STMicroelectronics S.r.l. Process for manufacturing an SOI wafer by annealing and oxidation of buried channels
US7071073B2 (en) 2001-12-28 2006-07-04 Stmicroelectronics S.R.L. Process for manufacturing low-cost and high-quality SOI substrates
US7754578B2 (en) 2001-12-28 2010-07-13 Stmicroelectronics, S.R.L. Process for manufacturing a wafer by annealing of buried channels
US8334188B2 (en) 2001-12-28 2012-12-18 Stmicroelectronics S.R.L. Process for manufacturing a wafer by annealing of buried channels

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