JP2004342960A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】表面側に溝5を有する半導体基板3と、溝5内に充填された絶縁膜7と、溝5の内壁と絶縁膜7との間で引っ張り応力が加えられた状態で溝5の内壁に設けられた収縮膜9とを備えたことを特徴とする半導体装置。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特には溝型素子分離を備えた半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
半導体装置における素子構造の微細化が進み、デザインルール(最小設計線幅)が90nm以下になると、溝型素子分離(shallow trench isolation:STI)の埋め込み絶縁膜の圧縮応力が、素子性能に大きな影響を及ぼすようになってくる。例えば、NMONトランジスタにおいては、酸化シリコンからなる埋め込み絶縁膜からの圧縮応力が、活性領域のシリコン構造にひずみを与えて電子のキャリア移動度を低下させるため、トランジスタの性能が劣化する。そして、その圧縮応力のかかり方は、溝(トレンチ)の幅、活性領域の大きさによって変化するため、個々のトランジスタの性能がばらつく要因ともなっている。
【0003】
そこで、埋め込み絶縁膜の内部に空間部を設け、この空間部において埋め込み絶縁膜の圧縮応力を緩和させる構成の半導体装置が提案されている。このような構成の半導体装置においては、半導体基板の表面側に上部開口の幅が下部よりも狭い溝を形成し、この溝内を埋め込むように半導体基板上に絶縁膜を形成する際、溝内が絶縁膜で埋め込まれる前に溝の上部開口を絶縁膜で閉じることで、埋め込み絶縁膜の内部に溝の中央に位置させた空間部が設けられる(以上、下記特許文献1参照)。
【0004】
【特許文献1】
特開2000−183149号公報
【0005】
【発明が解決しようとする課題】
ところが、上述した構成では、溝の幅と深さとによっては、溝の内部に空間部を形成することが困難である。すなわち、溝の幅が深さの2倍以上である場合には、絶縁膜の成膜工程において溝内が絶縁膜で埋め込まれる前に溝の上部開口を絶縁膜で閉じることができず、絶縁膜中に空間部を形成することはできないのである。またこの場合、例え空間部が形成されたとしても、当該空間部を溝内に位置させることはできないのである。
【0006】
したがって、幅が広いことで特に大きな圧縮応力を生じる溝型素子分離(STI)において、その圧縮応力を緩和することができないことになり、実際の半導体装置に対して適用した場合の効果が小さい。また、様々な開口幅の素子分離が存在する現実の半導体装置において、全てのSTIに空間部を設けて埋め込み絶縁膜の圧縮応力を緩和させることはできず、したがって、MOSトランジスタ等の素子性能ばらつきを抑える効果もない。
【0007】
そこで本発明は、溝の開口幅によらずに埋め込み絶縁膜の圧縮応力を緩和できる溝型の素子分離を備え、これにより均一で良好な素子性能を有する半導体装置および、その製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、半導体基板の表面側に形成された溝内に絶縁膜が充填された半導体装置に関し、第1の半導体装置においては、溝の内壁と絶縁膜との間で引っ張り応力が加えられた状態で当該溝の内壁に収縮膜が設けられていることを特徴としている。
【0009】
このような構成の第1の半導体装置においては、溝内に充填された絶縁膜と溝の内壁との間に設けられた収縮膜により、絶縁膜の圧縮応力が収縮膜の引っ張り応力によって緩和される。したがって、絶縁膜の圧縮応力が半導体基板に加わることで半導体基板に歪みが生じることを防止できる。
【0010】
また第2の半導体装置においては、半導体基板の溝の下方内壁に沿った位置に空間部を維持した状態で絶縁膜が充填されていることを特徴としている。
【0011】
このような構成の第2の半導体装置においては、半導体基板の溝の下方内壁に沿った位置に維持された空間部によって、溝内に充填された絶縁膜の圧縮応力が吸収される。したがって、絶縁膜の圧縮応力が半導体基板に加わることで半導体基板に歪みが生じることを防止できる。
【0012】
また本発明は、上述した第1の半導体装置の製造方法でもあり、先ず第1工程では、半導体基板の表面側に形成された溝の内壁に沿って、加熱によって収縮する材料膜を形成し、次の第2工程ではこの材料膜を介して溝内に絶縁膜を埋め込み、その後の第3工程では、加熱によって材料膜を収縮させる。
【0013】
このような製造方法では、材料膜を介して溝内に絶縁膜を充填した後に、加熱によって溝の内壁の材料膜を収縮させる。このため、絶縁膜と溝の内壁との間には、溝の形状によらず、加熱によって収縮した材料膜が、溝の内壁と絶縁膜との間で引っ張り応力が加えられた収縮膜として設けられる。尚、材料膜としては、ポーラスシリカ、ハイドロシリシスキオキサン、またはメチルシリシスキオキサンが用いられる。
【0014】
そして、本発明は、上述した第2の半導体装置の製造方法でもあり、先ず第1工程では、半導体基板の表面側に形成された溝の内壁を覆う状態で加熱によって気化する材料膜を形成し、当該材料膜をエッチバックして当該溝の下方内壁のみに当該材料膜を残す。次いで、第2工程では、溝内に残した材料膜を介して溝内に絶縁膜を埋め込み、その後の第3工程では、加熱によって気化させた前記材料膜成分を絶縁膜を介して前記溝内から除去し、当該溝の下方内壁に沿った位置に空間部を形成する。
【0015】
このような製造方法では、溝の下方内壁に形成した材料膜を介して溝内に絶縁膜を充填した後に、この材料膜を加熱によって気化させることで溝の内部から除去する。このため、絶縁膜と溝の下方内壁との間には、溝の形状によらず、材料膜が除去された空間部が形成される。
【0016】
【発明の実施の形態】
以下、本発明の半導体装置の構成を図面に基づいて詳細に説明する。
【0017】
<第1実施形態>
図1は、第1実施形態の半導体装置の要部断面図である。この図に示す半導体装置は、溝型素子分離1を備えている。これらの溝型素子分離1は、例えば単結晶シリコンからなる半導体基板3の表面層に形成された各開口幅の溝5に形成されている。これらの溝5の内壁は、ここでの図示を省略した薄い酸化膜(絶縁膜)で覆われており、その内部に酸化シリコンを用いた絶縁膜7が充填されている。また、溝5の内壁と絶縁膜7との間には、溝5の内壁と絶縁膜7との間で引っ張り応力が加えられた状態の収縮膜9が設けられている。
【0018】
この収縮膜9は、溝5の内壁を構成する酸化膜と絶縁膜7とに密着して設けられ、酸化膜と絶縁膜7とに両側から引っ張られることにより、引っ張り応力が加えられている。このような収縮膜9は、例えば、ポーラスシリカ、ハイドロシリシスキオキサン、またはメチルシリシスキオキサンからなる材料膜を加熱によって収縮させることによって得られる。
【0019】
そして、このような構成の溝型素子分離1によって分離された半導体基板3の表面側の活性領域11に、例えばゲート電極13を備えたMOS型の半導体素子15が設けられている。この半導体素子15は、ゲート電極13の側壁に設けられたサイドウォールおよび半導体基板3表面側のソース/ドレイン拡散層からなる。
【0020】
このような構成の半導体装置においては、溝5内に充填された絶縁膜7と溝5の内壁との間に設けられた収縮膜7により、溝5内に充填された絶縁膜7の圧縮応力が収縮膜7の引っ張り応力によって緩和される。したがって、絶縁膜7の圧縮応力が半導体基板3に加わることで半導体基板3に歪みが生じることを防止できる。これにより、半導体基板3の活性領域11に形成された半導体素子15のトランジスタの性能を維持することが可能である。
【0021】
次に、図1を用いて説明した半導体装置の製造方法を図2に基づいて説明する。
【0022】
先ず、図2(1)に示すように、例えばP型の単結晶シリコンからなる半導体基板3の素子分離を形成する領域に溝5を形成する。この際、ここでの図示は省略したが、半導体基板3上に薄い酸化膜を介して窒化シリコン膜をCVD法によって形成し、この窒化シリコン膜上に酸化シリコン膜をCVD法によって形成する。この酸化シリコン膜には、後のエッチングにおいて除去し易いようにホウ素などの不純物をドーピングしても良い。次に、リソグラフィー法によって、酸化シリコン膜上にレジストパターンを形成し、さらにこのレジストパターンをマスクにして酸化シリコン膜および窒化シリコン膜を順次パターンエッチングすることにより、酸化シリコン膜および窒化シリコン膜からなる無機マスクを形成する。その後、この無機マスク上からのエッチングにより、半導体基板3に溝5を形成する。
【0023】
尚、溝5を形成した後には、無機マスクをエッチング除去し、さらに溝5の内壁を酸化する。
【0024】
次に、溝5の内壁を覆う状態で、加熱によって収縮する材料からなる材料膜21を形成する。この材料膜21は、例えばポーラスシリカ(多孔質酸化シリコン)、HSQ(ハイドロシルシスキオキサン)、MSQ(メチルシルシスキオキサン)からなる。その後、エッチングガスとしてCxFy系ガスを用いたエッチング技術によって材料膜21をエッチバックし、半導体基板3の表面上の材料膜21を除去する。この際、図示したように、全ての溝5の底部に材料膜21が残っても良い。また、開口幅が狭い溝5の底部のみに材料膜21が残された状態であっても良く、例えば、最小線幅90nmルールの場合は、50nm以下の幅の溝5の底部に材料膜21が残される。
【0025】
以上の後、図2(2)に示すように、材料膜21を介して溝5内が埋め込まれるように、半導体基板3の上方に酸化シリコンからなる絶縁膜7を形成する。この際、例えば塗布法または高密度プラズマCVD法のような埋め込み特性の良好な成膜方法によって、酸化シリコンからなる絶縁膜7を形成する。その後、CMP法によって、絶縁膜7の表面を平坦化し、半導体基板3の表面上から絶縁膜7を除去する。
【0026】
次に、通常の熱処理炉を用いたアニール処理を施すことで、材料膜21を収縮させる。この際、アニール処理温度を700℃〜900℃の範囲に設定する。アニール処理温度を、ガラス転位温度に相当する、700℃以上とすることで、高密度プラズマCVD法によって形成した酸化シリコンからなる絶縁膜7を再編成して緻密化させると共に、材料膜21を十分に収縮させる。例えば、材料膜21がポーラスシリカ(多孔質酸化シリコン)、HSQ(ハイドロシルシスキオキサン)、MSQ(メチルシルシスキオキサン)からなる場合、これらの材料が、それぞれ、空隙が消滅する、水素が乖離気化する、メチル基が乖離気化することにより、再編成されて収縮する。また、アニール処理温度を900℃以下とすることで、単結晶シリコンからなる半導体基板3の酸化を抑える。
【0027】
以上により、図1に示すように、材料膜(21)を収縮させた収縮膜9を、絶縁膜7と溝5の内壁との間に設けてなる溝型素子分離1を形成する。この収縮膜9は酸化シリコンからなり、溝5の内壁を覆う薄い酸化膜(酸化シリコン膜)と、この材料膜21を介して溝5内に埋め込まれた酸化シリコンからなる絶縁膜7とに密着した状態で設けられ、溝5の内壁と絶縁膜7との間で引っ張り応力が加えられた状態となる。
【0028】
そして、これらの溝型素子分離1を形成した後に、これらの溝型素子分離1で分離された活性領域11に一般的な方法で、MOS型の半導体素子15を形成する。
【0029】
このような第1実施形態の製造方法では、図2(2)を用いて説明したように、材料膜21を介して溝5内に絶縁膜7を充填した後に、材料膜21を加熱によって収縮させる。このため、絶縁膜7と溝5の内壁との間には、溝5の形状によらず、加熱によって収縮した材料膜7が、溝5の内壁と絶縁膜7とに密着した状態で引っ張り応力が加えられた収縮膜9として設けられる。
【0030】
したがって、溝の開口幅によらずに、内部に埋め込まれた絶縁膜7の圧縮応力を緩和できる溝型素子分離1を形成することが可能になり、これにより全ての活性領域11に形成された半導体素子15を均一で良好な素子性能に維持した半導体装置を得ることができる。
【0031】
また特に、図2(2)を用いて説明した工程において、溝5の底部に材料膜21を残すことで、開口幅に応じた量の収縮膜9が溝5内に設けられることになる。このため、開口幅が広いほど大きな圧縮応力を生じる溝型素子分離1において、圧縮応力の大きさに対応した量の収縮膜9を溝5内に設けることが可能になり、あらゆる形状の溝5内に埋め込まれた絶縁膜7の圧縮応力を十分に緩和することが可能な溝型素子分離1を得ることができる。しかも、溝5内における収縮膜9の量は、溝5の底部に残す材料膜1の膜厚によって調整可能である。
【0032】
尚、以上の第1実施形態の製造方法においては、図2(2)を用いて説明したように、絶縁膜7をCMP研磨した後に、材料膜21を収縮させるためのアニール処理を行った。しかしながら、このアニール処理は、絶縁膜7を成膜した後で、半導体素子15を形成する前であれば、どの工程で行っても良い。
【0033】
<第2実施形態>
図3は、第2実施形態の半導体装置の要部断面図である。この図に示す半導体装置は、溝型素子分離31を備えている。これらの溝型素子分離31が、図1を用いて説明した第1実施形態の溝型素子分離と異なることころは、第1実施形態の溝型素子分離に設けられていた収縮膜に換えて、空間部aが設けられている点にある。
【0034】
すなわち、これらの溝型素子分離31は、例えば単結晶シリコンからなる半導体基板3の表面層に形成された各開口幅の溝5に形成されている。これらの溝5の内壁は、ここでの図示を省略した薄い酸化膜(絶縁膜)で覆われており、その内部に酸化シリコンを用いた絶縁膜7が充填されている。そして、溝5の内壁と絶縁膜7との間に、空間部aが設けられているのである。
【0035】
この空間部aは、溝5の下方内壁に沿った位置に設けられており、溝5の上部においては絶縁膜7が溝5の内壁に密着していることとする。このような空間部aは、材料膜を加熱によって気化させて除去することによって得られる。
【0036】
そして、このような構成の溝型素子分離31によって分離された半導体基板3の表面側の活性領域11に、第1実施形態と同様のMOS型の半導体素子15が設けられている。
【0037】
このような構成の半導体装置においては、溝5内に充填された絶縁膜7と溝5の内壁との間に設けられた空間部aにより、溝5内に充填された絶縁膜7の圧縮応力が空間部aで吸収される。したがって、絶縁膜7の圧縮応力が半導体基板3に加わることで半導体基板3に歪みが生じることを防止できる。これにより、第1実施形態の半導体装置と同様に、導体基板3の活性領域11に形成されたMOS型の半導体素子15のトランジスタ性能を維持することが可能である。
【0038】
次に、図3を用いて説明した半導体装置の製造方法を図4に基づいて説明する。
【0039】
先ず、図4(1)に示すように、例えばP型の単結晶シリコンからなる半導体基板3の素子分離を形成する領域に、第1実施形態と同様にして、溝5を形成して内壁を酸化する。
【0040】
次に、溝5の内壁を覆う状態で、加熱によって気化する材料膜33を形成する。この材料膜33は、例えばポリアリールエーテル、CVD法によって成膜したアモルファスカーボン、パリレン、フッ素樹脂等が用いられる。この中でも、好ましくは気化する温度の低い材料を用いることが好ましい。また、この材料膜33は、少なくとも、次に行う絶縁膜の成膜温度に対する耐熱性を有していることとする。
【0041】
その後、エッチングガスとしてN2、NH3、あるいはO2等の混合ガスを用いたエッチング技術によって材料膜33をエッチバックし、半導体基板3の表面上の材料膜33を除去する。この際、溝5の下部のみに材料膜33を残すこととし、さらに好ましくは、次に形成する絶縁膜と溝5の内壁との密着性を考慮し、溝5の下部側壁のみに材料膜33を残す。
【0042】
以上の後、図4(2)に示すように、第1実施形態と同様にして、材料膜33を介して溝5内が埋め込まれるように、半導体基板3の上方に絶縁膜7を形成し、次いでCMP法によって半導体基板3の表面上から絶縁膜7を除去する。
【0043】
次に、通常の熱処理炉を用いたアニール処理を施すことで、材料膜33を熱分解して気化させ、気化した材料膜33の成分を絶縁膜7中を通過させて除去する。この際、第1実施形態と同様に、アニール処理温度を700℃〜900℃の範囲で、材料膜33成分の分解気化温度以上に設定する。尚、このアニール処理は、真空雰囲気中で行うか、あるいは、大気中であっても、昇温速度を制御することにより、絶縁膜7に影響を及ぼすことなく、気化した材料膜成分が絶縁膜7を通過できるように調整する。尚、真空雰囲気中、あるいは、大気中に酸素などの酸化ガスが含まれている場合、シリコン基板を酸化させる懸念があるので、好ましくないが、酸化膜厚が許容範囲内にあれば、有機成分を効率的に気化(酸化)させることができ、処理時間を短縮できる。
【0044】
以上により、図3に示したように、絶縁膜7と溝5の内壁との間に、材料膜(33)を気化させて除去した空間部aが設けられた素子分離31を形成する。
【0045】
またこの素子分離31を形成した後に、素子分離31で分離された活性領域11に、一般的な方法によってMOS型の半導体素子15を形成する。
【0046】
このような製造方法では、図4(2)を用いて説明したように、溝5の下方内壁に形成した材料膜33を介して溝内に絶縁膜7を充填した後に、加熱によって材料膜33を気化させて除去する。このため、絶縁膜7と溝5の下方内壁との間には、溝5の形状によらず、加熱によって材料膜33が除去された空間部aが形成される。
【0047】
したがって、第1実施形態で説明した製造方法と同様に、溝5の開口幅によらずに、内部に埋め込まれた絶縁膜7の圧縮応力を緩和できる溝型素子分離31を形成することが可能になり、これにより全ての活性領域11に形成された半導体素子15を均一で良好な素子性能に維持した半導体装置を得ることができる。
【0048】
尚、本第2実施形態の製造方法では、図4(1)を用いて説明した工程において、絶縁膜7と溝5の内壁との密着性を考慮し、溝5の下部側壁のみに材料膜33を残すことが好ましいとした。しかしながら、溝5の内壁と絶縁膜7の密着性が良好であれば、溝5の底部にも材料膜33を残しても良い。このようにした場合、溝5の底部にも空間部aが設けられ、溝5の開口幅に応じた大きさの空間部aが各溝5内に設けられることになる。このため、開口幅が広いほど大きな圧縮応力を生じる溝型素子分離31において、圧縮応力の大きさに対応した大きさの空間部aを溝5内に設けることが可能になり、あらゆる形状の溝5内に埋め込まれた絶縁膜7の圧縮応力を十分に緩和することが可能な溝型素子分離31を得ることができる。しかも、溝5内における空間部aの大きさは、溝5の底部に残す材料膜33の膜厚によって調整可能である。
【0049】
また、本第2実施形態の製造方法においては、図4(2)を用いて説明したように、絶縁膜7をCMP研磨した後に、材料膜33を気化させるためのアニール処理を行った。しかしながら、このアニール処理は、絶縁膜7を成膜した後で、半導体素子15を形成する前であれば、どの工程で行っても良い。
【0050】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、溝の内壁とその内部に充填された絶縁膜との間に、これらの間で引っ張り応力が与えられる収縮膜を設けるか、または空間部を設けるおとにより、溝内部の絶縁膜の圧縮応力により半導体基板に歪みが生じることを防止できる。これにより、半導体基板における電子移動度の低下を抑制し、半導体基板の表面側に形成された半導体素子の性能を維持することが可能になる。
また本発明の半導体装置の製造方法によれば、内壁に沿って材料膜が形成された溝内に絶縁膜を充填した後に、加熱によって材料膜を収縮させるか、または材料膜成分を気化して除去することで、溝の形状(開口幅)によらずに、溝の内壁に沿って収縮膜や空間部を形成することが可能になる。これにより、あらゆる形状の溝内に埋め込まれた絶縁膜の圧縮応力を緩和できる溝型素子分離を形成することが可能になり、これにより全ての活性領域に形成された半導体素子を均一で良好な素子性能に維持した半導体装置を得ることができる。
【図面の簡単な説明】
【図1】第1実施形態の半導体装置の構成を示す断面図である。
【図2】第1実施形態の半導体装置の製造工程図である。
【図3】第2実施形態の半導体装置の構成を示す断面図である。
【図4】第2実施形態の半導体装置の製造工程図である。
【符号の説明】
1…溝、3…半導体基板、7…絶縁膜、9…収縮膜、21,33…材料膜、a…空間部
Claims (6)
- 表面側に溝を有する半導体基板と、
前記溝内に充填された絶縁膜膜と、
前記溝の内壁と前記絶縁膜との間で引っ張り応力が加えられた状態で当該溝の内壁に設けられた収縮膜とを備えた
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記収縮膜は、前記溝の底部を含む当該溝の内壁に設けられている
ことを特徴とする半導体装置。 - 素子分離用の溝を有する半導体基板と、
前記半導体基板の溝の下方内壁に沿った位置に空間部を維持した状態で当該溝内に充填された絶縁膜とを備えた
ことを特徴とする半導体装置。 - 半導体基板の表面側に形成された溝の内壁に沿って、加熱によって収縮する材料膜を形成する第1工程と、
前記材料膜を介して前記溝内に絶縁膜を埋め込む第2工程と、
前記第2工程の後、加熱によって前記材料膜を収縮させる第3工程とを行う
ことを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記材料膜は、ポーラスシリカ、ハイドロシリシスキオキサン、またはメチルシリシスキオキサンからなる
ことを特徴とする半導体装置の製造方法。 - 半導体基板の表面側に形成された溝の内壁を覆う状態で加熱によって気化する材料膜を形成し、当該材料膜をエッチバックして当該溝の下方内壁のみに当該材料膜を残す第1工程と、
前記溝内に残した前記材料膜を介して前記溝内に絶縁膜を埋め込む第2工程と、
前記第2工程の後、加熱によって気化させた前記材料膜成分を前記絶縁膜を介して前記溝内から除去し、当該溝の下方内壁に沿った位置に空間部を形成する第3工程とを行う
ことを特徴とする半導体装置の製造方法。
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