TWI669780B - 利用佈植的可流動膜性質調諧 - Google Patents

利用佈植的可流動膜性質調諧 Download PDF

Info

Publication number
TWI669780B
TWI669780B TW104130151A TW104130151A TWI669780B TW I669780 B TWI669780 B TW I669780B TW 104130151 A TW104130151 A TW 104130151A TW 104130151 A TW104130151 A TW 104130151A TW I669780 B TWI669780 B TW I669780B
Authority
TW
Taiwan
Prior art keywords
layer
flowable
species
flowable layer
features
Prior art date
Application number
TW104130151A
Other languages
English (en)
Other versions
TW201616603A (zh
Inventor
葉怡利
葛迪魯多維
薛君
奈馬尼史林尼法斯Ｄ
李東擎
陳艾莉卡
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW201616603A publication Critical patent/TW201616603A/zh
Application granted granted Critical
Publication of TWI669780B publication Critical patent/TWI669780B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Inorganic Chemistry (AREA)
  • Formation Of Insulating Films (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Vapour Deposition (AREA)
  • Analytical Chemistry (AREA)

Abstract

將物種供應到在基板上的可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。

Description

利用佈植的可流動膜性質調諧
本專利申請案主張於2014年9月12日提出申請、標題為「利用佈植的可流動膜性質調諧(FLOWABLE FILM PROPERTIES TUNING USING IMPLANTATION)」的美國非臨時專利申請案第14/485,505號的優先權權益，將該申請案以引用方式全部併入本文中。
本發明之實施例係關於電子元件製造的領域，尤其是關於修改介電層的性質。
介電質材料被廣泛使用於半導體產業中，用以生產尺寸不斷縮小的電子元件。一般來說，介電質材料被用來作為縫隙填充膜、淺溝槽隔離(STI)、通孔填充物、遮罩、閘極介電層、或作為其他的電子元件特徵。
一般來說，二氧化矽(SiO2)是介電質材料。典型上，使用化學氣相沉積(CVD)製程沉積、被用作縫隙填充膜的SiO2具有不良的密度(約1.5g/cm3)。目前，有兩種固化製程(臭氧固化製程和在500℃的蒸汽退火製程)被用來改良沉積薄膜的密度。然而，這兩種額外的製程會導致技術上的挑戰。蒸汽退火製程具有圖案 密度依賴性。典型上，藉由蒸汽退火製程固化之後，在圖案空曠(ISO)區域中的SiO2膜密度大於在圖案密集區域中的SiO2膜密度。這種不均勻的膜品質導致橫跨不同的圖案區域有非常不同的蝕刻結果。
此外，500℃蒸汽退火會導致膜收縮並增加薄膜應力。圖案的ISO區域和密集區域之間的不同薄膜密度和應力會在蝕刻中引起劇烈的負載效應。特別是在密集圖案區域中，高的應力通常會造成破裂、薄膜剝離、或上述兩者。此外，薄膜收縮和高薄膜應力會在深溝槽和通孔填充及其他應用中明顯妨礙介電質薄膜。
描述了用以調諧可流動層之性質的方法和設備。在一個實施例中，物種被供應到基板上的可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。
在一個實施例中，物種被供應到基板上的可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。該可流動層作為絕緣填充層、硬遮罩層、或上述兩者。
在一個實施例中，物種被供應到基板上的可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇 率、或上述之任意組合。調整該物種之溫度、能量、劑量及質量中之至少一者，以控制該可流動層之該性質。
在一個實施例中，物種被供應到基板上的可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。該物種包含矽、氫、鍺、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。
在一個實施例中，複數個鰭結構被形成在基板上。可流動層被填充在該等鰭結構之間。該可流動層被氧化。物種被供應到該可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。至少一部分的經修改可流動層被去除。
在一個實施例中，圖案化基板上的硬遮罩層以形成複數個溝槽。將可流動層填入該複數個溝槽中。物種被供應到該可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。修改之後，去除圖案化硬遮罩層，同時使部分的該可流動層保持完整。
在一個實施例中，基板上的可流動層被氧化。物種被供應到該可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。該複數個特徵包含鰭結構。將保護層沉積在該鰭結構上。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。將該可流動層氧化。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。該複數個特徵包含硬遮罩特徵。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。該硬遮罩特徵被選擇性地去除。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。調整該物種之能量、劑量及質量中之至少一者，以控制該可流動層的密度。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。 該可流動層為氧化物層、氮化物層、碳化物層、或上述之任意組合。
在一個實施例中，將可流動層沉積在基板上的複數個特徵上。將物種佈植到該可流動層，以提高該可流動層的密度。調整物種的溫度以控制該可流動層的密度。該物種包含矽、鍺、氫、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含在基板上的可流動層。離子源被耦接到該處理腔室及電磁系統，用以供應物種到該可流動層。處理器被耦接到該離子源。該處理器具有第一配置，用以藉由控制到該可流動層的物種佈植來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含在基板上的可流動層。該可流動層作為絕緣填充層、硬遮罩層、或上述兩者。離子源被耦接到該腔室及電磁系統，用以供應物種到該可流動層。處理器被耦接到該離子源。該處理器具有第一配置，用以藉由控制到該可流動層的物種佈植來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含在基板上的可流動層。離子源被耦接到該腔室及電磁系統，用以供應物種到該可流動層。處理器被耦接到該離子源。該處理器具有第一配置，用以藉由控制到該可流動層的物種佈植來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。該處理器具有第二配置，用以調整該物種之溫度、能量、劑量及質量中之至少一者，以控制該可流動層之該性質。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含在基板上的可流動層。離子源被耦接到該腔室及電磁系統，用以供應物種到該可流動層。該物種包含矽、鍺、氫、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。處理器被耦接到該離子源。該處理器具有第一配置，用以藉由控制到該可流動層的物種佈植來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含在基板上的可流動層。離子源被耦接到該腔室及電磁系統，用以供應物種到該可流動層。處理器被耦接到該離子源。該處理器具有第一配置，用以藉由控制 到該可流動層的物種佈植來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。該處理器具有第三配置，用以控制氧化該可流動層。該處理器具有第四配置，用以控制去除至少一部分的經修改可流動層。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的圖案化硬遮罩層上的可流動層。離子源被耦接到該腔室及電磁系統，用以供應物種到該可流動層。處理器被耦接到該離子源。該處理器具有第一配置，用以藉由控制到該可流動層的物種佈植來修改該可流動層之性質。該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。該處理器具有第五配置，用以控制去除該圖案化硬遮罩層，同時使部分的經修改可流動層保持完整。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的複數個特徵上的可流動層。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。處理器被耦接到該離子源。該處理器具有第一配置，用以調整該物種之溫度，以控制該可流動層之密度。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工 件，該工件包含被沉積在基板上的複數個特徵上的可流動層。該複數個特徵包含鰭結構。將保護層沉積在該鰭結構上。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。處理器被耦接到該離子源。該處理器具有第一配置，用以調整該物種之溫度，以控制該可流動層之密度。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的複數個特徵上的可流動層。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。處理器被耦接到該離子源。該處理器具有第一配置，用以控制氧化該可流動層。該處理器具有第二配置，用以調整該物種之溫度，以控制該可流動層之密度。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的複數個特徵上的可流動層。該複數個特徵包含硬遮罩特徵。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。處理器被耦接到該離子源。該處理器具有第一配置，用以調整該物種之溫度，以控制該可流動層之密度。該處理器具有第三配置，用以控制選擇性去除該硬遮罩特徵。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的複數個特徵上的可流動層。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。處理器被耦接到該離子源。該處理器具有第一配置，用以調整該物種之溫度，以控制該可流動層之密度。該處理器具有第四配置，用以調整該物種之能量、劑量及質量中之至少一者，以控制該可流動層之密度。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的複數個特徵上的可流動層。該可流動層為氧化物層、氮化物層、碳化物層、或上述之任意組合。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。處理器被耦接到該離子源。該處理器具有第一配置，用以調整該物種之溫度，以控制該可流動層之密度。
在一個實施例中，一種製造電子元件的設備包含處理腔室。該處理腔室包含台座，該台座用以固持工件，該工件包含被沉積在基板上的複數個特徵上的可流動層。離子源被耦接到該腔室及電磁系統，以將物種佈植到該可流動層來提高該可流動層之密度。該物種包含矽、鍺、氫、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。處理器被耦接到該離子源。該處理 器具有第一配置，用以調整該物種之溫度，以控制該可流動層之密度。
從附圖和以下的實施方式，本發明的其他特徵將是顯而易見的。
100‧‧‧電子元件結構
101‧‧‧基板
102‧‧‧元件層
103‧‧‧特徵
104‧‧‧特徵
105‧‧‧特徵
106‧‧‧可流動層
107‧‧‧物種
108‧‧‧佈植
109‧‧‧部分
110‧‧‧視圖
111‧‧‧氧化Ox
115‧‧‧保護層
116‧‧‧頂部部分
117‧‧‧側壁
118‧‧‧側壁
130‧‧‧視圖
131‧‧‧溝槽
132‧‧‧底部部分
133‧‧‧側壁
134‧‧‧側壁
135‧‧‧經修改上部
136‧‧‧溝槽
137‧‧‧底部部分
138‧‧‧側壁
139‧‧‧側壁
140‧‧‧視圖
141‧‧‧經修改部分
142‧‧‧再生長部分
143‧‧‧再生長部分
150‧‧‧視圖
160‧‧‧視圖
170‧‧‧視圖
200‧‧‧電子元件結構
201‧‧‧基板
202‧‧‧蝕刻終止層
203‧‧‧圖案化硬遮罩層
204‧‧‧特徵
205‧‧‧特徵
206‧‧‧特徵
207‧‧‧特徵
208‧‧‧可流動層
209‧‧‧佈植
210‧‧‧視圖
211‧‧‧物種
212‧‧‧部分
213‧‧‧部分
220‧‧‧視圖
221‧‧‧側壁間隔物
222‧‧‧側壁間隔物
224‧‧‧硬遮罩層
225‧‧‧光阻劑層
226‧‧‧開口
227‧‧‧側壁間隔物
228‧‧‧側壁間隔物
230‧‧‧視圖
232‧‧‧尺寸
240‧‧‧視圖
250‧‧‧視圖
251‧‧‧溝槽
252‧‧‧溝槽
300‧‧‧電子元件結構
301‧‧‧鰭片層
302‧‧‧虛擬閘極電極
303‧‧‧虛擬閘極電極
304‧‧‧溫度
305‧‧‧間隔物
306‧‧‧間隔物
307‧‧‧介電層
309‧‧‧物種
310‧‧‧視圖
311‧‧‧部分
312‧‧‧閘極電極
313‧‧‧閘極電極
320‧‧‧視圖
321‧‧‧閘極介電層
322‧‧‧源極區
323‧‧‧汲極區
330‧‧‧視圖
340‧‧‧視圖
400‧‧‧電晶體
401‧‧‧基板
402‧‧‧鰭片
403‧‧‧源極區
405‧‧‧汲極區
406‧‧‧閘極電極
500‧‧‧電子元件結構
501‧‧‧基板
502‧‧‧元件特徵
503‧‧‧元件特徵
504‧‧‧第一介電層
505‧‧‧再生長部分
506‧‧‧再生長部分
507‧‧‧物種
508‧‧‧物種
509‧‧‧第二介電層
510‧‧‧視圖
511‧‧‧空間
515‧‧‧元件特徵
516‧‧‧元件特徵
517‧‧‧經修改介電層
520‧‧‧視圖
530‧‧‧視圖
601‧‧‧密集圖案區域
602‧‧‧空曠(ISO)區域
701‧‧‧圖
702-709‧‧‧密度
711‧‧‧圖
712-719‧‧‧應力
721‧‧‧圖
722-728‧‧‧收縮率
801‧‧‧曲線圖
802-804‧‧‧曲線
811‧‧‧曲線圖
812-814‧‧‧曲線
821‧‧‧曲線圖
822-824‧‧‧曲線
900‧‧‧系統
901‧‧‧處理腔室
902‧‧‧台座
903‧‧‧工件
905‧‧‧電磁系統電源
908‧‧‧開口
909‧‧‧壓力控制系統
910‧‧‧電源
911‧‧‧入口
912‧‧‧氣體
913‧‧‧離子源
915‧‧‧物種
916‧‧‧排氣出口
917‧‧‧控制系統
918‧‧‧處理器
919‧‧‧溫度控制器
920‧‧‧記憶體
921‧‧‧輸入/輸出裝置
將本文所述的實施例以舉例而不是限制的方式圖示在附圖的圖式中，在附圖中類似的元件符號表示類似的元件。
第1A圖圖示依據本發明的一個實施例用以形成絕緣區域的電子元件結構之側視圖。
第1B圖為依據本發明的一個實施例將可流動層沉積在元件層的特徵上方之後類似於第1A圖的視圖。
第1C圖為類似於第1B圖的視圖，圖示依據本發明的一個實施例氧化可流動層。
第1D圖為類似於第1C圖的視圖，圖示依據本發明的一個實施例將物種佈植到可流動層。
第1E圖為依據本發明的一個實施例在去除一部分藉由佈植物種修改的可流動層之後類似於第1D圖的視圖。
第1F圖為依據本發明的一個實施例在去除藉由佈植物種修改的特徵之上部後類似於第1E圖的視圖。
第1G圖為依據本發明的一個實施例在特徵的剩餘部分上沉積再生長部分之後類似於第1F圖的視圖。
第2A圖為依據本發明的一個實施例用以形成遮罩的電子元件結構之側視圖。
第2B圖為依據本發明的一個實施例在可流動層被沉積到圖案化硬遮罩層的特徵之間的溝槽中之後類似於第2A圖的視圖。
第2C圖為類似於第2B圖的視圖，圖示依據本發明的一個實施例佈植物種到可流動層。
第2D圖為依據本發明的一個實施例在去除硬遮罩層的特徵之後類似於第2C圖的視圖。
第2E圖為依據本發明的一個實施例在使用部分的可流動層作為硬遮罩蝕刻元件層之後類似於第2D圖的視圖。
第2F圖為依據本發明的一個實施例在去除硬遮罩層的一個或更多個特徵之後類似於第2E圖的視圖。
第3A圖為依據本發明的一個實施例用以形成電極的電子元件結構之側視圖。
第3B圖為依據本發明的一個實施例在藉由佈植物種修改一部分的可流動層之後類似於第3A圖的視圖。
第3C圖為依據本發明的一個實施例去除虛擬電極之後類似於第3B圖的視圖。
第3D圖為依據本發明的一個實施例在實際閘極電極被沉積到溝槽中之後類似於第3C圖的視圖。
第3E圖為依據本發明的一個實施例在經修改可流動層的多個部分被去除之後類似於第3D圖的視圖。
第4圖為依據本發明之一個實施例的三閘極電晶體結構之立體圖。
第5A圖為依據本發明的另一個實施例用以形成絕緣區域的電子元件結構之側視圖。
第5B圖為依據本發明的另一個實施例在元件特徵上形成再生長部分之後類似於第5A圖的視圖。
第5C圖為依據本發明的一個實施例將藉由物種修改的第二可流動層沉積在再生長部分的頂部和側壁上之後類似於第5B圖的視圖。
第5D圖為依據一個實施例在去除一部分藉由佈植物種所修改的可流動層之後類似於第5C圖的視圖。
第6圖圖示依據本發明的一個實施例在密集圖案區域和空曠(ISO)區域中進行FCVD介電層蝕刻之後的影像。
第7圖顯示的圖圖示依據本發明的一個實施例藉由佈植實現的FCVD二氧化矽膜調諧性質。
第8圖顯示的曲線圖圖示依據本發明之一個實施例的不同佈植物種之二次離子質譜儀(SIMS)模擬。
第9圖圖示依據本發明的一個實施例藉由佈植修改可流動層特性的處理系統之一個實施例的方塊圖。
在以下的描述中闡述許多具體的細節，例如具體的材料、化學物質、元件的尺寸等，以便徹底理解本發明的一個或更多個實施例。然而，將顯而易見的是，對於所屬技術領域中具有通常知識者而言，可以在沒有這些具體細節的情況下實施本發明的一個或更多個實施例。在其他的情況下，並沒有非常詳細地描述半導體製造製程、技術、材料、設備等，以避免不必要地混淆本描述。所屬技術領域中具有通常知識者利用了所包括的描述後將能夠實施適當的功能性而無需過多的實驗。
雖然在附圖中描述並圖示了本發明的某些例示性實施例，但應當理解的是，這樣的實施例只是說明而非限制本發明，而且本發明並不限於所圖示和描述的特定結構和配置，因為所屬技術領域中具有通常知識者可以輕易思及多種修改。
在整個說明書中，提及「一個實施例」、「另一個實施例」、或「一實施例」意指結合實施例描述的特定特徵、結構或特性被包括在本發明的至少一個實施例中。因此，在整個說明書各處出現的詞語「在一個實施例中」、或「在一實施例中」並不一定全都指相同的實施例。此外，在一個或更多個實施例中可以以任何適當的方式組合該特定特徵、結構、或特性。
此外，發明態樣具有比單一揭示實施例的所有特徵更少的特徵。因此，將實施方式之後的申請專利範圍明確併入此實施方式中，且每項請求項自身即表示本發明 的個別實施例。雖然已經就幾個實施例描述了本發明，但所屬技術領域中具有通常知識者將認可的是，本發明並不限於所描述的實施例，而是可以在所附申請專利範圍的精神和範圍內實施修改和變更。因此，該描述被視為說明性的而不是限制性的。
描述了用以調諧可流動層之性質以製造電子元件的方法和設備。一般來說，可流動材料是指具有可流動稠度、被用作填充或回填材料的自密實材料。典型上，可流動材料的沉積是與下層的形貌共形，例如用以填充下層中的開口，例如溝槽、裂紋、孔洞、空隙、狹縫、凹部、及其他開口。
在一個實施例中，物種被供應到基板上的可流動層。藉由將該物種佈植到該可流動層來修改該可流動層之性質。該性質包含密度、應力、抗蝕刻性、蝕刻選擇率、或上述之任意組合。在一實施例中，物種包含離子化原子、離子化分子、離子團簇、其他離子化粒子、或上述之任意組合。
如本文所述用以處理可流動層的佈植製程提供的優點是，與現有的可流動層固化技術相比，該製程改良被沉積在基板上的可流動層之密度、降低可流動層的應力、及提高抗蝕刻性與不同薄膜之間的蝕刻選擇率。可流動層是藉由佈植物種來修改，使得沿著可流動層的局部密度均勻度及局部蝕刻選擇率均勻度提高。
此外，藉由選擇佈植物種和佈植條件，可流動層的化學成分可被有利地微調，以提供可流動層新的性質(例如密度、應力、蝕刻選擇率、或上述性質之任意組合)。使用佈植製程微調可流動層的性質有利地擴大了可流動層的應用。例如，藉由佈植物種來修改可流動層的性質可以在圖案化方案中有利地反轉色調圖案化，以如以下進一步詳細描述的放鬆重疊的要求。在一實施例中，使用佈植製程修改可流動層的性質有利地消除了圖案負載效應，如以下進一步詳細描述的。
第1A圖圖示依據一個實施例用以形成隔離區域的電子元件結構100之側視圖。電子元件結構100包含基板。在一實施例中，基板101包含半導體材料，例如矽(「Si」)、鍺(「Ge」)、矽鍺(「SiGe」)、III-V族材料系材料、或上述之任意組合。在一個實施例中，基板101包括用於積體電路的金屬化互連層。在一個實施例中，基板101包括電子元件，例如電晶體、記憶體、電容器、電阻器、光電元件、開關、及任何其他由電絕緣層分隔的主動和被動電子元件，該電絕緣層例如層間介電質、溝槽隔離層、或電子元件製造技術領域中具有通常知識者習知的任何其他絕緣層。在至少一些實施例中，基板101包括互連件，例如設以連接金屬化層的通孔。在一個實施例中，基板101為包括塊體下基板、中間絕緣層、及頂部單晶層的絕緣體上半導體(SOI)基板。該頂部單晶層可以包含上列的任意材料，例如矽。
元件層102被沉積在基板101上。在一實施例中，元件層102包含複數個特徵，例如特徵103、104及105。如第1A圖所圖示，複數個溝槽，例如溝槽131被形成在基板101上介於該等特徵之間。溝槽具有底部部分132及相對的側壁133和134。底部部分132是介於特徵104和105之間基板101的暴露部分。側壁133是特徵105的側壁，而側壁134是特徵104的側壁。在一實施例中，元件層102包括一個或更多個被形成在基板101上的半導體鰭片。在一實施例中，特徵例如103、104及105是鰭結構，以形成例如包括多個電晶體的三閘極電晶體陣列，該電晶體例如第4圖圖示的電晶體400。
在一實施例中，特徵103、104及105的高度是在從約30nm至約500nm(μm)的近似範圍中。在一實施例中，特徵103和104之間的距離為約2nm至約100nm。
在一實施例中，元件層102包含一個或更多個利用一種或更多種沉積技術沉積在基板101上的層，該沉積技術例如但不限於化學氣相沉積(「CVD」)、例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。在一實施例中，元件層102的一個或更多個層被使用電子元件製造技術領域中具有通常知識者習知的 圖案化和蝕刻技術圖案化並蝕刻，以形成特徵，例如特徵103、104及105。在一實施例中，元件層102的每個特徵是一個或更多個層的堆疊。在一實施例中，元件層102的特徵是電子元件的特徵，該電子元件例如電晶體、記憶體、電容器、電阻器、光電元件、開關、以及任何其他主動和被動電子元件。
在一實施例中，元件層102的特徵包含半導體材料層，例如Si、Ge、SiGe、III-V族材料系材料層例如GaAs、InSb、GaP、GaSb系材料、奈米碳管系材料、或上述之任意組合。在一個實施例中，元件層102的特徵包含絕緣層，例如氧化物層，諸如氧化矽、氧化鋁(「Al2O3」)、氧化氮化矽(「SiON」)、氮化矽層、其他由電子元件設計決定的電絕緣層、或上述之任意組合。在一個實施例中，元件層102的特徵包含聚醯亞胺、環氧樹脂、光可界定材料例如苯併環丁烯(BCB)、及WPR系列材料、或旋塗玻璃。
在一實施例中，元件層102的特徵包含導電層。在一實施例中，元件層102的特徵包含金屬，例如銅(Cu)、鋁(Al)、銦(In)、錫(Sn)、鉛(Pb)、銀(Ag)、銻(Sb)、鉍(Bi)、鋅(Zn)、鎘(Cd)、金(Au)、釕(Ru)、鎳(Ni)、鈷(Co)、鉻(Cr)、鐵(Fe)、錳(Mn)、鈦(Ti)、鉿(Hf)、鉭(Ta)、鎢(W)、釩(V)、鉬(Mo)、鈀(Pd)、金(Au)、 鉑(Pt)、多晶矽、電子元件製造技術領域中具有通常知識者習知的其他導電層、或上述之任意組合。
如第1A圖所圖示，保護層115被可選地沉積在元件層102的特徵上方。保護層115覆蓋頂部部分，例如元件層105的每個特徵之頂部部分116，如第1A圖所圖示。保護層115被沉積來保護元件層102的特徵免於在稍後階段的處理。在一實施例中，元件層105的特徵是矽特徵。在一個實施例中，保護層115是硬遮罩層。在另一個實施例中，保護層覆蓋頂部部分和側壁，例如元件層105的每個特徵之側壁117和側壁118。在一個實施例中，保護層115是氮化物層(例如氮化矽、氮化鈦)、氧化物層(例如氧化硼層、摻硼的玻璃層、氧化矽層)、其他保護層、或上述之任意組合。在一實施例中，保護層115的厚度為約2nm至約50nm。
保護層115可以使用一種或更多種沉積技術沉積，該沉積技術例如但不限於化學氣相沉積(「CVD」)、例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
第1B圖為將可流動層106沉積在元件層102的特徵上方之後類似於第1A圖的視圖110。如第1B圖所圖示，可流動層106覆蓋被沉積在頂部部分上的可選保護 層115、元件層的特徵之側壁、及溝槽的底部部分，例如底部部分132。在另一個實施例中，可流動層106被直接沉積在元件層102的特徵之頂部部分和側壁上而沒有保護層115。
如第1B圖所圖示，可流動層106被沉積在部分的基板101上填充元件層102的特徵之間的空間。在一實施例中，可流動層106是介電層。在一實施例中，可流動可流動層106的密度小於或約為1.5g/cm3。一般來說，材料的密度是指每單位體積的材料質量(質量除以體積)。在一實施例中，可流動層106具有孔(未圖示)。一般來說，材料中的孔是指含有考量材料以外的東西(例如空氣、真空、液體、固體、或氣體或氣體混合物)之區域，使得可流動層的密度視位置而改變。
在一實施例中，可流動層106為氧化物層，例如氧化矽(例如SiO2)、氧化鋁(「Al2O3」)、或其他氧化物層；氮化物層，例如氮化矽(例如Si3N4)、或其他氮化物層；碳化物層(例如碳、SiOC)、或其他碳化物層；氧化物氮化物層(例如SiON)；或上述之任意組合。
在一實施例中，可流動層106為被顯影為不含碳膜的可流動CVD膜，用於次50nm縫隙填充的應用。在一實施例中，在沉積中選擇不含碳的Si分子(例如TSA-三矽烷胺)和NH3作為前驅物。NH3通過電漿源(例如遠端電漿源)離子化。NHx*基團被產生並與矽前驅物 中的Si-H鍵反應，以形成聚矽氮烷型薄膜。剛沉積好的薄膜通常含有Si-H、Si-N、及-NH鍵。然後該薄膜在氧化環境中通過固化和退火被轉化成Si-O網絡。在一個實施例中，可流動層106為金屬有機前驅物、旋塗類材料、或其他可流動材料。
在一實施例中，可流動層106係使用一種或更多種由位於美國加州聖克拉拉的應用材料公司(Applied Materials,Inc.located in Santa Clara,California)開發的可流動化學氣相沉積(「FCVD」)沉積技術、或其他FCVD技術沉積。
在一實施例中，可流動層106係使用一種沉積技術沉積，該沉積技術例如但不限於化學氣相沉積(「CVD」)、例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
在一實施例中，可流動層106的厚度為從約30nm至約500nm。在更具體的實施例中，可流動層106的厚度為從約40nm至約100nm。
在一實施例中，可流動層106作為縫隙填充層。在一實施例中，可流動層106在基板的一個部分上方作為縫隙填充層，並且在基板的其他部分上方作為硬遮罩層。
第1C圖為類似於第1B圖的視圖130，圖示依據一個實施例氧化Ox 111可流動層106。在一實施例中，可流動層106被氧氣(O2)、臭氧(O3)、或上述之任意組合氧化，以在元件層102的特徵之間形成絕緣區域。在一實施例中，可流動層106在近似範圍從約100℃至約200℃的溫度下被臭氧氧化，而且在更具體的實施例中，可流動層106在約145℃下被臭氧氧化。在一實施例中，可流動層106被臭氧處理，以形成淺溝槽隔離(STI)區。在一實施例中，FCVD二氧化矽的可流動層106被使用臭氧(O3)、氧(O2)氣環境、或兩者皆在從約25℃至500℃的溫度下處理。在一實施例中，可流動層106是使用電子元件製造技術領域中具有通常知識者習知的其中一種氧固化技術被氧固化。在一實施例中，可流動層106在被物種佈植處理之前被氧化。在替代的實施例中，可流動層106在被物種佈植處理之後被氧化。
第1D圖為類似於第1C圖的視圖140，圖示依據本發明的一個實施例將物種107佈植108到可流動層106。諸如物種107的物種被供應到可流動層106，如第1D圖所圖示。在一實施例中，物種107包含離子化原子、離子化分子、離子團簇、其他離子化粒子、或上述之任意組合。
在一實施例中，物種107包含矽、鍺、硼、碳、氫、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷、或上述之任意組合。如第1D圖所圖示，物種107被佈植到可流 動層106中。特徵的上部(例如上部135)被物種修改。在一實施例中，物種107將特徵104和105的上部之結晶材料轉化為非晶材料。在更具體的實施例中，物種107將矽特徵的上部轉化為非晶矽部分。在另一個實施例中，元件層102的特徵被保護層115保護免受物種破壞。在一實施例中，將物種的溫度從室溫Troom升高到溫度Thot，以確保元件層102的特徵不被物種破壞。在一實施例中，室溫Troom為從約20℃至約35℃。在一實施例中，升高的溫度Thot是在從約100℃至約550℃的近似範圍中(而且在更具體的實施例中為約350℃)。佈植物種107以消除孔隙並提高可流動層106的密度。
可流動層106的性質係藉由佈植物種到該可流動層來修改。在一實施例中，藉由佈植修改的可流動層性質為密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合。在一實施例中，佈植物種107提高可流動層的密度。在一實施例中，佈植物種107降低可流動層的應力。在一實施例中，佈植物種107提高可流動層之蝕刻選擇率的均勻度。在一實施例中，佈植物種107增強可流動層的抗蝕刻性。
在一實施例中，調整物種的一個或更多個參數，例如溫度、能量、劑量、質量、或上述參數之任意組合，以控制可流動層的性質。在一實施例中，升高物種107的溫度來控制可流動層的密度。
在一實施例中，包含矽和氧的物種107被佈植到FCVD SiO2層中，以增加層的密度並減少應力。在一實施例中，包含矽和氧的物種107被佈植到FCVD SiO2層中，以增加層的密度並減少應力。在一實施例中，物種107的溫度是在從約20℃至約550℃的近似範圍中。在一實施例中，包含矽和氧的物種107之每一劑量是在從約1E16(1x10^15)至約1E22(1x10^21)原子/cm2的近似範圍中。在一實施例中，藉由改變佈植物種的溫度和劑量，可流動介電質膜的密度從約1.5增加到約2.25。在一實施例中，與標準蒸汽退火處理相比，藉由離子佈植製程處理可流動膜提高膜的密度、抗蝕刻性、並減少薄膜應力、薄膜厚度收縮。此外，可流動層的應力可藉由選擇佈植物種的化學性質、質量、溫度及劑量來調整。此外，可流動層的化學成分可以藉由選擇佈植物種的化學性質來改變。例如，可以添加其他物種(例如佈植碳)到矽和氧佈植物中，以改變FCVD SiO2的化學成分而獲得所需的薄膜性質。
在一個實施例中，使用一個或更多個佈植操作來調整可流動膜106的性質。在一實施例中，包含矽、氧及氬的物種藉由不同條件下的複數個佈植操作被佈植到FCVD SiO2介電層中。例如，在第一佈植操作中，矽離子被以從約20keV至約40keV(而且在更具體的實施例中以約30keV)的能量及從約1x10^16原子/cm2至約1x10^17原子/cm2(而且在更具體的實施例中以約 5x10^16原子/cm2)的劑量供應到FCVD SiO2介電層；氧離子被以從約10keV至約30keV(而且在更具體的實施例中以約20keV)的能量及從約1x10^16原子/cm2至約1x10^17原子/cm2(而且在更具體的實施例中以約5x10^16原子/cm2)的劑量供應到FCVD SiO2介電層；氬離子被以從約40keV至約60keV(而且在更具體的實施例中以約50keV)的能量及從約1x10^16原子/cm2至約1x10^17原子/cm2(而且在更具體的實施例中以約5x10^16原子/cm2)的劑量供應到FCVD SiO2介電層。例如，在第二佈植操作中，矽離子被以從約5keV至約10keV(而且在更具體的實施例中以約7keV)的能量及從約5x10^15原子/cm2至約5x10^16原子/cm2(而且在更具體的實施例中以約1x10^16原子/cm2)的劑量供應到FCVD SiO2介電層；氧離子被以從約2keV至約6keV(而且在更具體的實施例中以約4keV)的能量及從約5x10^15原子/cm2至約5x10^16原子/cm2(而且在更具體的實施例中以約1x10^16原子/cm2)的劑量供應到FCVD SiO2介電層；氬離子被以從約8keV至約12keV(而且在更具體的實施例中以約10keV)的能量及從約5x10^15原子/cm2至約5x10^16原子/cm2(而且在更具體的實施例中以約1x10^16原子/cm2)的劑量供應到FCVD SiO2介電層。在一個實施例中，物種107在室溫下(例如從約20℃至約35℃)被佈植到可流動層106。在一 個實施例中，物種107在高於室溫的溫度下(例如在從約40℃至約550℃的近似範圍中)被佈植到可流動層106，以避免損壞元件層102的基本特徵。在一個實施例中，物種107在低於室溫的溫度下(例如在從約零下100℃至約20℃的近似範圍中)被佈植到可流動層106。
第1E圖為依據一個實施例在去除一部分藉由佈植物種修改的可流動層之後類似於第1D圖的視圖150。如第1E圖所圖示，保護層115和經修改可流動層106被從特徵103、104及105的頂部部分去除。如第1E圖所圖示，可流動層106的多個部分，例如部分109填充元件特徵(例如特徵103、104及105)之間的空間。
在一實施例中，經修改可流動層106和保護層115被使用電子元件製造技術領域中具有通常知識者習知的其中一種化學機械研磨(CMP)技術從元件層102的特徵之頂部去除。在一實施例中，保護層115和經修改可流動層106被使用其中一種濕蝕刻技術或電子元件製造技術領域中具有通常知識者習知的其他蝕刻技術濕蝕刻到預定的深度。
第1F圖為依據本發明的一個實施例在去除藉由佈植物種修改的特徵之上部後類似於第1E圖的視圖160。如第1F圖所示，特徵105的經修改上部135被去除，以形成溝槽136。溝槽136具有底部部分137及相對的側壁138和139。底部部分137包含特徵105的剩餘未修改部分。側壁138是可流動層106的經修改部分141之 一部分側壁。側壁139是該可流動層的經修改部分109之一部分側壁。
在一實施例中，特徵103、104、及105的經修改部分藉由選擇性蝕刻去除，該選擇性蝕刻使用相對於剩餘的層具有相當高的選擇率的電漿化學品。在一實施例中，特徵103、104、及105的經修改部分被使用電漿蝕刻技術或電子元件製造技術領域中具有通常知識者習知的其他選擇性蝕刻技術選擇性地蝕刻。
第1G圖為依據本發明的一個實施例在特徵的剩餘部分上沉積再生長部分之後類似於第1F圖的視圖170。如第1G圖所圖示，再生長部分142被形成在特徵105的剩餘部分上，而再生長部分143被形成在特徵104的剩餘部分上。
在一個實施例中，再生長部分包含與元件特徵的材料不同的材料。對於非限制性的實例來說，特徵105是矽，並且再生長部分142是矽鍺。在另一個實施例中，再生長部分包含與特徵的材料相同的材料。對於非限制性的實例來說，特徵105是矽，並且再生長部分142是矽。再生長部分可以被使用電子元件製造技術領域中具有通常知識者習知的一種或更多種再生長技術形成在特徵上。
在一實施例中，再生長部分142是基本元件特徵105的一部分。在另一個實施例中，再生長部分142是另一個元件特徵的一部分。在一實施例中，再生長部分142和143表示以上針對第1A圖描述的元件特徵。
如第1G圖所圖示，將藉由物種修改的可流動層106沉積在部分的基板101上，以隔離相鄰的元件特徵103、104及105，並防止洩漏。與標準的介電層相比，經修改可流動介電層106具有提高的k值和減少的洩漏。如第1G圖所圖示，經修改可流動層106被用作STI溝槽填充。
第2A圖為依據一個實施例用以形成遮罩的電子元件結構200之側視圖。電子元件結構200包含基板201。基板201相當於基板101。蝕刻終止層202被沉積在基板201上。在一個實施例中，蝕刻終止層202包含絕緣層，例如氧化物層，諸如氧化鈦(TiO2)、氮化鈦(TiN)、氧化矽、氧化鋁(「Al2O3」)、氧化氮化矽(「SiON」)、氮化矽層、由電子元件設計決定的其他電絕緣層、或上述之任意組合。在一個實施例中，蝕刻終止層202包含聚醯亞胺、環氧樹脂、光可界定材料例如苯併環丁烯(BCB)、及WPR系列材料、或旋塗玻璃。
蝕刻終止層202可以使用一種或更多種沉積技術沉積在基板201上，該沉積技術例如但不限於化學氣相沉積(「CVD」)、例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
包含複數個特徵204、206、205、及207的圖案化硬遮罩層203被沉積在蝕刻終止層202上。特徵204、206、205、及207被溝槽分隔，例如溝槽251和溝槽252，如第2A圖所圖示。如第2A圖所圖示，側壁間隔物--例如側壁間隔物221和側壁間隔物222--被形成在每個特徵的相對側壁上。在一實施例中，側壁間隔物的材料與特徵的材料不同。在一實施例中，每個特徵皆包含介電質材料，例如氧化矽、氮化矽、碳化矽、或其他介電質材料。在一實施例中，每個側壁間隔物皆包含介電質材料，例如氧化矽、氮化矽、碳化矽、或電子元件製造技術領域中具有通常知識者習知的任何其他間隔物材料。在更具體的實施例中，該特徵包含氧化矽，被沉積在該特徵上的側壁間隔物側壁間隔物包含氮化矽。在另一個更具體的實施例中，該特徵包含氮化矽，並且被沉積在該特徵上的側壁間隔物側壁間隔物包含氧化矽。側壁間隔物可以藉由在特徵204、206、205、及207上沉積間隔物層(未圖示)然後蝕刻該間隔物層來形成，如電子元件製造技術領域中具有通常知識者習知的。
在一實施例中，每個特徵204、206、205、及207的高度皆在從約30nm至約500nm的近似範圍中。在一實施例中，特徵204、206、205、及207之間的距離為從約5nm至約100nm。
在一個實施例中，被沉積在蝕刻終止層202上方的硬遮罩層被使用電子元件製造技術領域中具有通 常知識者習知的圖案化和蝕刻技術圖案化和蝕刻以形成特徵。在一個實施例中，圖案化硬遮罩層203的特徵是由相同的材料製成。在一個實施例中，圖案化硬遮罩層203的特徵是由不同的材料製成。
在一實施例中，硬遮罩層203的特徵204、205、206、及207是使用單一微影術製程和蝕刻形成。在另一個實施例中，一些特徵(例如特徵204和205)是使用一種微影術製程和蝕刻形成，而其他的特徵(例如硬遮罩層203的特徵206和207)是使用另一種微影術製程和蝕刻形成。
第2B圖為依據本發明的一個實施例在可流動層208被沉積在特徵204、205、206、及207上並進入溝槽(例如圖案化硬遮罩層203的特徵之間的溝槽251和252)中之後類似於第2A圖的視圖210。複數個可流動層部分，例如部分212和213被形成在圖案化硬遮罩層203的特徵之間。如第2B圖所圖示，可流動層208被沉積在部分的蝕刻終止層202上填充圖案化硬遮罩層203的特徵之間的空間。在一實施例中，可流動層208是介電層，如以上針對可流動層106描述的。在另一個實施例中，可流動層208為導電層，例如氧化釕、或其他可流動導電層。
在一實施例中，可流動層208為氧化物層，例如氧化矽(例如SiO2)、氧化鋁(「Al2O3」)、或其他氧化物層；氮化物層，例如氮化矽(例如Si3N4)、或 其他氮化物層；碳化物層(例如碳、SiOC)、或其他碳化物層；氧化物氮化物層(例如SiON)；或上述之任意組合。在一實施例中，可流動層208作為硬遮罩層。在一實施例中，可流動層208包含與特徵的材料及側壁間隔物的材料不同的材料。
在一實施例中，可流動層208係使用一種或更多種由位於美國加州聖克拉拉的應用材料公司開發的可流動化學氣相沉積(「FCVD」)沉積技術、或其他FCVD技術沉積。
在一實施例中，可流動層208係使用其中一種沉積技術沉積，該沉積技術例如但不限於化學氣相沉積(「CVD」)、例如電漿增強化學氣相沉積(「PECVD」)、物理氣相沉積(「PVD」)、分子束磊晶(「MBE」)、金屬有機化學氣相沉積(「MOCVD」)、原子層沉積(「ALD」)、或電子元件製造技術領域中具有通常知識者習知的其他沉積技術。
第2C圖為類似於第2B圖的視圖220，圖示依據本發明的一個實施例佈植209物種211到可流動層208。諸如物種211的物種被供應到可流動層208、側壁間隔物221、222、以及特徵204、205、206、及207，如第2C圖所圖示。在一實施例中，物種211包含離子化原子、離子化分子、離子團簇、其他離子化粒子、或上述之任意組合。
在一實施例中，物種211包含矽、鍺、硼、碳、氫、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷、或上述之任意組合。如第2C圖所圖示，物種211被佈植到可流動層208、側壁間隔物221、222、以及特徵204、205、206、及207中。在一個實施例中，可流動層208、側壁間隔物221、222、以及特徵204、205、206、及207中之至少一者的性質是藉由佈植物種來修改。在一實施例中，可流動層208是藉由佈植物種來修改，如以上針對可流動層106描述的。在一實施例中，物種被佈植到特徵204、205、206、及207中，使得特徵的材料被修改成具有比可流動層208和側壁間隔物的蝕刻速率更快的蝕刻速率。在一實施例中，物種被佈植到側壁間隔物221和222中，使得側壁間隔物的材料被修改成具有比可流動層208的蝕刻速率和特徵的蝕刻速率更快的蝕刻速率。
選擇物種的化學性質並最佳化佈植條件(例如劑量、能量、溫度)，以實現所需的蝕刻選擇率來去除特徵(例如特徵204)、一部分的可流動層(例如部分212)、側壁間隔物(例如側壁間隔物222)、或上述之任意組合。在一實施例中，選擇物種的化學性質並最佳化佈植條件(例如劑量、能量、溫度)，以提高特徵204、205、206、及207相對於側壁間隔物(例如側壁間隔物221和222)、部分的可流動層208、蝕刻終止層202、或上述之任意組合的蝕刻選擇率。在另一個實施例中，選擇物種的化學性質並最佳化佈植條件(例如劑量、能量、溫度)， 以提高側壁間隔物(例如側壁間隔物221和222)相對於特徵204、205、206、及207、部分的可流動層208、蝕刻終止層202、或上述之任意組合的蝕刻選擇率。在又另一個實施例中，選擇物種的化學性質並最佳化佈植條件(例如劑量、能量、溫度)，以提高部分的可流動層208相對於特徵204、205、206、及207、側壁間隔物(例如側壁間隔物221和222)、蝕刻終止層202、或上述之任意組合的蝕刻選擇率。在一實施例中，調整物種的一個或更多個參數，例如溫度、能量、劑量、質量、或上述之任意組合，以控制可流動層的性質，如以上針對可流動層106描述的。
第2D圖為依據本發明的一個實施例在去除部分的經修改可流動層之後類似於第2C圖的視圖230。如第2D圖所圖示，可流動層部分212和213的頂表面大體上與特徵204、205、206及207以及側壁間隔物221和222的頂表面拉平。在一實施例中，部分的可流動層208被使用電子元件製造技術領域中具有通常知識者習知的其中一種CMP技術從硬遮罩層203的特徵之頂部部分及從側壁間隔物的頂部部分去除。
第2E圖為依據本發明的一個實施例在特徵上形成圖案化遮罩層之後類似於第2D圖的視圖240。圖案化遮罩層包含硬遮罩層224上的光阻劑層225，硬遮罩層224被沉積在側壁間隔物(例如側壁間隔物221和222)的頂部部分、特徵204、205、206、207的頂部部分、 及經修改可流動層的頂部部分(例如部分212和213)上。開口226形成通過光阻劑層225和硬遮罩層224，以暴露可流動層106的經修改部分212和213、側壁間隔物和特徵206的頂部部分。
在一實施例中，硬遮罩層224包含有機硬遮罩。在一實施例中，硬遮罩層224包含摻雜有化學元素(例如硼、矽、鋁、鎵、銦、或其他化學元素)的非晶碳層。在一實施例中，硬遮罩層224包含摻雜硼的非晶碳層(「BACL」)。在一實施例中，硬遮罩層224包含氧化鋁(例如Al2O3)；多晶矽、非晶矽、聚鍺(「Ge」)、耐火金屬(例如鎢(「W」)、鉬(「Mo」)、其他耐火金屬、或上述之任意組合。
第2F圖為依據本發明的一個實施例在去除硬遮罩層203的一個或更多個特徵之後類似於第2E圖的視圖250。特徵206是藉由選擇性蝕刻去除。特徵206被選擇性蝕刻通過開口226，以暴露部分的蝕刻終止層202。經修改可流動層208的部分212和213及側壁間隔物227和228被蝕刻完整留下。特徵206相對於部分的經修改可流動層和側壁間隔物的蝕刻選擇率係藉由佈植提高，如上所述。藉由佈植提高蝕刻選擇率可放鬆光阻劑的對準要求，使得光阻劑層240和硬遮罩層224中開口226的尺寸可以大於被去除的特徵206之尺寸232，如第2E圖和第2F圖所圖示。
在一實施例中，與標準可流動層的抗蝕刻性相比，藉由佈植物種所修改的可流動層208之抗蝕刻性提高了，如上所述。如第2F圖所圖示，由於提高的抗蝕刻性，經修改可流動層208的多個部分，例如部分212和213不受特徵204 203的蝕刻影響。在一實施例中，硬遮罩層203的該一個或更多個特徵被使用其中一種電漿蝕刻技術、或電子元件製造技術領域中具有通常知識者習知的其他乾蝕刻技術去除。
第2E圖為依據本發明的一個實施例在使用多個部分(例如可流動層208的部分213和212)作為硬遮罩蝕刻蝕刻終止層202之後類似於第2D圖的視圖240。如第2E圖所圖示，蝕刻終止層202通過可流動層的多個部分被向下蝕刻到基板201以形成複數個元件特徵，例如元件特徵215和元件特徵215。也就是說，藉由佈植物種來處理可流動層208被用在圖案化方案中，例如反色調硬遮罩的形成。元件特徵215和216上方的經修改可流動層208之多個部分被使用其中一種電漿蝕刻技術或電子元件製造技術領域中具有通常知識者習知的其他乾或濕蝕刻技術去除。
第3A圖為依據一個實施例用以形成電極的電子元件結構300之側視圖。電子元件結構300包含鰭片層301。在一實施例中，鰭片層301包含基板上的元件層。該基板表示基板101和201其中之一。該元件層表示元件 層102和202其中之一。在一實施例中，鰭片層301被用來形成包括多個電晶體的三閘極電晶體陣列。
複數個虛擬閘極電極(例如虛擬閘極電極302和虛擬閘極電極303)被形成在鰭片層301上。虛擬閘極電極可以由任何適當的虛擬閘極電極材料形成。在一實施例中，虛擬閘極電極302和303包含多晶矽。在一實施例中，閘極介電層(例如閘極介電層321)被沉積在虛擬閘極電極302下方在鰭片層301上。閘極介電層可以是任一眾所周知的閘極介電層。在另一個實施例中，虛擬閘極電極被直接沉積在鰭片層301上。在一個實施例中，源極和汲極區(例如源極區322和汲極區323)被形成在鰭片層301上在每個虛擬閘極電極的相對側。在另一個實施例中，虛擬閘極電極被沉積在上面未形成汲極和源極區的鰭片層上。
位於源極和汲極區之間的鰭片層301部分通常界定電晶體的通道區。也可以將通道區界定為鰭片被閘極電極包圍的區域。源區和汲極區可以使用電子元件製造技術領域中具有通常知識者習知的任何源極和汲極形成技術形成。
第4圖為依據一個實施例的三閘極電晶體結構400之立體圖。包含鰭片402的鰭片層被形成在基板401上。在一實施例中，鰭片層301表示鰭片402沿著A-A1軸的剖視圖。在一實施例中，三閘極電晶體400是包括多個三閘極電晶體的三閘極電晶體陣列之一部分。在 一實施例中，藉由佈植物種所修改的可流動介電層被形成在基板401上鄰接鰭片402，以提供在基板401上將一個電子元件與其他元件隔離的場隔離(例如STI)區，如以上針對第1A-1E圖所述。
如第4圖所圖示，鰭片402從基板401的頂表面突出。鰭片402可以由任何眾所周知的半導體材料形成，該半導體材料例如但不限於矽(Si)、鍺(Ge)、矽鍺(Six Gey)、砷化鎵(GaAs)、InSb、GaP、GaSb及奈米碳管。閘極介電層(未圖示)被沉積在鰭片402的三側上和周圍。閘極介電層被形成在鰭片402的相對側壁上和頂表面上。如第4圖所圖示，閘極電極406被沉積在鰭片402上的閘極介質層上。閘極電極406被形成在鰭片402上的閘極介電層上和周圍，如第4圖所圖示。汲極區405和源極區403被形成在閘極電極406的相對側邊在鰭片402中，如第4圖所圖示。在一實施例中，源極區322表示源極區403，並且汲極區323表示汲極區405。
返回參照第3A圖，間隔物(例如間隔物305和間隔物306)被沉積在虛擬閘極電極的側壁上。間隔物可以被使用電子元件製造技術領域中具有通常知識者習知的任何間隔物形成技術形成在虛擬閘極電極上。在一實施例中，間隔物305和306包含氮化物材料(例如氮化矽)或電子元件製造技術領域中具有通常知識者習知的任何其他間隔物材料。
介電層307被沉積在鰭片層301上的虛擬電極上方。介電層307表示介電層107和介電層208其中之一。物種(例如物種309)被供應到介電層307，如第3A圖所圖示。物種309表示物種107和211其中之一。在一實施例中，介電層307在被物種佈植處理之前被氧化。在另一個實施例中，介電層307在被物種佈植處理之後被氧化。
如第3A圖所圖示，物種309被佈植到介電層307中。如第3A圖所圖示，讓虛擬電極302和303上的間隔物(例如間隔物305和306)保持基本上不含物種。在一實施例中，將物種的溫度304從室溫Troom升高到溫度Thot，以防止物種破壞間隔物，如以上針對第1D圖描述的。介電層307的性質是藉由佈植物種309來修改，如上所述。
第3B圖為依據一個實施例在去除一部分藉由佈植物種修改的介電層307之後類似於第3A圖的視圖310。如第3B圖所圖示，虛擬電極302和303上方的經修改介電層307部分被去除。經修改介電層307鄰接並覆蓋間隔物(例如間隔物305和306)的部分保持完整無缺。如第3B圖所圖示，介電層307的多個部分之頂表面大體上與虛擬閘極電極302和303的頂表面拉平。在一實施例中，部分的經修改介電層106被使用電子元件製造技術領域中具有通常知識者習知的其中一種化學機械研磨(CMP)技術從虛擬閘極電極的頂部去除。
第3C圖為依據本發明的一個實施例去除虛擬電極302和303之後類似於第3B圖的視圖320。去除虛擬閘極電極302和303以暴露鰭片層301的多個部分，如第3C圖所圖示。如上所述，與標準介電層的抗蝕刻性相比，經修改介電層307的抗蝕刻性提高了。如第3C圖所圖示，蝕刻虛擬電極讓經修改介電層307鄰接間隔物的部分(例如部分311)保持完整無缺，使得溝槽332和333被形成在間隔物之間。經修改介電層鄰接間隔物的部分有利地防止間隔物在去除虛擬電極的過程中倒塌。在一實施例中，虛擬閘極電極302和303係使用其中一種電漿蝕刻技術、或電子元件製造技術領域中具有通常知識者習知的其他乾或濕蝕刻技術去除。
第3D圖為依據本發明的一個實施例在實際閘極電極被沉積到間隔物之間的溝槽中之後類似於第3C圖的視圖330。如第3D圖所圖示，實際閘極電極(例如閘極電極312和313)被形成在間隔物之間的鰭片層301部分上。實際閘極電極可以由任何適當的閘極電極材料形成。在一實施例中，閘極電極可以是金屬閘極電極，例如但不限於鎢、鉭、鈦、及上述金屬之氮化物。應理解的是，閘極電極104不需要一定是單一種材料，而且可以是薄膜的複合疊層，例如但不限於多晶矽/金屬電極或金屬/多晶矽電極。閘極電極312和313可以被使用電子元件製造技術領域中具有通常知識者習知的一種或更多種閘極電極沉積技術沉積在鰭片層上。
第3E圖為依據一個實施例在經修改介電層307的多個部分被從鰭片層301去除之後類似於第3D圖的視圖340。如第3E圖所圖示，間隔物被從實際閘極電極312和313的側壁去除。在一實施例中，經修改介電層307的多個部分和間隔物被使用其中一種電漿蝕刻技術或電子元件製造技術領域中具有通常知識者習知的其他乾蝕刻技術藉由蝕刻去除。在一實施例中，閘極電極406表示實際閘極電極312和313其中之一。
第5A圖為依據另一個實施例用以形成絕緣區域的電子元件結構500之側視圖。電子元件結構包含基板501。基板501表示上述其中一個基板。元件特徵(例如元件特徵502和元件特徵503)被形成在基板上。元件特徵502和503表示以上針對第1A圖描述的元件特徵。將藉由佈植物種所修改的第一介電層504沉積在基板501上介於元件特徵503和504之間，如上所述。介電層504表示介電層106、208及307其中之一。物種(例如物種507)被佈植到介電層507中，如上所述。物種507表示物種107、211及309其中之一。在一實施例中，介電層504在被物種佈植處理之前被氧化。在另一個實施例中，介電層504在被物種佈植處理之後被氧化。
第5B圖為依據本發明的一個實施例在元件特徵上形成再生長部分之後類似於第5A圖的視圖510。如第5B圖所圖示，再生長部分505被形成在元件特徵502的頂部上，並且再生長部分506被形成在元件特徵502的 頂部上。與標準介電層相比，藉由佈植物種所修改的介電層504具有增加的密度、蝕刻選擇率及減少的應力，如上所述。經修改介電層504基本上不受再生長製程影響。在一實施例中，再生長部分505是基本元件特徵502的一部分。在另一個實施例中，再生長部分505是另一個元件特徵的一部分。在一實施例中，再生長部分505和506表示以上針對第1A圖描述的元件特徵。
在一實施例中，再生長部分包含與元件特徵相同的材料。對於非限制性的實例來說，元件特徵502包含矽，並且再生長部分505包含矽。在另一個實施例中，再生長部分包含與元件特徵的材料不同的材料。對於非限制性的實例來說，元件特徵502包含矽，並且再生長部分505包含鍺。再生長部分可以被使用電子元件製造技術領域中具有通常知識者習知的一種或更多種再生長技術形成在元件特徵上。
第5C圖為依據本發明的一個實施例將藉由物種修改的第二介電層509沉積在再生長部分505和506的頂部和側壁及介電層506上之後類似於第5B圖的視圖520。
介電層509的性質是藉由佈植物種508來修改，如上所述。介電層509表示介電層106、208及307其中之一。物種(例如物種508)被佈植到介電層509中，如上所述。物種508表示物種107、211及309其中之一。在一實施例中，介電層509在被物種佈植處理之前被氧 化。在另一個實施例中，介電層509在被物種佈植處理之後被氧化。
第5D圖為依據一個實施例在去除一部分藉由佈植物種所修改的介電層509之後類似於第5C圖的視圖530。如第5D圖所圖示，經修改介電層509和506的部分被從特徵515和516的側壁之頂部和上部去除。如第5圖所圖示，元件特徵515包含在特徵502上的再生長部分505，並且元件特徵516包含在特徵503上的再生長部分506。如第5D圖所圖示，在經修改介電層506上包含經修改介電層509的經修改介電層517填充元件特徵515和516之間的空間511。
在一實施例中，部分的經修改介電層517被使用電子元件製造技術領域中具有通常知識者習知的一種化學機械研磨(CMP)技術從元件特徵515和516的頂部去除。在一實施例中，經修改介電層517被使用一種電漿蝕刻技術或電子元件製造技術領域中具有通常知識者習知的其他乾蝕刻技術蝕刻到預定的深度。如第5D圖所圖示，藉由物種修改的介電層517被沉積在部分的基板501上，以隔離相鄰的元件特徵515和516並防止洩漏。與標準介電層相比，經修改介電層517具有增加的k值和減少的洩漏。如第5D圖所圖示，經修改介電層517作為STI溝槽填充。
第6圖圖示依據本發明的一個實施例在密集圖案區域601和空曠(ISO)區域602中進行FCVD介電 層蝕刻之後的影像。在蝕刻之前，FCVD介電層已被使用高溫蒸汽退火處理。高溫蒸汽退火導致FCVD介電層收縮和高拉伸應力。如第6圖所圖示，FCVD介電層的不均勻品質導致在密集區域601和ISO區域602中有極其不同的蝕刻結果。
第7圖顯示的圖圖示依據本發明的一個實施例藉由佈植實現的FCVD二氧化矽膜調諧性質。圖701顯示未處理FCVD二氧化矽膜的密度702、在145℃藉由臭氧固化的FCVD二氧化矽膜的密度703、藉由500℃蒸汽退火固化的FCVD二氧化矽膜的密度704、在350℃的溫度下藉由佈植劑量5x10^16原子/cm^2的氧(熱氧)固化的FCVD二氧化矽膜的密度705、在350℃的溫度下藉由佈植劑量5x10^16原子/cm^2的矽(熱矽)固化的FCVD二氧化矽膜的密度706；在350℃的溫度下藉由佈植劑量5x10^17原子/cm^2的矽(熱矽)固化的FCVD二氧化矽膜的密度707；在室溫下藉由佈植劑量5x10^16原子/cm^2的矽固化的FCVD二氧化矽膜的密度708、及在室溫下藉由佈植劑量5x10^17原子/cm^2的矽固化的FCVD二氧化矽膜的密度709。如圖701所示，與未處理FCVD膜相比，藉由佈植固化之後FCVD膜的密度增加了約5.5%至約7.7%。如圖701所示，密度增加實質上與摻雜劑的質量、劑量、或上述兩者無關。圖711顯示未處理FCVD二氧化矽膜密度的應力712、藉由臭氧固化的FCVD二氧化矽膜的應力713、藉由500℃ 蒸汽退火固化的FCVD二氧化矽膜的應力714、在350℃的溫度下藉由佈植劑量5x10^16原子/cm^2的氧(熱氧)固化的FCVD二氧化矽膜的應力715、在350℃的溫度下藉由佈植劑量5x10^16原子/cm^2的矽(熱矽)固化的FCVD二氧化矽膜的應力716；在350℃的溫度下藉由佈植劑量5x10^17原子/cm^2的矽(熱矽)固化的FCVD二氧化矽膜的應力717；在室溫下藉由佈植劑量5x10^16原子/cm^2的矽固化的FCVD二氧化矽膜的應力718、及在室溫下藉由佈植劑量5x10^17原子/cm^2的矽固化的FCVD二氧化矽膜的應力719。如圖711所示，藉由佈植物固化的薄膜之應力比藉由高溫蒸汽退火處理的薄膜之應力小。藉由佈植物處理的薄膜之應力取決於佈植物種的質量、佈植物種的劑量、或上述兩者。藉由質量較小的佈植物(例如氧)處理的薄膜之應力小於藉由質量較大的佈植物(例如矽)處理的薄膜之應力。使用較高劑量的佈植物處理的薄膜之應力小於藉由較低劑量的佈植物處理的薄膜之應力。圖721圖示藉由臭氧固化的FCVD二氧化矽膜之收縮率722、藉由500℃蒸汽退火固化的FCVD二氧化矽膜之收縮率723、在350℃的溫度下藉由佈植劑量5x10^16原子/cm^2的氧(熱氧)固化的FCVD二氧化矽膜之收縮率724、在350℃的溫度下藉由佈植劑量5x10^16原子/cm^2的矽(熱矽)固化的FCVD二氧化矽膜之收縮率725；在350℃的溫度下藉由佈植劑量5x10^17原子/cm^2的矽(熱矽)固化的 FCVD二氧化矽膜之收縮率726；在室溫下藉由佈植劑量5x10^16原子/cm^2的矽固化的FCVD二氧化矽膜之收縮率727、及在室溫下藉由佈植劑量5x10^17原子/cm^2的矽固化的FCVD二氧化矽膜之收縮率728。如圖721所示，與藉由蒸汽退火處理的薄膜相比，藉由熱佈植物處理的薄膜之薄膜收縮率提高了。與藉由蒸汽退火處理的薄膜相比，在室溫下藉由佈植物處理的薄膜之薄膜收縮率減少了。
第8圖顯示的曲線圖圖示依據本發明之一個實施例的不同佈植物種之二次離子質譜儀(SIMS)模擬。曲線圖801顯示在不同佈植條件下的氧佈植物之原子濃度對FCVD二氧化矽膜深度。曲線802顯示在5x10^16原子/cm^2的劑量和20keV的能量下氧佈植物的原子濃度對FCVD二氧化矽膜的深度；曲線803顯示在10^16原子/cm^2的劑量和4keV的能量下氧佈植物的原子濃度對FCVD二氧化矽膜的深度；曲線804顯示曲線802和803的總和。曲線圖811顯示在不同佈植條件下的矽佈植物之原子濃度對FCVD二氧化矽膜深度。曲線812顯示在5x10^16原子/cm^2的劑量和30keV的能量下矽佈植物的原子濃度對FCVD二氧化矽膜的深度；曲線813顯示在10^16原子/cm^2的劑量和7keV的能量下矽佈植物的原子濃度對FCVD二氧化矽膜的深度；曲線814顯示曲線812和813的總和。曲線圖821顯示在不同佈植條件下的氬佈植物之原子濃度對FCVD二氧化矽膜 深度。曲線822顯示在5x10^16原子/cm^2的劑量和50keV的能量下氬佈植物的原子濃度對FCVD二氧化矽膜的深度；曲線823顯示在10^16原子/cm^2的劑量和10keV的能量下氬佈植物的原子濃度對FCVD二氧化矽膜的深度；曲線824顯示曲線822和823的總和。如第8圖所示，藉由使用在不同佈植條件(例如劑量、能量、或上述兩者)下的多個佈植操作，沿著FCVD介電質膜的深度實現了大體上均勻的佈植物種分佈。
第9圖圖示依據本發明的一個實施例藉由佈植修改介電層特性的處理系統100之一個實施例的方塊圖。如第9圖所示，系統900具有處理腔室901。用以固持工件903的可移動台座902被放在處理腔室901中。台座902包含靜電夾盤「ESC」)、被嵌入ESC的直流電極、及冷卻/加熱基座。在一實施例中，ESC包含Al2O3材料、Y2O3、或電子元件製造技術領域中具有通常知識者習知的其他陶瓷材料。直流電源104被連接到台座102的直流電極。
如第9圖所示，工件903通過開口908被載入並放在台座902上。在一實施例中，該工件包含在基板上方的介電層，如上所述。離子源913被耦接到處理腔室901和電磁系統920。系統900包含入口911，用以接收一種或更多種氣體912並將該一種或更多種氣體供應到離子源913。離子源913被耦接到處理腔室，以從該一種或更多種氣體產生物種915。電磁系統920被用來塑造、 操縱及聚焦物種915，用於佈植到介電層中，如上所述。離子源913被耦接到電源910。物種915包含正離子，例如離子化原子、離子化分子、離子團簇、其他離子化粒子、或上述之任意組合。
電磁系統電源905被耦接到處理腔室901。如第9圖所示，壓力控制系統909提供壓力到處理腔室901。如第9圖所示，腔室901經由一個或更多個排氣出口916被排空，以排空在處理過程中在腔室中產生的揮發性產物。控制系統917被耦接到腔室901。控制系統917包含處理器918、耦接到處理器918的溫度控制器919、耦接到處理器918的記憶體920、以及耦接到處理器920的輸入/輸出裝置921。該處理器具有第一配置，以藉由控制到介電層的物種佈植來修改介電層的性質。該性質包含密度、應力、蝕刻選擇率、或上述之任意組合，如上所述。該處理器具有第二配置，用以調整物種的溫度、能量、劑量及質量中之至少一者以控制介電層性質，如上所述。該處理器具有第三配置，用以控制介電層的氧化，如上所述。該處理器具有第四配置，用以控制去除至少一部分的經修改介電層，如上所述。該處理器具有第五配置，用以控制去除圖案化硬遮罩層，同時使部分的經修改介電層保持完整。控制系統917設以進行本文所述的方法，而且可以是軟體或硬體或上述兩者的組合。記憶體920可以包括機器可存取存儲媒體(或更具體為電腦可讀存儲媒體)，該機器可存取存儲媒體上存儲體現本文所述的任一種或 更多種方法或功能的一個或更多個指令集(例如軟體)。在由控制系統917執行該軟體的過程中，該軟體還可以完全或至少部分地駐留在記憶體920內及/或處理器918內，記憶體920和處理器918還構成機器可讀存儲媒體。該軟體可以被進一步經由網路介面裝置(未圖示)透過網路(未圖示)傳送或接收。
處理系統100可以是所屬技術領域中習知的、任何類型的高性能半導體處理系統，例如但不限於離子佈植系統、電漿系統、或任何其他物種處理系統，用以製造電子元件。在一實施例中，系統900可以表示一種佈植系統，例如由位於美國加州聖克拉拉的應用材料公司製造的Beamline、Trident、Crion系統、或任何其他物種處理系統。
在上述的說明書中，已參照具體的例示性實施例描述了本發明的實施例。將明顯的是，可以在不偏離以下申請專利範圍中闡述的發明實施例之更寬精神和範圍下對本發明的實施例進行各種修改。因此，說明書和圖式應被以說明性的意義而不是限制性的意義看待。

Claims (18)

  1. 一種製造一電子元件的方法，包含以下步驟：供應物種到在一基板上的一可流動層；藉由將該物種佈植到該可流動層來調整該可流動層之一性質，其中該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合；以及氧化該可流動層。
  2. 如請求項1所述之方法，進一步包含以下步驟調整該物種之溫度、能量、劑量及質量中之至少一者，以控制該性質。
  3. 如請求項1所述之方法，其中該物種包含矽、氫、鍺、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。
  4. 如請求項1所述之方法，進一步包含以下步驟在該基板上形成複數個鰭結構；在該等鰭結構之間填充該可流動層；以及去除至少一部分的該可流動層。
  5. 如請求項1所述之方法，進一步包含以下步驟圖案化一硬遮罩層以形成複數個溝槽；將該可流動層填入該複數個溝槽中；以及去除至少一部分的圖案化硬遮罩層，同時使部分的該可流動層保持完整，其中該遮罩層係藉由佈植該物種進行修改，以提高該蝕刻選擇率。
  6. 如請求項1所述之方法，其中該可流動層作為一絕緣層、一硬遮罩層、或上述兩者。
  7. 一種製造一電子元件的方法，包含以下步驟：在一基板上的複數個特徵上沉積一可流動層；佈植物種到該複數個特徵上的該可流動層，以調整該可流動層與該複數個特徵中之至少一者的蝕刻選擇率；以及氧化該可流動層。
  8. 如請求項7所述之方法，進一步包含以下步驟調節該物種之溫度。
  9. 如請求項7所述之方法，進一步包含以下步驟在該複數個特徵上形成側壁間隔物；選擇性去除該複數個特徵中之至少一者。
  10. 如請求項7所述之方法，其中進一步包含以下步驟調整該物種之能量、劑量及質量中之至少一者，以控制該蝕刻選擇率。
  11. 如請求項7所述之方法，其中該可流動層為氧化物層、氮化物層、碳化物層、或上述之任意組合。
  12. 如請求項7所述之方法，其中該物種包含矽、氫、鍺、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。
  13. 一種製造一電子元件的設備，包含：一處理腔室，包含一台座，該台座用以固持一工件，該工件包含在一基板上的一可流動層；一離子源，被耦接到該處理腔室及一電磁系統，用以供應物種到該可流動層；一處理器，被耦接到該離子源，其中該處理器具有一第一配置，用以藉由控制到該可流動層的物種佈植來調整該可流動層之一性質，其中該性質包含密度、應力、薄膜收縮率、蝕刻選擇率、或上述之任意組合，以及其中該處理器具有一第三配置，用以控制氧化該可流動層。
  14. 如請求項13所述之設備，其中該可流動層作為一絕緣層、一硬遮罩層、或上述兩者。
  15. 如請求項13所述之設備，其中該處理器具有一第二配置，用以調整該物種之溫度、能量、劑量及質量中之至少一者，以控制該性質。
  16. 如請求項13所述之設備，其中該物種包含矽、氫、鍺、硼、碳、氧、氮、氬、氦、氖、氪、氙、氡、砷、磷或上述之任意組合。
  17. 如請求項13所述之設備，其中該處理器具有一第四配置，用以控制去除至少一部分的經修改可流動層。
  18. 如請求項13所述之設備，其中該可流動層被沉積在該基板上的一圖案化硬遮罩層上，並且該處理器具有一第五配置，用以控制去除該圖案化硬遮罩層，同時使部分的該經修改可流動層保持完整。
TW104130151A 2014-09-12 2015-09-11 利用佈植的可流動膜性質調諧 TWI669780B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/485,505 2014-09-12
US14/485,505 US20160079034A1 (en) 2014-09-12 2014-09-12 Flowable film properties tuning using implantation

Publications (2)

Publication Number Publication Date
TW201616603A TW201616603A (zh) 2016-05-01
TWI669780B true TWI669780B (zh) 2019-08-21

Family

ID=55455413

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104130151A TWI669780B (zh) 2014-09-12 2015-09-11 利用佈植的可流動膜性質調諧

Country Status (6)

Country Link
US (1) US20160079034A1 (zh)
JP (1) JP6678166B2 (zh)
KR (1) KR102591569B1 (zh)
CN (1) CN106716599A (zh)
TW (1) TWI669780B (zh)
WO (1) WO2016039935A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2811750C (en) 2010-08-23 2018-08-07 Exogenesis Corporation Method and apparatus for neutral beam processing based on gas cluster ion beam technology
US10202684B2 (en) 2010-08-23 2019-02-12 Exogenesis Corporation Method for neutral beam processing based on gas cluster ion beam technology and articles produced thereby
US9852902B2 (en) * 2014-10-03 2017-12-26 Applied Materials, Inc. Material deposition for high aspect ratio structures
SG11201703195QA (en) * 2014-10-24 2017-05-30 Versum Materials Us Llc Compositions and methods using same for deposition of silicon-containing film
US9859129B2 (en) * 2016-02-26 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method of the same
TWI692011B (zh) * 2016-07-20 2020-04-21 美商艾克索傑尼席斯公司 用於基於氣體簇離子束技術的中性束處理之方法及藉其製造之物件
US9824937B1 (en) * 2016-08-31 2017-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flowable CVD quality control in STI loop
US10460995B2 (en) * 2016-11-29 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a FinFET device
US10020401B2 (en) * 2016-11-29 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for straining a transistor gate through interlayer dielectric (ILD) doping schemes
US10177006B2 (en) * 2016-11-30 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process for making multi-gate transistors and resulting structures
US10354875B1 (en) * 2018-01-08 2019-07-16 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask
US10504777B2 (en) * 2018-02-13 2019-12-10 Raytheon Company Method of manufacturing wafer level low melting temperature interconnections
US10515802B2 (en) * 2018-04-20 2019-12-24 Varian Semiconductor Equipment Associates, Inc. Techniques for forming low stress mask using implantation
CN110943031B (zh) * 2018-09-21 2022-03-04 长鑫存储技术有限公司 半导体器件的制备方法
CN110265290B (zh) * 2019-06-27 2020-06-30 英特尔半导体(大连)有限公司 增强半导体蚀刻能力的方法
US20210175075A1 (en) * 2019-12-09 2021-06-10 Applied Materials, Inc. Oxygen radical assisted dielectric film densification
US11615984B2 (en) 2020-04-14 2023-03-28 Applied Materials, Inc. Method of dielectric material fill and treatment
US11615966B2 (en) * 2020-07-19 2023-03-28 Applied Materials, Inc. Flowable film formation and treatments
US11699571B2 (en) 2020-09-08 2023-07-11 Applied Materials, Inc. Semiconductor processing chambers for deposition and etch
US11887811B2 (en) 2020-09-08 2024-01-30 Applied Materials, Inc. Semiconductor processing chambers for deposition and etch
CN113506732A (zh) * 2021-06-21 2021-10-15 上海华力集成电路制造有限公司 一种减小FinFET器件伪栅极切断效应的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130217243A1 (en) * 2011-09-09 2013-08-22 Applied Materials, Inc. Doping of dielectric layers
US20130221491A1 (en) * 2012-02-23 2013-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors having controlled fin height and method of making

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02133926A (ja) * 1988-11-15 1990-05-23 Sanyo Electric Co Ltd 半導体装置の製造方法
JPH03180029A (ja) * 1989-12-08 1991-08-06 Mitsubishi Electric Corp 半導体装置の製造方法
EP0526244B1 (en) * 1991-07-31 2000-01-05 STMicroelectronics, Inc. Method of forming a polysilicon buried contact
JPH0950968A (ja) * 1995-08-04 1997-02-18 Hitachi Ltd 半導体素子製造方法および半導体素子
KR100286736B1 (ko) * 1998-06-16 2001-04-16 윤종용 트렌치 격리 형성 방법
DE19837395C2 (de) * 1998-08-18 2001-07-19 Infineon Technologies Ag Verfahren zur Herstellung eines eine strukturierte Isolationsschicht enthaltenden Halbleiterbauelements
JP3931016B2 (ja) * 1999-07-07 2007-06-13 沖電気工業株式会社 半導体装置及びその製造方法
US7166524B2 (en) * 2000-08-11 2007-01-23 Applied Materials, Inc. Method for ion implanting insulator material to reduce dielectric constant
JP3597122B2 (ja) * 2000-09-13 2004-12-02 シャープ株式会社 半導体装置の製造方法
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US7072695B2 (en) * 2004-02-17 2006-07-04 Nokia Corporation Mechanical interaction with a phone using a cradle
US7582555B1 (en) * 2005-12-29 2009-09-01 Novellus Systems, Inc. CVD flowable gap fill
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
JP2008160064A (ja) * 2006-11-28 2008-07-10 Toyota Motor Corp 半導体装置の製造方法
US7745352B2 (en) * 2007-08-27 2010-06-29 Applied Materials, Inc. Curing methods for silicon dioxide thin films deposited from alkoxysilane precursor with harp II process
KR101026486B1 (ko) * 2008-10-22 2011-04-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2012231007A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc 半導体装置の製造方法
US9240350B2 (en) * 2011-05-16 2016-01-19 Varian Semiconductor Equipment Associates, Inc. Techniques for forming 3D structures
US8871656B2 (en) * 2012-03-05 2014-10-28 Applied Materials, Inc. Flowable films using alternative silicon precursors
US8716765B2 (en) * 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8673723B1 (en) * 2013-02-07 2014-03-18 Globalfoundries Inc. Methods of forming isolation regions for FinFET semiconductor devices
SG11201505371UA (en) * 2013-02-19 2015-09-29 Applied Materials Inc Hdd patterning using flowable cvd film

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130217243A1 (en) * 2011-09-09 2013-08-22 Applied Materials, Inc. Doping of dielectric layers
US20130221491A1 (en) * 2012-02-23 2013-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors having controlled fin height and method of making

Also Published As

Publication number Publication date
KR20170051517A (ko) 2017-05-11
JP2017537455A (ja) 2017-12-14
TW201616603A (zh) 2016-05-01
WO2016039935A1 (en) 2016-03-17
US20160079034A1 (en) 2016-03-17
KR102591569B1 (ko) 2023-10-18
CN106716599A (zh) 2017-05-24
JP6678166B2 (ja) 2020-04-08

Similar Documents

Publication Publication Date Title
TWI669780B (zh) 利用佈植的可流動膜性質調諧
US10262878B2 (en) Fluorine contamination control in semiconductor manufacturing process
CN107154395B (zh) 半导体结构及其制造方法
US9209243B2 (en) Method of forming a shallow trench isolation structure
US8431453B2 (en) Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US9356120B2 (en) Metal gate transistor and method for tuning metal gate profile
US8741710B2 (en) Methods of fabricating semiconductor devices using a plasma process with non-silane gas including deuterium
CN106992146B (zh) 半导体结构、其制造方法及半导体制造装置
JP7128262B2 (ja) 半導体構造体および半導体構造体を製造する方法
US20210175075A1 (en) Oxygen radical assisted dielectric film densification
US20110195548A1 (en) Method of fabricating gate electrode using a treated hard mask
TW202002021A (zh) 半導體裝置及其形成方法
CN108122742A (zh) 半导体装置结构的制造方法
US10276369B2 (en) Material deposition for high aspect ratio structures
CN107887273A (zh) 鳍式场效应晶体管的形成方法
KR20220166338A (ko) 유전체 재료 충전 및 처리 방법들
US9881840B2 (en) Method of fabricating gate electrode using a treated hard mask
JP5387176B2 (ja) 半導体装置の製造方法
TWI757165B (zh) 半導體元件與方法
US9853025B1 (en) Thin film metallic resistors formed by surface treatment of insulating layer
CN107134450A (zh) 半导体器件及其制造方法
TWI798543B (zh) 半導體裝置及其製造方法
JP2004342960A (ja) 半導体装置および半導体装置の製造方法