KR20220166338A - 유전체 재료 충전 및 처리 방법들 - Google Patents

유전체 재료 충전 및 처리 방법들 Download PDF

Info

Publication number
KR20220166338A
KR20220166338A KR1020227039294A KR20227039294A KR20220166338A KR 20220166338 A KR20220166338 A KR 20220166338A KR 1020227039294 A KR1020227039294 A KR 1020227039294A KR 20227039294 A KR20227039294 A KR 20227039294A KR 20220166338 A KR20220166338 A KR 20220166338A
Authority
KR
South Korea
Prior art keywords
layer
low
dielectric material
oxygen
flowable
Prior art date
Application number
KR1020227039294A
Other languages
English (en)
Inventor
시 유
헤 렌
나오미 요시다
니콜라스 베키아리스
메훌 나익
마틴 제이 시몬스
징메이 리앙
메이-이 섹
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220166338A publication Critical patent/KR20220166338A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)

Abstract

본원의 실시예들은, FCVD(flowable chemical vapor deposition) 프로세스를 사용하여 증착된 로우-k 유전체 층들의 산소-기반 처리를 제공한다. FCVD 증착된 로우-k 유전체 층들의 산소-기반 처리는 바람직하게는, 공극들을 제거하면서 디바이스들의 커패시턴스 및 신뢰성에 대한 Ebd를 증가시킨다. 실시예들은 반도체 디바이스를 제조하기 위한 방법들 및 장치를 포함하며, 방법들은: 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료를 어닐링하고 로우-k 유전체 재료의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다.

Description

유전체 재료 충전 및 처리 방법들
[0001] 본 개시내용의 실시예들은 일반적으로, 유전체 층을 제조하고 유전체 층의 특성을 개질(modifying)시키는 전자 디바이스의 분야에 관한 것이다.
[0002] 유전체 재료들은 계속해서 감소하는 크기의 전자 디바이스들을 생산하기 위해 반도체 산업에서 폭넓게 사용된다. 일반적으로, 유전체 재료들은 갭-충전 막들, STI(shallow trench insulation)들, 비아 충전물들, 마스크들, 게이트 유전체들로서, 또는 다른 전자 디바이스 피처(feature)들로서 사용된다.
[0003] 유전체 재료들은 전형적으로, 실리콘 디옥사이드(SiO2)와 같은 실리콘 함유 재료들을 포함하고, FCVD(flowable chemical vapor deposition) 프로세스를 사용하여 전구체들로부터 유동성 재료(flowable material)로 형성될 수 있다. 유동성 실리콘 함유 재료 프로세스들, 예컨대, FCVD 프로세스를 사용하여 증착된 실리콘 함유 재료 층들은 일반적으로, 종래의 방법들을 사용하여 증착된 실리콘 함유 재료 층들과 비교할 때, 고 종횡비 피처들의 개선된 갭 충전 성능을 제공한다. 그러나, 본 발명자들은, FCVD 프로세스에 의해 전형적으로 제공되는 로우-k 유전체 재료 층들이, 로우-k 유전체 층들을 형성할 때 로우-k 유전체 막 밀도를 낮추거나 불량하게 하는 공극(void)들을 문제가 있게 포함한다는 것을 발견하였다.
[0004] 유동성 로우-k 재료가 그의 증착 후에 추가로 처리될 수 있지만, 본 발명자들은, 산소 처리 및 어닐링이, 산화로 인해 기판 상에 절삭 에칭(subtractive etch) 방법들에 의해 형성된 금속 라인들과 같은 하부 금속 피처들을 손상시킬 위험을 생성하거나, 그렇지 않으면 절삭 방법들에 의해 형성된 금속 라인들 사이의 공간(들)과 같은 고 종횡비(높이 대 폭 비) 개구들에 배치된 로우-k 함유 재료들을 처리하는 데 부적합하다는 것을 발견하였다. 예컨대, 고온 어닐링들은 막 수축 및 응력을 유도하여, 막의 균열, 박리, 또는 둘 모두를 초래하여, 딥 트렌치 및 비아 충전 애플리케이션들에서 유전체 막 형성을 방해할 수 있다. 추가로, 금속 라인의 산화는 디바이스 신뢰도를 낮추고, 예컨대, MOS(metal oxide semiconductor) 게이트 옥사이드에서 전기장을 낮출 수 있으며, 여기서 MOS 게이트 옥사이드가 파손되거나 절연 특성들(예컨대, 절연 파괴 강도(electrical breakdown strength) 또는 Ebd)이 비가역적으로 손실된다.
[0005] 따라서, 하나 이상의 금속 피처들의 산화를 제거 또는 감소시키면서 로우-k 유전체 층의 원하는 밀도 및/또는 다른 원하는 재료 특성들을 달성하기 위해 절삭 인터커넥트(subtractive interconnect)를 위한 로우-k 유전체 층을 형성하는 개선된 방법들이 필요하다.
[0006] 반도체 기판을 제조하기 위한 방법들 및 장치가 본원에서 제공된다. 일부 실시예들에서, 반도체 디바이스를 제조하는 방법은, 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다.
[0007] 일부 실시예들에서, 본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것으로, 방법은: 기판의 하나 이상의 패시베이팅된 피처(passivated feature)들 위에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기 위해 로우-k 유전체 재료의 유동성 층 전체에 걸쳐 산소를 주입(implanting)하는 단계를 포함하며, 하나 이상의 패시베이팅된 피처들은 산소가 하나 이상의 패시베이팅된 피처들의 금속 부분과 접촉하는 것을 방지하기에 충분한 두께를 갖는 보호 층을 포함한다.
[0008] 일부 실시예들에서, 본 개시내용은 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 반도체 디바이스를 제조하기 위한 방법을 야기하며, 방법은: 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료를 어닐링하고 로우-k 유전체 재료의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다.
[0009] 실시예들에서, 본 개시내용은 장치에 관한 것으로, 장치는, 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하고; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하고; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하고; 그리고 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키도록 구성된다.
[0010] 본 개시내용의 다른 그리고 추가의 실시예들이 아래에서 설명된다.
[0011] 위에서 간략히 요약되고 아래에서 더 상세히 논의되는 본 개시내용의 실시예들은 첨부된 도면들에 묘사된 본 개시내용의 예시적인 실시예들을 참조하여 이해될 수 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 범위를 제한하는 것으로 간주되지 않아야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1은 본 개시내용의 방법들에서 사용하기 위한 프로세싱 챔버의 개략적인 단면도이다.
[0013] 도 2a는 본 개시내용에 따른 처리를 위한 반도체 기판의 측면도이다.
[0014] 도 2b는 본 개시내용에 따른 처리를 위한 반도체 기판의 측면도이다.
[0015] 도 2c는 본 개시내용의 실시예들에 따른, 반도체 기판의 피처들 위에 증착된 패시베이션 층의 측면도이다.
[0016] 도 2d는 본 개시내용의 실시예들에 따른, 반도체 기판의 피처들 위에 증착된 유동성 층의 측면도이다.
[0017] 도 2e는 본 개시내용의 실시예들에 따른, 유동성 층과 접촉하는 산소를 도시한다.
[0018] 도 2f는 본 개시내용의 실시예들에 따른, 유동성 층 내로 산소를 주입 또는 혼입시키는 것을 도시한다.
[0019] 도 3은 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 흐름도이다.
[0020] 도 4는 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 실시예의 흐름도이다.
[0021] 도 5는 본 개시내용의 일 실시예에 따른 트라이-게이트(tri-gate) 트랜지스터 구조의 사시도이다.
[0022] 도 6은 본 개시내용의 일부 실시예들에 따른, 기판을 프로세싱하기 위한 방법들을 수행하기에 적합한 클러스터 툴을 묘사한다.
[0023] 이해를 용이하게 하기 위해, 도면들에 대해 공통인 동일한 엘리먼트들을 지정하기 위해 가능한 경우 동일한 참조 번호들이 사용되었다. 도면들은 실척대로 그려지지 않으며, 명확성을 위해 단순화될 수 있다. 일 실시예의 엘리먼트들 및 특징들은 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다.
[0024] 유동성 로우-k 유전체 재료가 상부에 배치되고 경화되는, 하나 이상의 패시베이팅된 금속 표면들을 갖는 반도체 디바이스를 형성하기 위한 방법들이 본원에서 제공된다. 실시예들에서, 본 개시내용은 반도체 디바이스를 제조하는 방법을 제공하며, 방법은: 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다. 본원에서 설명되는 본 발명의 방법들은 유리하게, 금속 하층(underlayer)의 산화를 회피하고 높은 접촉 저항 및 불량한 갭 충전 둘 모두를 회피하기 위해 금속 하층을 보호함으로써 개선된 금속 접촉부들, 비아들, 및 게이트들의 형성을 가능하게 하는 데 사용될 수 있다. 금속 피처 또는 금속 피처의 표면을 패시베이팅함으로써, 금속 하층의 순도는, 산소 또는 산소 함유 분자들이 그 위에 배치된 유동성 로우-k 유전체 층을 치밀화 및/또는 어닐링하는 동안 유지되어서, 접촉 저항을 감소시키고 공극들 또는 더 큰 시임(seam)들의 위험을 감소시키면서 디바이스 신뢰도를 개선할 수 있다.
[0025] 도 1은 본 개시내용의 방법들에서 사용하기에 적합한 프로세싱 챔버의 개략적인 단면도이다. 일부 실시예들에서, 프로세싱 챔버(100)는 챔버 덮개 조립체(101), 하나 이상의 측벽들(102), 및 챔버 베이스(104)를 포함하며, 이들은 함께 프로세싱 볼륨(120)을 정의한다. 챔버 덮개 조립체(101)는 챔버 덮개(103), 샤워헤드(112), 및 챔버 덮개(103)와 샤워헤드(112) 사이에 배치된 전기 절연 링을 포함하며, 이들은 플레넘(plenum)(122)을 정의한다. 챔버 덮개(103)를 관통해 배치된 가스 유입구(114)는 가스 소스(106)에 유동적으로(fluidly) 커플링된다. 일부 실시예들에서, 가스 유입구(114)는 추가로, 원격 플라즈마 소스(107)에 유동적으로 커플링된다. 복수의 개구들(118)이 관통하여 배치된 샤워헤드(112)는 프로세싱 가스들 또는 산소를 플레넘(122)으로부터 복수의 개구들(118)을 통해 프로세싱 볼륨(120) 내로 균일하게 분배하기 위해 사용된다.
[0026] 일부 실시예들에서, 전력 공급부(142), 이를테면 RF 또는 VHF 전력 공급부는, 스위치(144)가 제1 포지션에 배치될 때(도시된 바와 같음), 스위치(144)를 통해 챔버 덮개에 전기적으로 커플링된다. 스위치가 제2 포지션에 배치될 때(미도시), 전력 공급부(142)는 샤워헤드(112)에 전기적으로 커플링된다. 일부 실시예들에서, 스위치(144)는 선택적으로 제1 포지션에 있고, 전력 공급부(142)는 기판(115)으로부터 원격으로 있는 제1 플라즈마, 이를테면, 플레넘(122)에 배치된 원격 플라즈마(128)를 점화 및 유지하기 위해 사용된다. 일부 실시예들에서, 원격 플라즈마(128)는 프로세싱 가스들로 구성되며, 그 프로세싱 가스들은 플레넘 내로 유동되어, 프로세싱 가스들과 전력 공급부(142)로부터의 전력의 용량성 커플링에 의해 플라즈마로서 유지된다. 일부 실시예들에서, 스위치(144)는 제2 포지션에 있고, 전력 공급부(142)는 샤워헤드(112)와 기판 지지부(127) 상에 배치된 기판(115) 사이의 프로세싱 볼륨(120)에서 제2 플라즈마(미도시)를 점화 및 유지하기 위해 사용된다.
[0027] 일부 실시예들에서, 프로세싱 볼륨(120)은 진공 유출구(vacuum outlet)(113)를 통해 진공 소스, 이를테면 하나 이상의 전용 진공 펌프들에 유동적으로 커플링되며, 그 진공 소스는 프로세싱 볼륨(120)을 대기압-미만 압력(sub-atmospheric) 조건들로 유지하고, 그리고 프로세싱 볼륨(120)으로부터 프로세싱 및 다른 가스들을 진공배기(evacuate)시킨다. 프로세싱 볼륨(120)에 배치된 기판 지지부(127)는 지지 샤프트(124) 상에 배치되며, 지지 샤프트(124)는, 챔버 베이스(104) 아래의 구역에서 벨로우즈(미도시)에 의해 둘러싸이는 것과 같이, 챔버 베이스(104)를 통해 밀봉식으로 연장된다. 지지 샤프트(124)는 제어기(140)에 커플링되며, 제어기(140)는, 기판(115)의 프로세싱 동안 기판(115)을 지지하기 위해, 그리고 프로세싱 챔버(100)로 그리고 프로세싱 챔버(100)로부터 기판(115)을 이송하기 위해, 지지 샤프트(124), 및 지지 샤프트(124) 상에 배치된 기판 지지부(127)를 상승 및 하강시키도록 모터를 제어한다.
[0028] 실시예들에서, 기판(115)은 하나 이상의 측벽들(102) 중 하나 내의 개구(126)를 통해 프로세싱 볼륨(120) 내에 로딩되며, 개구(126)는 기판(115) 프로세싱 동안 도어 또는 밸브(미도시)에 의해 통상적으로 밀봉된다. 실시예들에서, 기판(115)은, 기판 지지부를 통해 이동가능하게 배치된 복수의 리프트 핀(lift pin)들(미도시)을 포함하는 종래의 리프트 핀 시스템(미도시)을 사용하여, 기판 지지부(127)의 표면으로 그리고 기판 지지부(127)의 표면으로부터 이송된다. 전형적으로, 복수의 리프트 핀들은 아래로부터 리프트 핀 후프(미도시)와 접촉되고, 그리고 기판 지지부(127)의 표면 위로 연장되도록 이동되어, 기판 지지부(127)의 표면으로부터 기판(115)을 리프팅하고, 로봇 핸들러에 의한 접근을 가능하게 한다. 리프트 핀 후프(미도시)가 하강 포지션에 있을 때, 복수의 리프트 핀들의 최상부들은 기판 지지부(127)의 표면과 동일한 높이에 있거나 또는 기판 지지부(127)의 표면 아래에 있도록 위치되고, 기판이 기판 지지부(127)의 표면 상에 놓인다. 기판 지지부는 기판 지지부 상의 기판의 배치 또는 기판 지지부로부터의 기판(115)의 제거를 위해 개구(126) 아래에 있는 하강 포지션과 기판(115)의 프로세싱을 위한 상승 포지션 사이에서 이동가능하다. 일부 실시예들에서, 기판 지지부(127), 및 기판 지지부(127) 상에 배치된 기판(115)은, 기판 지지부에 배치된 저항성 가열 엘리먼트(129) 및/또는 하나 이상의 냉각 채널들(137)을 사용하여, 원하는 프로세싱 온도로 유지된다. 전형적으로, 냉각 채널들(137)은 냉각제 소스(133), 이를테면, 비교적 높은 전기 저항을 갖는 변형된(modified) 물 소스 또는 냉매 소스에 유동적으로 커플링된다. 일부 실시예들에서, 기판은 프로세싱 챔버(100) 내에 배치되며, 프로세싱 챔버(100)는, 아래에서 추가로 설명되는 바와 같이, 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하고; 그리고 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키도록 구성된다.
[0029] 일부 실시예들에서, 프로세싱 챔버(100)는 추가로, 프로세싱 볼륨(120)에 가스상 처리 라디칼들을 제공하는 원격 플라즈마 소스(107)에 커플링된다. 전형적으로, RPS(remote plasma source)는 ICP(inductively coupled plasma) 소스, CCP(capacitively coupled plasma) 소스, 또는 마이크로파 플라즈마 소스를 포함한다. 일부 실시예들에서, 원격 플라즈마 소스는 독립형 RPS 유닛이다. 다른 실시예들에서, 원격 플라즈마 소스는 프로세싱 챔버(100)와 유체 연통하는 제2 프로세싱 챔버이다. 다른 실시예들에서, 원격 플라즈마 소스는 챔버 덮개(103)와 샤워헤드(112) 사이의 플레넘(122)에서 점화 및 유지되는 원격 플라즈마(128)이다.
[0030] 도 2a는 본 개시내용에 따른 전자 디바이스 구조(200)의 측면도이다. 실시예들에서, 전자 디바이스 구조(200)는 기판(201)을 포함한다. 일부 실시예들에서, 기판(201)은 반도체 재료, 예컨대, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 재료 기반 재료, 또는 이들의 임의의 조합을 포함한다. 일부 실시예들에서, 기판은 통합 디바이스에 적합하다. 실시예들에서, 기판(201)은 실리콘(Si), 실리콘 옥사이드, 이를테면, 실리콘 모노옥사이드(SiO) 또는 실리콘 디옥사이드(SiO2), 실리콘 나이트라이드(이를테면, SiN) 등 중 하나 이상으로 형성되거나 이를 포함할 수 있다. 비-제한적인 실시예들에서, 기판(201)은 유전체 재료 또는 유전체 재료 층으로 형성될 수 있거나, 또는 SiN, SiO 등과 같은 위에서 설명된 것과 동일한 재료들로 제조될 수 있다. 실시예들에서, 로우-k 유전체 재료는 기판(201) 또는 기판(201)의 층(예컨대, 실리콘 옥사이드보다 작은, 또는 약 3.9 미만의 유전 상수를 갖는 재료) 등으로서 적합할 수 있다. 또한, 기판(201)은 재료들의 추가적인 층들을 포함할 수 있거나, 또는 기판(201) 내에, 기판(201) 상에, 또는 기판(201) 아래에 형성된 하나 이상의 완성된(completed) 또는 부분적으로 완성된 구조들 또는 디바이스들(미도시)을 가질 수 있다. 일부 실시예들에서, 기판(201)은 임의의 수의 피처들(이를테면, 복수의 트렌치들, 비아들, 자기-정렬 비아들, 자기-정렬 접촉 피처들, 듀얼 다마신 구조들 등)을 포함할 수 있거나, 또는 다수의 프로세스 애플리케이션들, 이를테면, 듀얼-다마신 제작 프로세스들, 자기-정렬 접촉 피처 프로세싱 등에서 사용하기에 적합할 수 있다.
[0031] 실시예들에서, 기판(201)은 임의의 크기 또는 형상으로 제한되지 않을 수 있다. 기판(201)은, 특히, 200 mm 직경, 300 mm 직경 또는 다른 직경들, 이를테면, 450 mm를 갖는 원형 웨이퍼일 수 있다. 기판(201)은 또한, 임의의 다각형, 정사각형, 직사각형, 만곡형 또는 다르게는 비-원형 워크피스, 이를테면, 평판 디스플레이들의 제작에서 사용되는 다각형 유리 기판일 수 있다.
[0032] 일부 실시예들에서, 아래의 도 3에서 설명되는 방법(300)은 도 2a - 도 2f에 묘사된 바와 같이 기판을 프로세싱하는 스테이지들과 관련하여 아래에서 설명된다. 본원에서 설명되는 방법들은, 독립형 구성으로 또는 하나 이상의 클러스터 툴들, 예컨대 도 6에 도시된 바와 같은 통합 툴(600)(즉, 클러스터 툴) 또는 이를테면, 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 것들의 일부로서 제공될 수 있는 개별 프로세스 챔버들, 이를테면, 프로세싱 챔버(100) 또는 에칭 챔버들에서 수행될 수 있다. 다른 제조사들로부터 입수가능한 것들을 포함하는 다른 프로세싱 챔버들이 또한, 본 개시내용으로부터 이익을 얻도록 구성될 수 있다.
[0033] 도 2a를 참조하면, 실시예들에서, 기판(201)은 상부에 배치된 블랭킷 금속 층과 같은 금속 층(209)을 포함한다. 실시예들에서, 금속 층(209)은 집적 회로들을 위한 금속화 인터커넥트 층(metallization interconnect layer)들을 형성하기 위해 패터닝되거나 에칭되기에 충분한 두께로 증착된다. 일 실시예에서, 금속 층(209)은, 구리(Cu), 알루미늄(Al), 인듐(In), 주석(Sn), 납(Pb), 은(Ag), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 카드뮴(Cd), 금(Au), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 백금(Pt), 또는 이들의 조합들 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 층(209)은 루테늄(Ru), 몰리브덴(Mo), 구리(Cu), 텅스텐(W), 알루미늄(Al), 또는 이들의 조합들 중 하나 이상을 포함한다. 일부 실시예들에서, 금속 층(209)은, CVD(chemical vapor deposition), 예컨대 PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 하나 이상의 증착 기법들을 사용하여 기판(201) 상에 증착된 하나 이상의 금속 층들을 포함한다.
[0034] 이제 도 2b 및 도 3을 참조하면, 일부 실시예들에서, 금속 층(209)은 복수의 피처들, 이를테면, 피처들(203, 204 및 205)을 형성하기 위해 에칭된다. 예컨대, 반도체 디바이스를 제조하는 방법(300)을 참조하면, 방법(300)은 프로세스 시퀀스(302)에서, 최상부 표면(134), 제1 측면(135), 및 제2 측면(136)을 갖는 하나 이상의 금속 라인들(132)을 형성하기 위해, 기판(201)의 정상에 배치된 금속 층(209)을 에칭하는 단계를 포함한다. 도 2b에 도시된 바와 같이, 복수의 트렌치들, 이를테면, 트렌치(131 및 131')는 기판(201) 상에서 하나 이상의 금속 라인들(132)과 같은 피처들 사이에 형성된다. 실시예들에서, 트렌치는 최하부 부분(232), 및 대향 측벽들(233 및 234)을 갖는다. 최하부 부분(232)은 피처들(204 및 205) 사이의, 기판(201)의 노출된 부분이다. 측벽(233)은 피처(205)의 측벽이고, 측벽(234)은 피처(204)의 측벽이다. 일부 실시예들에서, 금속 층(209)의 하나 이상의 층들은, 피처들(203, 204 및 205)과 같은 피처들을 형성하기 위해, 전자 디바이스 제조 분야의 당업자에게 알려진 패터닝 및 에칭 기법들을 사용하여 패터닝 및 에칭된다. 일 실시예에서, 금속 층(209)의 피처들 각각은 하나 이상의 층들의 스택이다. 일 실시예에서, 금속 층(209)의 피처들은 전자 디바이스들, 예컨대 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 및 임의의 다른 능동 및 수동 전자 디바이스들의 피처들이다. 일부 실시예들에서, 금속 층(209)은 기판(201) 상에 형성된 하나 이상의 반도체 핀(semiconductor fin)들을 형성하기 위해 에칭된다. 일부 실시예들에서, 피처들(예컨대, 203, 204 및 205)은, 예컨대 도 5에 도시된 트라이-게이트 트랜지스터(트랜지스터(500))와 같은 다수의 트랜지스터들을 포함하는 트라이-게이트 트랜지스터 어레이를 형성하기 위한 핀 구조들이다.
[0035] 일부 실시예들에서, 피처들(203, 204 및 205)의 높이는 약 30 nm 내지 약 500 nm(나노미터)의 대략적인 범위에 있다. 일부 실시예들에서, 피처들(203 및 204) 사이의 거리는 약 2 nm 내지 약 100 nm이다. 일부 실시예들에서, 금속 피처들(예컨대 203, 204 및 205) 사이의 공간은 2:1 또는 20:1과 같은 고 종횡비(높이 대 폭)를 갖는 것으로 특징화된다.
[0036] 일부 실시예들에서, 피처들(203, 204 및 205)은 전도성 층을 포함하거나 전도성 재료로 제조된다. 일 실시예에서, 디바이스 층(202)의 피처들은 금속, 이를테면, 위에서 설명된 것들, 예컨대, 구리(Cu), 알루미늄(Al), 인듐(In), 주석(Sn), 납(Pb), 은(Ag), 안티모니(Sb), 비스무트(Bi), 아연(Zn), 카드뮴(Cd), 금(Au), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크롬(Cr), 철(Fe), 망간(Mn), 티타늄(Ti), 하프늄(Hf), 탄탈(Ta), 텅스텐(W), 바나듐(V), 몰리브덴(Mo), 팔라듐(Pd), 금(Au), 백금(Pt), 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 전도성 층, 또는 이들의 임의의 조합을 포함한다.
[0037] 도 2c에 도시된 바와 같이, 패시베이션 층(215)이 디바이스 층(202)의 피처들(203, 204 및 205)과 같은 피처들 위에 증착된다. 예컨대, 도 3의 프로세스 시퀀스(304)를 참조하면, 방법은 하나 이상의 금속 라인들(132)과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면(134), 제1 측면(135), 및 제2 측면(136)의 정상에 패시베이션 층을 증착하는 단계를 포함한다. 일부 실시예들에서, 프로세스 시퀀스(304)는 진공을 파괴하지 않으면서 프로세싱 시스템에서 수행된다. 실시예들에서, 도 2c에 도시된 바와 같이, 패시베이션 층(215)은 디바이스 층(202)의 피처들 각각의 최상부 표면(134)을 커버한다. 일부 실시예들에서, 패시베이션 층(215)은 나중의 스테이지에서의 산소 접촉으로부터 디바이스 층(202)의 피처들을 보호하기 위해 증착된다. 일부 실시예들에서, 패시베이션 층(215)은 하드 마스크 층이다. 일부 실시예들에서, 패시베이션 층은 최상부 표면(134) 및 측벽들, 이를테면, 디바이스 층(202)의 피처들 각각의 제1 측면(135) 및 제2 측면(136)을 커버한다. 일부 실시예들에서, 패시베이션 층(215)은 나이트라이드 층, 예컨대, 실리콘 나이트라이드, 티타늄 나이트라이드, 또는 카본계 막, 이를테면, SiC, 다른 보호 층, 또는 이들의 임의의 조합이다. 일부 실시예들에서, 패시베이션 층(215)은 실리콘 나이트라이드, 실리콘 카본 나이트라이드(SiCN), 또는 SiBCN을 포함한다. 일부 실시예들에서, 패시베이션 층(215)은 에칭 스톱(etch stop) 재료, 예컨대 알루미늄 나이트라이드(AlN)와 실리콘 나이트라이드, 실리콘 카본 나이트라이드(SiCN), 또는 SIBCN의 조합을 포함할 수 있다. 일부 실시예들에서, 패시베이션 층(215)은 실리콘 나이트라이드, 실리콘 카본 나이트라이드(SiCN), 또는 SIBCN과 함께 선택적 금속 캡, 예컨대 코발트(Co)를 포함할 수 있다. 일부 실시예들에서, 패시베이션 층은 전적으로, 산소가 없는 재료로 제조된다.
[0038] 일부 실시예에서, 패시베이션 층(215)의 두께는 약 1 nm 내지 약 50 nm, 이를테면, 1 nm 내지 25 nm 또는 1 nm 내지 5 nm이다. 일부 실시예들에서, 패시베이션 층(215)의 두께는, 산소가 최상부 표면(134) 및 측벽들, 이를테면, 디바이스 층(202)의 피처들 각각의 제1 측면(135) 및 제2 측면(136)과 접촉하는 것을 방지하기에 충분하다.
[0039] 일부 실시예들에서, 패시베이션 층(215)은, CVD(chemical vapor deposition), 예컨대 PECVD(Plasma Enhanced Chemical Vapor Deposition), PVD(physical vapor deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 증착 기법들과 같은(그러나 이에 제한되지 않음) 하나 이상의 증착 기법들을 사용하여 증착될 수 있다.
[0040] 도 2d는 본 개시내용에 따른 전자 디바이스 구조(210)의 측면도를 도시한다. 실시예들에서, 전자 디바이스 구조(210)는 유동성 층(206)이 디바이스 층(202)의 피처들 위에, 이를테면, 디바이스 층(202)의 피처들의 정상에 그리고 피처들 주위에 증착된 후의 기판(201)을 포함한다. 일부 실시예들에서, 도 3 및 프로세스 시퀀스(306)에 도시된 바와 같이, 본 개시내용의 방법들은 하나 이상의 금속 라인들(132)을 커버하기에 충분한 두께로 패시베이션 층(215)의 정상에 로우-k 유전체 재료의 유동성 층(206)을 증착하는 단계를 포함한다. 실시예들에서, 본 개시내용의 방법들은 하나 이상의 금속 라인들(132)을 커버하기에 충분한 두께로 패시베이션 층(215)의 정상에 옥사이드 재료의 유동성 층을 증착하는 단계를 포함한다. 일부 실시예들에서, 유동성 층(206)은, 디바이스 층의 피처들의 최상부 부분들, 측벽들, 및 트렌치들의 최하부 부분들, 이를테면, 최하부 부분(232) 상에 증착된 패시베이션 층(215)을 커버한다. 일부 실시예들에서, 유동성 층(206)은 기판(201)의 부분들 상에 증착되어, 디바이스 층(202)의 피처들 사이의 공간을 충전한다. 일 실시예에서, 유동성 층(206)은 로우-k 유전체 층이다. 본원에서 사용하기에 적합한 로우-k 유전체 재료의 비-제한적인 예들은, 카본 도핑된 옥사이드들 또는 이들의 변형들, 예컨대, 플루오르화 카본, 나노클러스터링 실리카(NCS), 메조포러스 옥사이드들, 또는 유기 "스핀-온(spin-on)" 재료들, BLACK DIAMOND® 브랜드 막 층들, 예컨대 캘리포니아, 산타클라라의 Applied Materials Inc.로부터 입수가능한 BD1, BDII 및 BD3을 포함할 수 있다. 실시예들에서, 다른 적합한 로우-k 유전체 재료들, 예컨대 약 2.4 내지 2.5의 유전 상수를 갖는 재료들이 또한, 본원에서 설명되는 실시예에 따라 활용될 수 있다. 일부 실시예들에서, 유동성 층(206)은 옥사이드 층, 예컨대, 실리콘 옥사이드(예컨대, SiO2), 알루미늄 옥사이드(Al2O3), 또는 다른 옥사이드 층, 나이트라이드 층, 예컨대, 실리콘 나이트라이드(예컨대, Si3N4), 또는 다른 나이트라이드 층, 카바이드 층(예컨대, 카본, SiOC), 또는 다른 카바이드 층, 옥사이드 나이트라이드 층(예컨대, SiON), 또는 이들의 임의의 조합이다. 실시예들에서, 알루미늄 옥사이드(Al2O3)만이 로우-k 유전체 재료에 포함된다. 실시예들에서, 프로세스 시퀀스(306)는 진공을 파괴하지 않으면서 프로세싱 시스템에서 수행된다.
[0041] 일부 실시예들에서, 증착 직후(as deposited)의 유동성 층(206)의 밀도는 예컨대, 약 1.5 g/cm3 이하이다. 일부 실시예들에서, 유동성 층(206)의 밀도는, 본 개시내용의 방법들에 의해, 이를테면, 1.5 g/cm3 초과의 양으로 증가된다. 일반적으로, 재료의 밀도는 단위 부피당 재료의 질량(질량을 부피로 나눈 값)을 지칭한다. 일부 실시예들에서, 유동성 층(206)은 기공들(미도시)을 갖는다. 일부 실시예들에서, 재료 내의 기공들은, 고려되는 재료 이외의 것(예컨대, 공기, 진공, 액체, 고체, 또는 가스 또는 가스상 혼합물)을 함유하는 구역들을 지칭하므로, 유동성 층의 밀도는 위치에 따라 변한다.
[0042] 일부 실시예들에서, 유동성 층(206)은 실리콘 함유 재료의 유동성 층으로서 현상된 유동성 CVD 막이며, 증착-직후의 막은 전형적으로 Si-H, Si-N, 및 -NH 결합들을 함유한다. 그런 다음, 막은 본 개시내용에 따라 경화 및 어닐링을 통해 산화 환경에서 Si-O 네트워크로 변환된다. 일부 실시예들에서, 유동성 층(206)은, 캘리포니아, 산타클라라에 소재하는 Applied Materials, Inc.에 의해 개발된 하나 이상의 FCVD(flowable chemical vapor deposition) 증착 기법들, 또는 전자 디바이스 제조 분야의 당업자에게 알려진 다른 FCVD 증착 기법들을 사용하여 증착된다. 일부 실시예들에서, 유동성 층(206)의 두께는 약 30 nm 내지 약 500 nm이다. 일부 실시예들에서, 유동성 층(206)의 두께는 약 40 nm 내지 약 100 nm이다.
[0043] 일부 실시예들에서, 유동성 층(206)은 갭 충전 층으로서 작용한다. 일부 실시예들에서, 유동성 층(206)은 기판의 일 부분 위에서 갭 충전 층으로서 작용하고, 기판의 다른 부분 위에서 하드마스크 층으로서 작용한다. 일부 실시예들에서, 유동성 층(206)은 2:1 또는 20:1과 같은 고-종횡비(높이 대 폭) 피처에서 갭 충전 층으로서 작용하며, 여기서 피처는 20 나노미터 미만의 폭을 갖는다.
[0044] 이제 도 2e를 참조하면, 본 개시내용의 일부 실시예들에 따라, 산소 함유 재료들, 이를테면, 산소 분자들(211), 오존, 또는 이들의 조합들이 유동성 층(206)과 접촉한다. 도 3을 참조하면, 방법(300)은 프로세스 시퀀스(308)에서, 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층(206)을 산소와 접촉시키는 단계를 포함한다. 일부 실시예들에서, 기판 상에 배치된 실리콘 함유 재료의 유동성 층은, 실리콘 함유 재료의 유동성 층을 어닐링하고 그리고/또는 실리콘 함유 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 복수의 산소, 오존, 또는 이들의 조합들과 접촉된다. 예컨대, 재료의 밀도는, 로우-k 유전체 재료의 유동성 층을 어닐링하기에 충분한 조건들 하에서 산소와 접촉한 후에 5배 내지 100배 증가될 수 있다. 일부 실시예들에서, 로우-k 유전체 재료의 유동성 층은 옥사이드 층, 나이트라이드 층, 카바이드 층, 옥시나이트라이드 층, 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 로우-k 유전체 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계는 760 Torr 내지 40,000 Torr의 압력에서 이루어진다. 일부 실시예들에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계는 100℃ 내지 400℃의 온도에서 이루어진다. 일부 실시예들에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계는 최대 10분의 지속기간 동안 이루어진다. 일부 실시예들에서, 산소는 로우-k 유전체 재료의 유동성 층의 최상부 부분 및 최하부 부분을 통해 침투한다. 일부 실시예들에서, 금속 층은 루테늄, 몰리브덴, 구리, 텅스텐, 또는 알루미늄 중 하나 이상을 포함한다. 일부 실시예들에서, 산소는 반응 가스 내에 배치되며, 반응 가스는 수소, 질소, 또는 이들의 조합들 중 하나 이상을 포함한다. 일부 실시예들에서, 패시베이션 층은 실리콘 나이트라이드(Si3N4), 실리콘 카바이드(SiC), 실리콘 카르복시 나이트라이드(SiCN) 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 반도체 디바이스는 3.0 내지 3.2의 커패시턴스(적분-k 값)에서 5 MV/cm 초과의 Ebd를 특징으로 한다. 일부 실시예들에서, 반도체 디바이스를 제조하는 방법은 자외선 광으로 로우-k 유전체 재료의 유동성 층을 경화시키는 단계를 더 포함한다.
[0045] 일부 실시예들에서, 복수의 산소 분자들은 반응 가스 내에 배치되며, 반응 가스는 산소(O2), 수소(H2) 또는 질소(N2) 중 하나 이상을 포함한다. 예컨대, 반응 가스는 산소와 혼합된 수소 또는 질소와 혼합된 수소의 혼합물을 포함할 수 있으며, 혼합물은 산소, 오존, 또는 이들의 조합들을 포함한다. 실시예들에서, 반응 가스는 산소 분자들을 포함하고, 최대 95%의 수소를 더 포함할 수 있다.
[0046] 도 2f 및 전자 디바이스 구조(210)를 참조하면, 본 개시내용의 실시예들에 따른, 복수의 산소 분자들, 이를테면, 산소 분자들(211)을 유동성 층(206) 내에 주입하는 단계가 도시된다. 도 2f에 도시된 바와 같이, 복수의 산소 분자들, 이를테면, 산소 분자들(211)이 유동성 층(206)에 공급된다. 일부 실시예들에서, 복수의 산소 분자들은 산소 라디칼들을 배제한다. 실시예들에서, 복수의 산소 분자들은 유동성 층(206)의 1/3 부분 최상부 부분, 최상부 절반, 또는 최상부 2/3 부분에 침투하거나 그에 혼입된다. 일부 실시예들에서, 복수의 산소 분자들은 유동성 층(206) 전부에 걸쳐 침투하기에 충분한 조건들 하에서 공급된다. 일부 실시예들에서, 복수의 산소 분자들은 유동성 층(206) 전부에 걸쳐 주입하기에 그리고 혼입되기에 충분한 조건들 하에서 공급된다. 실시예들에서, 패시베이션 층(215)은 유동성 층(206) 내의 산소 분자들(211)과 같은 산소 분자들이 디바이스 층(202)의 피처들(203, 204 및 205)과 같은 금속 라인들과 접촉 및/또는 반응하는 것을 방지한다.
[0047] 일부 실시예들에서, 복수의 산소 분자들은 유동성 층(206)의 밀도를 증가시키기에 충분한 양으로 공급된다. 일부 실시예들에서, 산소 분자들(211)은 유동성 층(206)의 밀도를 증가시키기에 충분한 양으로 그리고 유동성 층(206)의 밀도를 증가시키기에 적합한 조건들 하에서 공급된다. 일부 실시예들에서, 밀도는 밀도의 변화들을 표시하는 WERR(wet etch rate ratio)과 같은 프록시들을 포함하는 당해 기술 분야에 알려진 기법들에 의해 측정가능하다. 일부 실시예들에서, 본 개시내용에 따르면, 로우-k 유전체 재료의 처리된 유동성 층이 형성되고, 0분 내지 2분의 에칭 지속기간 후에, 희석 HF에서 약 9 내지 10의 WERR(wet etch rate ratio)을 갖는다. 실시예들에서, 습식 에칭 레이트 비는 희석 HF(예컨대, 1:100 HF)를 사용하여 열 실리콘 옥사이드 막에 대해 측정된다.
[0048] 이제 도 4를 참조하면, 본 개시내용의 일부 실시예들에 따른, 반도체 디바이스를 제조하는 방법의 흐름도가 도시된다. 실시예들에서, 방법(400)은, 프로세스 시퀀스(402)에서, 기판의 하나 이상의 패시베이팅된 피처들 위에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 프로세스 시퀀스(404)에서, 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기 위해 로우-k 유전체 재료의 유동성 층 전체에 걸쳐 산소를 주입하는 단계를 포함하며, 하나 이상의 패시베이팅된 피처들은 산소가 하나 이상의 패시베이팅된 피처들의 금속 부분과 접촉하는 것을 방지하기에 충분한 두께를 갖는 보호 층을 포함한다. 일부 실시예들에서, 보호 층은 실리콘 나이트라이드(Si3N4), 실리콘 카바이드(SiC), 실리콘 카르복시 나이트라이드(SiCN) 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 보호 층은 위에서 설명된 패시베이션 층과 동일하다. 일부 실시예들에서, 반도체 디바이스는 3.0 내지 3.2의 커패시턴스(적분-k 값)에서 5 MV/cm 초과의 Ebd를 특징으로 한다. 일부 실시예들에서, 보호 층은 약 1 내지 2 나노미터의 두께를 갖는다. 일부 실시예들에서, 로우-k 유전체 재료의 유동성 층이 자외선 광과 접촉된다. 일부 실시예들에서, 보호 층에는 산소가 없다.
[0049] 이제 도 5를 참조하면, 본 개시내용의 실시예들에 따른 트라이-게이트 트랜지스터(트랜지스터(500))의 사시도가 도시된다. 일부 실시예들에서, 핀(fin)(502)을 포함하는 핀 층이 기판(501) 상에 형성된다. 일부 실시예들에서, 핀 층은 A-A1 축을 따른 핀(502)의 단면도를 나타낸다. 일 실시예에서, 트라이-게이트 트랜지스터(트랜지스터(500))는, 다수의 트라이-게이트 트랜지스터들을 포함하는 트라이-게이트 트랜지스터 어레이의 일부이다. 일부 실시예들에서, 도 2a - 도 2f와 관련하여 위에서 설명된 바와 같이, 본 개시내용에 따라 산소를 주입함으로써 개질된 유동성 유전체 층은, 기판(501) 상의 다른 디바이스들로부터 하나의 전자 디바이스를 격리시키는 필드 격리(예컨대, STI) 구역들을 제공하기 위해 기판(501) 상에서 핀(502) 근처에 형성된다. 일부 실시예들에서, 핀(502)은 기판(501)의 최상부 면으로부터 돌출된다. 핀(502)은 임의의 잘 알려진 반도체 재료로 형성될 수 있다. 일부 실시예들에서, 게이트 유전체 층(미도시)이 핀(502)의 3개의 측면들 상에 증착된다. 일부 실시예들에서, 게이트 유전체 층은 핀(502)의 대향 측벽들 및 최상부 표면 상에 형성된다. 도 5에 도시된 바와 같이, 게이트 전극(506)은 핀(502) 상의 게이트 유전체 층 상에 증착된다. 도 5에 도시된 바와 같이, 게이트 전극(506)은 핀(502) 상의 게이트 유전체 층 상에 그리고 그 주위에 패닝된다(fanned). 일부 실시예들에서, 도 5에 도시된 바와 같이, 드레인 구역(505) 및 소스 구역(503)은 핀(502) 내의 게이트 전극(506)의 대향 측면들에 형성된다.
[0050] 이제 도 6을 참조하면, 본원에서 설명되는 방법들은 독립형 구성으로 또는 하나 이상의 클러스터 툴들, 예컨대 도 6과 관련하여 아래에서 설명되는 통합 툴(600)(즉, 클러스터 툴)의 일부로서 제공될 수 있는 개별 프로세스 챔버들에서 수행될 수 있다. 실시예들에서, 클러스터 툴은, 본원에서 설명되는 바와 같은, 기판을 프로세싱하기 위한 방법(300)과 같은 방법들을 수행하도록 구성되며, 방법(300)은: 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다. 실시예들에서, 클러스터 툴은, 본원에서 설명되는 바와 같은, 기판을 프로세싱하기 위한 방법(400)과 같은 방법들을 수행하도록 구성되며, 방법(400)은: 기판 위의 하나 이상의 패시베이팅된 피처들 위에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기 위해 로우-k 유전체 재료의 유동성 층 전체에 걸쳐 산소를 주입하는 단계를 포함하며, 하나 이상의 패시베이팅된 피처들은 산소가 하나 이상의 패시베이팅된 피처들의 금속 부분과 접촉하는 것을 방지하기에 충분한 두께를 갖는 보호 층을 포함한다. 실시예들에서, 클러스터 툴은, 제조 프로세스 시퀀스들 동안, 형성된 금속 피처들이 산소와 접촉하는 것을 방지하기 위해 진공 하에서 동작하도록 구성된다. 예컨대, 금속 라인들을 형성하기 위해 블랭킷 금속 층을 에칭한 후에, 클러스터 툴은 금속 라인들이 산소와 접촉하는 것을 방지하기 위해 진공 하에서 동작하도록 구성된다. 실시예들에서, 클러스터 툴은 추가적인 챔버들을 포함하도록 구성될 수 있다. 선택적 금속 증착을 위한 추가적인 챔버의 비-제한적인 예들은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 VOLTA® 브랜드 프로세싱 챔버를 포함한다. 통합 툴(600)의 예들은 캘리포니아, 산타클라라의 Applied Materials, Inc.로부터 입수가능한 CENTURA® 및 ENDURA® 통합 툴들을 포함한다. 그러나, 본원에서 설명되는 방법들은, 적합한 프로세스 챔버들이 커플링된 다른 클러스터 툴들을 사용하여 또는 다른 적합한 프로세스 챔버들에서 실시될 수 있다. 예컨대, 일부 실시예들에서, 위에서 논의된 본 발명의 방법들은 유리하게, 프로세싱 동안 진공 파괴(vacuum break)들이 제한되도록 또는 진공 파괴들이 없도록 통합 툴에서 수행될 수 있다.
[0051] 실시예들에서, 통합 툴(600)은 통합 툴(600) 내외로 기판들을 이송하기 위한 2개의 로드 록 챔버들(606A, 606B)을 포함할 수 있다. 전형적으로, 통합 툴(600)이 진공 하에 있기 때문에, 로드 록 챔버들(606A, 606B)은 통합 툴(600) 내로 도입되는 기판들을 "펌핑 다운"할 수 있다. 제1 중앙 이송 챔버(650)는 로드 록 챔버들(606A, 606B) 사이에서 기판들을 이송할 수 있는 제1 로봇(610), 및 제1 중앙 이송 챔버(650)에 커플링된 제1 세트의 하나 이상의 기판 프로세싱 챔버들(612, 614, 616, 618)(4개가 도시됨)을 포함한다. 각각의 기판 프로세싱 챔버(612, 614, 616, 618)는 다수의 기판 프로세싱 동작들을 수행하도록 설비되고(outfitted) 구성될 수 있다. 일부 실시예들에서, 제1 세트의 하나 이상의 기판 프로세싱 챔버들(612, 614, 616, 618)은 PVD, ALD, CVD, 에칭, 또는 탈기 챔버들의 임의의 조합을 포함할 수 있다. 예컨대, 일부 실시예들에서, 기판 프로세싱 챔버들(612, 및 614)은, 로우-k 유전체 표면 및 피처들, 이를테면, 금속 라인들을 포함하는 기판을, 본 개시내용에 따라 산소와 같은 산화제를 포함하는 프로세스 가스에 노출시키도록 구성된, 도 1에 도시된 바와 같은 프로세스 챔버를 포함한다.
[0052] 일부 실시예들에서, 제1 로봇(610)은 또한, 2개의 중간 이송 챔버들(622, 624)로/2개의 중간 이송 챔버들(622, 624)로부터 기판들을 이송할 수 있다. 중간 이송 챔버들(622, 624)은 통합 툴(600) 내에서 기판들이 이송될 수 있게 하면서 초고 진공 조건들을 유지하는 데 사용될 수 있다. 제2 중앙 이송 챔버(655)는 제2 중앙 이송 챔버(655)에 커플링된 제2 세트의 하나 이상의 기판 프로세싱 챔버들(632, 634, 635, 636, 638)과 중간 이송 챔버들(622, 624) 사이에서 기판들을 이송할 수 있는 제2 로봇(630)을 포함한다. 기판 프로세싱 챔버들(632, 634, 635, 636, 638)은 PVD(physical vapor deposition) 프로세스들, CVD(chemical vapor deposition), 선택적 금속 증착, 에칭, 배향 및 다른 기판 프로세스들에 추가하여, 위에서 설명된 방법들(300, 400)을 포함하는 다양한 기판 프로세싱 동작들을 수행하도록 설비될 수 있다. 통합 툴(600)에 의해 수행될 특정 프로세스에 필요하지 않으면, 기판 프로세싱 챔버들(612, 614, 616, 618, 632, 634, 635, 636, 638) 중 임의의 기판 프로세싱 챔버가 통합 툴(600)로부터 제거될 수 있다.
[0053] 일부 실시예들에서, 본 개시내용은 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 반응 챔버로 하여금, 반도체 디바이스를 제조하는 방법을 수행하게 하며, 방법은: 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다.
[0054] 일부 실시예들에서, 본 개시내용은 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체에 관한 것으로, 명령들은 실행될 때, 반응 챔버로 하여금, 반도체 디바이스를 제조하는 방법을 수행하게 하며, 방법은: 기판 위의 하나 이상의 패시베이팅된 피처들 위에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기 위해 로우-k 유전체 재료의 유동성 층 전체에 걸쳐 산소를 주입하는 단계를 포함하며, 하나 이상의 패시베이팅된 피처들은 산소가 하나 이상의 패시베이팅된 피처들의 금속 부분과 접촉하는 것을 방지하기에 충분한 두께를 갖는 보호 층을 포함한다.
[0055] 일부 실시예들에서, 본 개시내용은 반도체 디바이스를 제조하는 방법에 관한 것으로, 방법은: 최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 최상부 표면, 제1 측면, 및 제2 측면의 정상에 패시베이션 층을 증착하는 단계; 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 패시베이션 층의 정상에 옥사이드 재료의 유동성 층을 증착하는 단계; 및 로우-k 유전체 재료의 유동성 층을 어닐링하고 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 옥사이드 재료의 유동성 층을 산소와 접촉시키는 단계를 포함한다. 실시예들에서, 옥사이드 재료의 유동성 층은 옥사이드 층을 포함한다. 실시예들에서, 옥사이드 층의 재료는 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함한다. 일부 실시예들에서, 옥사이드 재료의 유동성 층을 산소와 접촉시키는 단계는 760 Torr 내지 40,000 Torr의 압력에서 이루어진다.
[0056] 전술한 바가 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가의 실시예들이, 본 개시내용의 기본적인 범위를 벗어나지 않으면서 안출될 수 있다.

Claims (18)

  1. 반도체 디바이스를 제조하는 방법으로서,
    기판의 하나 이상의 패시베이팅된 피처(passivated feature)들 위에 로우-k 유전체 재료의 유동성 층을 증착하는 단계; 및
    상기 로우-k 유전체 재료의 유동성 층을 어닐링하고 상기 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기 위해 상기 로우-k 유전체 재료의 유동성 층 전체에 걸쳐 산소를 주입(implanting)하는 단계를 포함하며,
    상기 하나 이상의 패시베이팅된 피처들은 산소가 상기 하나 이상의 패시베이팅된 피처들의 금속 부분과 접촉하는 것을 방지하기에 충분한 두께를 갖는 보호 층을 포함하는,
    반도체 디바이스를 제조하는 방법.
  2. 제1 항에 있어서,
    상기 보호 층은 약 1 내지 2 나노미터의 두께를 갖는,
    반도체 디바이스를 제조하는 방법.
  3. 제1 항 또는 제2 항에 있어서,
    상기 보호 층에는 산소가 없는,
    반도체 디바이스를 제조하는 방법.
  4. 제1 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층을 증착하기 전에,
    최상부 표면, 제1 측면, 및 제2 측면을 갖는 하나 이상의 금속 라인들을 형성하기 위해, 기판의 정상에 배치된 금속 층을 에칭하는 단계; 및
    상기 보호 층을 형성하기 위해 상기 하나 이상의 금속 라인들과의 산소 접촉을 감소시키거나 제거하기에 충분한 조건들 하에서, 상기 최상부 표면, 상기 제1 측면, 및 상기 제2 측면의 정상에 패시베이션 층을 증착하는 단계를 더 포함하고,
    상기 로우-k 유전체 재료의 유동성 층은 상기 하나 이상의 금속 라인들을 커버하기에 충분한 두께로 상기 패시베이션 층의 정상에 증착되고, 그리고
    상기 산소를 주입하는 단계는, 상기 로우-k 유전체 재료의 유동성 층을 어닐링하고 상기 로우-k 유전체 재료의 유동성 층의 밀도를 증가시키기에 충분한 조건들 하에서, 상기 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계를 포함하는,
    반도체 디바이스를 제조하는 방법.
  5. 제4 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층은 옥사이드 층, 나이트라이드 층, 카바이드 층, 옥시나이트라이드 층, 또는 이들의 조합들을 포함하는,
    반도체 디바이스를 제조하는 방법.
  6. 제5 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층은 실리콘 옥사이드(SiO2), 실리콘 옥사이드 나이트라이드(SiON), 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드 카바이드(SiOC), 또는 이들의 조합들을 포함하는,
    반도체 디바이스를 제조하는 방법.
  7. 제4 항 또는 제5 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계는 760 Torr 내지 40,000 Torr의 압력에서 이루어지는,
    반도체 디바이스를 제조하는 방법.
  8. 제4 항 또는 제5 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계는 100℃ 내지 400℃의 온도에서 이루어지는,
    반도체 디바이스를 제조하는 방법.
  9. 제4 항 또는 제5 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층을 산소와 접촉시키는 단계는 최대 10 분의 지속기간 동안 이루어지는,
    반도체 디바이스를 제조하는 방법.
  10. 제4 항 또는 제5 항에 있어서,
    상기 산소는 상기 로우-k 유전체 재료의 유동성 층의 최상부 부분 및 최하부 부분을 통해 침투하는,
    반도체 디바이스를 제조하는 방법.
  11. 제4 항 또는 제5 항에 있어서,
    상기 금속 층은 루테늄, 몰리브덴, 구리, 텅스텐, 또는 알루미늄 중 하나 이상을 포함하는,
    반도체 디바이스를 제조하는 방법.
  12. 제4 항 또는 제5 항에 있어서,
    상기 산소는 반응 가스 내에 배치되며, 상기 반응 가스는 수소, 질소, 또는 이들의 조합들 중 하나 이상을 포함하는,
    반도체 디바이스를 제조하는 방법.
  13. 제1 항, 제2 항, 제4 항, 또는 제5 항 중 어느 한 항에 있어서,
    상기 보호 층은 실리콘 나이트라이드(Si3N4), 실리콘 카바이드(SiC), 실리콘 카르복시 나이트라이드(SiCN), 또는 이들의 조합들을 포함하는,
    반도체 디바이스를 제조하는 방법.
  14. 제1 항, 제2 항, 제4 항, 또는 제5 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 3.0 내지 3.2의 커패시턴스(적분-k 값)에서 5 MV/cm 초과의 Ebd를 특징으로 하는,
    반도체 디바이스를 제조하는 방법.
  15. 제1 항, 제2 항, 제4 항, 또는 제5 항 중 어느 한 항에 있어서,
    상기 로우-k 유전체 재료의 유동성 층을 자외선 광과 접촉시키는 단계를 더 포함하는,
    반도체 디바이스를 제조하는 방법.
  16. 명령들이 저장된 비-일시적 컴퓨터 판독가능 매체로서,
    상기 명령들은 실행될 때, 제1 항, 제2 항, 제4 항, 또는 제5 항 중 어느 한 항에 기재된 방법을 포함하는, 반도체 디바이스를 제조하기 위한 방법을 야기하는,
    비-일시적 컴퓨터 판독가능 매체.
  17. 제16 항에 있어서,
    상기 보호 층에는 산소가 없는,
    비-일시적 컴퓨터 판독가능 매체.
  18. 제16 항에 있어서,
    상기 방법은,
    상기 로우-k 유전체 재료의 유동성 층을 자외선 광과 접촉시키는 단계를 더 포함하는,
    비-일시적 컴퓨터 판독가능 매체.
KR1020227039294A 2020-04-14 2021-04-13 유전체 재료 충전 및 처리 방법들 KR20220166338A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/848,784 US11615984B2 (en) 2020-04-14 2020-04-14 Method of dielectric material fill and treatment
US16/848,784 2020-04-14
PCT/US2021/027006 WO2021211528A1 (en) 2020-04-14 2021-04-13 Methods of dielectric material fill and treatment

Publications (1)

Publication Number Publication Date
KR20220166338A true KR20220166338A (ko) 2022-12-16

Family

ID=78006097

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227039294A KR20220166338A (ko) 2020-04-14 2021-04-13 유전체 재료 충전 및 처리 방법들

Country Status (7)

Country Link
US (2) US11615984B2 (ko)
EP (1) EP4136671A4 (ko)
JP (1) JP7541108B2 (ko)
KR (1) KR20220166338A (ko)
CN (1) CN115398617A (ko)
TW (1) TW202205438A (ko)
WO (1) WO2021211528A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220223704A1 (en) * 2021-01-08 2022-07-14 Changxin Memory Technologies, Inc. Semiconductor structure and formation method thereof
US12094823B2 (en) * 2021-05-07 2024-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure and methods of forming the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100659394B1 (ko) * 2005-08-08 2006-12-19 삼성전자주식회사 절연막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법
JP5076429B2 (ja) 2006-10-02 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2010098293A (ja) 2008-09-22 2010-04-30 Elpida Memory Inc 半導体装置
JP2010283256A (ja) 2009-06-08 2010-12-16 Toshiba Corp 半導体装置およびｎａｎｄ型フラッシュメモリの製造方法
US8685867B1 (en) * 2010-12-09 2014-04-01 Novellus Systems, Inc. Premetal dielectric integration process
US20130217243A1 (en) 2011-09-09 2013-08-22 Applied Materials, Inc. Doping of dielectric layers
US9184089B2 (en) 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US9847222B2 (en) * 2013-10-25 2017-12-19 Lam Research Corporation Treatment for flowable dielectric deposition on substrate surfaces
US9406547B2 (en) * 2013-12-24 2016-08-02 Intel Corporation Techniques for trench isolation using flowable dielectric materials
CN105244269B (zh) * 2014-07-09 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US20160079034A1 (en) 2014-09-12 2016-03-17 Applied Materials Inc. Flowable film properties tuning using implantation
US9777378B2 (en) 2015-01-07 2017-10-03 Applied Materials, Inc. Advanced process flow for high quality FCVD films
US10840154B2 (en) * 2017-11-28 2020-11-17 Taiwan Semiconductor Manufacturing Co.. Ltd. Method for forming semiconductor structure with high aspect ratio
WO2019164636A1 (en) 2018-02-22 2019-08-29 Applied Materials, Inc. Method for processing a mask substrate to enable better film quality
US11114333B2 (en) 2018-02-22 2021-09-07 Micromaterials, LLC Method for depositing and reflow of a high quality etch resistant gapfill dielectric film

Also Published As

Publication number Publication date
TW202205438A (zh) 2022-02-01
EP4136671A4 (en) 2024-05-29
WO2021211528A1 (en) 2021-10-21
US20210317580A1 (en) 2021-10-14
JP2023521840A (ja) 2023-05-25
EP4136671A1 (en) 2023-02-22
US20230187276A1 (en) 2023-06-15
US11615984B2 (en) 2023-03-28
JP7541108B2 (ja) 2024-08-27
US12046508B2 (en) 2024-07-23
CN115398617A (zh) 2022-11-25

Similar Documents

Publication Publication Date Title
US10403542B2 (en) Methods of forming self-aligned vias and air gaps
US9312168B2 (en) Air gap structure integration using a processing system
TWI394215B (zh) 獲得具有較佳抗蝕性之低ｋ介電阻障層的方法
US10553485B2 (en) Methods of producing fully self-aligned vias and contacts
TWI546919B (zh) 半導體元件及其製造方法
US12046508B2 (en) Method of dielectric material fill and treatment
KR20160030048A (ko) 자기정렬된 콘택트 스킴을 위한 희생적 pmd
TW201616603A (zh) 利用佈植的可流動膜性質調諧
US20210175075A1 (en) Oxygen radical assisted dielectric film densification
US20150079799A1 (en) Method for stabilizing an interface post etch to minimize queue time issues before next processing step
US10840186B2 (en) Methods of forming self-aligned vias and air gaps
EP3499557A1 (en) Selectively etched self-aligned via processes
US20220367380A1 (en) Hardened interlayer dielectric layer
US20230045689A1 (en) Method of forming interconnect for semiconductor device
CN110010763B (zh) 用于集成电路上的薄膜电阻器的等离子体处理
CN114823518A (zh) 半导体装置的形成方法
CN114072902A (zh) 包含复合电介质层的集成电路
US20240363722A1 (en) Air spacer formation with a spin-on dielectric material
KR20240113592A (ko) 산화텅스텐 제거를 위한 플루오린화텅스텐 침지 및 처리