CN110943031B - 半导体器件的制备方法 - Google Patents

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Abstract

提供一种半导体器件的制备方法,包括如下步骤:提供基底、第一介电层和第二介电层的堆叠结构,所述堆叠结构具有沟槽;可流动电介质填充满所述沟槽;及对所述可流动电介质的进行高温离子注入处理,所述高温离子的温度为400~500℃。本发明在可流动电介质固化之前利用高温氦气离子注入,能够切断电介质的氢硅键与氢氮硅键,可以减轻后续旋涂电介质在沟槽底部未固化的状况。同时可以中和可流动电介质固化的应力,避免有源区域倒塌的发生。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体器件制备技术领域,特别是涉及一种包括浅沟槽隔离结构的半导体器件的制备方法。
背景技术
浅沟槽隔离是半导体器件隔离的工艺,沟槽填充层关系到器件的电性,因而非常重要。浅沟槽隔离工艺使得各个存储单元能够独立的工作,不会受到相邻存储单元电压电流变化的影响。一般而言,浅沟槽隔离物有助于阻止邻近的半导体装置间的漏电流。于浅沟槽隔离物中,可于一基板的表面内蚀刻形成一或多个沟槽,即浅沟槽,并接着于其内填入如二氧化硅的一介电材料。这些沟槽可用于隔离形成有源区。此介电材料有助于降低位于相同沟槽内或横跨不同沟槽的相邻半导体装置间的漏电流。
目前的主流工艺中浅沟槽隔离一般使用旋转涂布电介质的工艺,其用到的可流动电介质在固化的时候,因为反应气体难以到达底部,使得沟槽底部残留有大量未固化的电介质,从而易形成孔洞。而且可流动电介质在固化的时候,会产生大量的外气释放,同时应力增加,可能会导致形成的有源区域倒塌,造成相邻存储单元的短路。
发明内容
为了解决上述缺陷,本发明提供一种半导体器件的制备方法,解决现有技术中可流动电介质固化出现空洞及有源区域倒塌的问题。
本发明一方面提供一种半导体器件的制备方法,包括如下步骤:提供基底、第一介电层和第二介电层的堆叠结构,所述堆叠结构具有沟槽;可流动电介质填充满所述沟槽;及对所述可流动电介质的进行高温离子注入处理,所述高温离子的温度为400~500℃。
本发明另一方面还提供一种半导体器件的制备方法,包括如下步骤:提供具有沟槽的基底;在所述沟槽的内表面形成氧化层;在所述沟槽的所述氧化层的表面形成内衬层;形成可流动电介质在所述内衬层的表面,所述可流动电介质填充满所述沟槽;及对所述可流动电介质进行高温离子注入处理,所述高温离子的温度为400~500℃。
根据本发明的一实施方式,所述可流动电介质包含Si-H和Si-N键。
根据本发明的另一实施方式,所述可流动电介质包含聚硅氮烷。
根据本发明的另一实施方式,所述离子是He或H离子。
根据本发明的另一实施方式,所述高温离子注入的条件为:注入能量1~80KeV、注入剂量1×1013~1×1016(ion/cm2)。
根据本发明的另一实施方式,所述高温气体离子注入的剂量沿所述沟槽的开口向底部方向逐渐增加。
根据本发明的另一实施方式,从所述沟槽顶部至所述沟槽总深度30%处的可流动电介质的注入剂量为总剂量的5~25%、从所述沟槽底部至所述沟槽总深度30%处的可流动电介质的注入剂量为总剂量的50~70%、剩余部分的可流动电介质的注入剂量为总剂量的15~35%。
根据本发明的另一实施方式,所述基底为硅、硅、锗、锗化硅、碳化硅和砷化镓中的一种或多种。
根据本发明的另一实施方式,所述第一介电层所述第二介质层包括氮化硅、二氧化硅及氮氧化硅中的一种或多种。
根据本发明的另一实施方式,所述内衬层为氮化硅。
本发明另一方面还提供利用上述方法制备的半导体器件。
本发明在固化之前利用高温离子注入,能够切断电介质的氢硅键与氢氮硅键,可以减轻后续旋涂电介质在沟槽底部未固化的状况。同时,可以中和可流动电介质固化的应力,避免有源区域倒塌的发生。
附图说明
通过参照附图详细描述其示例实施方式,本发明的上述和其它特征及优点将变得更加明显。
图1至图4是一实施例的半导体器件的制备流程图。
图5至图9是另一实施例的半导体器件的制备流程图。
其中,附图标记说明如下:
11:基底
12:第一介电层
13:第二介电层
14:可流动电介质
21:基底
22:氧化层
23:内衬层
24:可流动电介质
5:氦离子
具体实施方式
本专利中术语“半导体器件”通常是指包含一或多个半导体材料的固态装置。术语“半导体器件”可指成品装置或指在成为成品装置之前的各个处理阶段处的组合件或其它结构。取决于其中使用术语“基底”的上下文,所述术语可指晶片级基底或指经单个化裸片级基底。相关领域的技术人员将认识到,可以晶片级或以裸片级执行本专利中所描述的方法的适合步骤。此外,除非上下文另有指示,否则本专利中所揭示的结构可使用常规半导体制备技术形成。材料可(举例来说)使用化学气相沉积、物理气相沉积、原子层沉积、旋涂及/或其它适合技术来沉积。类似地,材料可(举例来说)使用等离子蚀刻、湿法蚀刻、化学机械平面化或其它适合技术来移除。
本专利中“上”、“下”等用语,仅为互为相对概念或是以产品的正常使用状态为参考的,而不应该认为是具有限制性的。
如图1所示,本发明一实施例的半导体器件的浅沟槽形成于基底11、第一介电层12和第二介电层13的堆叠结构中。基底11可以是任何适当的半导体材料,例如例如硅、锗、锗化硅、碳化硅和砷化镓等。第一介电层12和第二介电层13可以是SiO2、SiN、SiON等。
如图2所示,向沟槽中填充满可流动电介质14。可以采用液态涂布或旋转涂布方法在沟槽内形成可流动电介质14,可流动电介质14中包含Si-H键和Si-N键。本实施例中,可流动电介质14包括聚硅氮烷(polysilazane,简称PSZ),其固化产物为二氧化硅,作为隔离结构中的绝缘材料。
如图3所示,对可流动电介质14进行高温离子注入。注入的离子可以是氦离子、氢离子等。本发明中高温离子是指400~500℃的离子。高温离子可以切断可流动电介质内的Si-H和Si-N键,离子转化为不带电的气体排出有利于固化制程H2O的固化,和固化制程中气体的排出,利于固化制程中应力的释放,减轻沟槽底部未固化的状况且避免有源区域倒塌的发生。
可以通过任何方式注入离子气体,例如但不限于,高电流离子注入机进行高温氦离子注入。该实施例中以氦(He)离子5为例,注入的He离子5的注入能量适用范围1~80KeV、注入剂量适用范围1×1013~1×1016(ion/cm2)。
为了使浅沟槽底部的可流动电介质也能充分固化,随浅沟槽深度的增加,注入的离子气体的剂量逐渐增加。例如,如图3所示,根据浅沟槽的深度将浅沟槽分为上、中、下三个部分,上部分包括从浅沟槽开口处向下至总深度的30%处(即从第二介电层表面至总深度的30%处)的浅沟槽内包括的可流动电介质,下部分包括从浅沟槽底部向上至总深度的30%处的浅沟槽内包括的可流动电介质,中部分包括除上部分和下部分包括的可流动电介质外的浅沟槽内的可流动电介质。有效控制高温氦离子注入于浅沟槽的剂量分布,于浅沟槽上部分注入剂量为总剂量的5~25%、中部分注入剂量为总剂量的15~35%、下部分注入剂量为总剂量的50~70%。以上的剂量分布,仅是举例,本领域技术人员可以根据实际的需要合理设置适当的注入剂量,只要满足随深度增加,注入的剂量增加即体现本发明的发明构思。图4所示,高温离子注入后,对电介质层进行固化,最后对固化的电介质层进行平坦化处理,除去多余的电介质。
如图5所示,本发明的另一实施例的半导体器件,浅沟槽形成于基底21上。
然后,如图6所示,在基底21表面和浅沟槽内表面依次沉积氧化层22和内衬层23。内衬层23可以是氮化硅、氮氧化硅等。具体的,可以采用物理气相沉积或化学气相沉积法形成氧化层22和衬垫层23。衬垫层23的材料包括氧化硅及氮化硅中的至少一种。本实施例中,优选采用氮化硅作为衬垫层材料。
如图7所示,向沟槽中填充满可流动电介质。可流动电介质包括聚硅氮烷。
如图8所示,对可流动电介质进行高温离子注入。注入的离子可以是氦离子、氢离子等。固化原理与图3所示实施例相同,高温离子可以切断可流动电介质内的Si-H和Si-N键,离子转化为不带电的气体排出有利于固化制程H2O的固化,和固化制程中气体的排出,利于固化制程中应力的释放,减轻沟槽底部未固化的状况且避免有源区域倒塌的发生。。
可以通过任何方式注入离子气体,例如但不限于,高电流离子注入机进行高温氦离子5注入。注入的离子的温度是400~500℃、注入能量适用范围1~80KeV、注入剂量适用范围1×1013~1×1016(ion/cm2)。
本实施例中采用与实施例3所示实施例相同的注入方式使可流动电介质固化。即根据浅沟槽的深度将浅沟槽分为上、中、下三个部分,上部分包括从浅沟槽开口处向下至总深度的30%处(即从第二介电层表面至总深度的30%处)的浅沟槽内包括的可流动电介质,下部分包括从浅沟槽底部向上至总深度的30%处的浅沟槽内包括的可流动电介质,中部分包括除上部分和下部分包括的可流动电介质外的浅沟槽内的可流动电介质。有效控制高温氦离子注入于浅沟槽的剂量分布,于浅沟槽上部分注入剂量为总剂量的5~25%、中部分注入剂量为总剂量的15~35%、下部分注入剂量为总剂量的50~70%。
最后,如图9所示,对固化的电介质层进行平坦化处理,除去多余的电介质。
本发明在固化之前利用高温离子注入,能够切断电介质的氢硅键与氢氮硅键,可以减轻后续旋涂电介质在沟槽底部未固化的状况。现有技术中,可流动电介质在固化的时,会产生大量的外气释放,同时应力增加,由于没有应力释放工艺可能会导致形成的有源区域倒塌。而本发明在固化之前利用高温离子注入,可以中和可流动电介质固化的应力,避免有源区域倒塌的发生。
当然,本发明还可有其它多种实施例,在不背离本发明精神及其实质的情况下,熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形,但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (11)

1.一种半导体器件的制备方法,其特征在于,包括如下步骤:
提供基底、第一介电层和第二介电层的堆叠结构,所述堆叠结构具有沟槽;
可流动电介质填充满所述沟槽;及
对所述可流动电介质的进行高温离子注入处理,所述高温离子的温度为400~500℃;
所述高温气体离子注入的剂量沿所述沟槽的开口向底部方向逐渐增加。
2.一种半导体器件的制备方法,其特征在于,包括如下步骤:
提供具有沟槽的基底;
在所述沟槽的内表面形成氧化层;
在所述沟槽的所述氧化层的表面形成内衬层;
形成可流动电介质在所述内衬层的表面,所述可流动电介质填充满所述沟槽;及
对所述可流动电介质进行高温离子注入处理,所述高温离子的温度为400~500℃;
所述高温气体离子注入的剂量沿所述沟槽的开口向底部方向逐渐增加。
3.根据权利要求1或2所述的制备方法,其特征在于,所述可流动电介质包含Si-H和Si-N键。
4.根据权利要求3所述的制备方法,其特征在于,所述可流动电介质包含聚硅氮烷。
5.根据权利要求1或2所述的制备方法,其特征在于,所述离子是He或H离子。
6.根据权利要求1或2所述的制备方法,其特征在于,所述高温离子注入的条件为:注入能量1~80KeV、注入剂量1×1013~1×1016ion/cm2
7.根据权利要求1或2所述的制备方法,其特征在于,从所述沟槽顶部至所述沟槽总深度30%处的可流动电介质的注入剂量为总剂量的5~25%、从所述沟槽底部至所述沟槽总深度30%处的可流动电介质的注入剂量为总剂量的50~70%、剩余部分的可流动电介质的注入剂量为总剂量的15~35%。
8.根据权利要求1或2所述的制备方法,其特征在于,所述基底为硅、硅、锗、锗化硅、碳化硅和砷化镓中的一种或多种。
9.根据权利要求1所述的制备方法,其特征在于,所述第一介电层所述第二介质层包括氮化硅、二氧化硅及氮氧化硅中的一种或多种。
10.根据权利要求2所述的制备方法,其特征在于,所述内衬层为氮化硅。
11.一种半导体器件,其特征在于,由权利要求1-10任一方法制备。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517891A (zh) * 2013-10-04 2015-04-15 台湾积体电路制造股份有限公司 形成沟槽结构的方法
CN106158721A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 用于填充浅沟槽隔离(sti)区的沟槽的方法
CN106716599A (zh) * 2014-09-12 2017-05-24 应用材料公司 利用注入的可流动膜性质调谐

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012231007A (ja) * 2011-04-26 2012-11-22 Elpida Memory Inc 半導体装置の製造方法
US20130217243A1 (en) * 2011-09-09 2013-08-22 Applied Materials, Inc. Doping of dielectric layers
US9184089B2 (en) * 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517891A (zh) * 2013-10-04 2015-04-15 台湾积体电路制造股份有限公司 形成沟槽结构的方法
CN106716599A (zh) * 2014-09-12 2017-05-24 应用材料公司 利用注入的可流动膜性质调谐
CN106158721A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 用于填充浅沟槽隔离(sti)区的沟槽的方法

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