KR101689885B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 전기적 특성에 악영향을 미치는 것을 저지하는 소자 분리 구조를 구비한 반도체 장치와 그 제조 방법을 제공한다. 상대적으로 폭이 좁은 소자 분리홈에 남겨지는 실리콘 산화막(9)의 막 두께가, 상대적으로 폭이 넓은 소자 분리홈에 남겨지는 실리콘 산화막(9)의 막 두께보다도 얇다. 실리콘 산화막(9)이 얇아진 만큼, 압축 응력이 비교적 높은 HDP-CVD법에 의한 실리콘 산화막(10)(상층)이, 하층의 실리콘 산화막(9) 위에 보다 두껍게 적층되어 있다. 상대적으로 폭이 좁은 소자 분리홈에 최종적으로 형성되는 소자 분리 산화막의 압축 응력이 보다 높아진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히, 소자 분리홈의 폭이 상이한 소자 분리 구조를 구비한 반도체 장치와, 그 제조 방법에 관한 것이다.
반도체 기판에 형성되는 각 소자를 전기적으로 절연하기 위해서, 반도체 기판에는 소자 분리를 위한 소자 분리홈(STI : Shallow Trench Isolation)이 형성되고, 이 소자 분리홈에 산화막 등의 절연막이 매립된다. 이 소자 분리홈에 절연막을 매립하는 공정에서는, 패턴의 미세화와 고밀도화에 수반하여, 어스펙트비가 높은 소자 분리홈에 보이드를 발생시키지 않고 절연막을 매립하는 기술이 요구되고 있다.
종래, 소자 분리홈에 절연막을 매립하는 방법으로서, 고밀도 플라즈마 화학 기상 성장법(High Density Plasma Chemical Vapor Deposition, 이하, 「HDP-CVD법」이라고 기재함)이 이용되어 왔다. 그런데, 이 방법에서는, 보이드나 심을 발생 시키지 않고 어스펙트비가 높은 소자 분리홈을 절연막으로 매립하는 것이 곤란해지고 있다.
이 때문에, O3-TEOS(Tetra Ethyl Ortho Silicate)를 이용한 준상압 화학 기상 성장법(Sub-Atmospheric Chemical Vapor Deposition, 이하, 「SA-CVD법」이라고 기재함)이나, 폴리실라잔을 이용한 스핀 코팅법(Spin On Dielectric, 이하, 「SOD법」) 등에 의해, 어스펙트비가 높은 소자 분리홈을 매립하는 방법이 이용되고 있다.
또한, 어스펙트비가 높은 소자 분리홈을, 전기적인 특성의 열화(분리 내압의 열화 등)를 야기하지 않고, 그리고, 보이드를 발생시키지 않고 실리콘 산화막으로 매립하는 방법으로서, SOD법과 HDP-CVD법을 조합한 방법이 제안되어 있다.
예를 들면, 특허 문헌 1에서는, 소자 분리홈을 SOD법에 의해 폴리실라잔막으로 매립한 후, 폴리실라잔막에 에치백을 실시하고, 그 폴리실라잔 위에 HDP-CVD법에 의해 산화막을 형성함으로써 소자 분리홈을 매립하는 방법이 제안되어 있다. 또한, 특허 문헌 2에서는, SOD법에 의해 소자 분리홈에 매립되는 폴리실라잔막의 에치백을 O2 플라즈마에 의해 행하는 방법이 제안되어 있다.
특허 문헌 3에서는, SOD법에 의해 소자 분리홈에 매립되는 폴리실라잔막의 웨트 에칭 레이트가 빠른 것에 기인하는 소자 분리홈의 오목부를 없애기 위해서, 소자 분리홈에 매립된 폴리실라잔막 위에, 에칭 레이트가 느린 CVD막을 형성하는 방법이 제안되어 있다. 또한, 특허 문헌 4에서는, 폴리실라잔을 이용한 SOD법에 의해, 실리콘 리치한 산화막을 소자 분리홈의 바닥의 부분에 매립하고, 그 위에 HDP-CVD법에 의해 산화막을 형성함으로써 소자 분리홈을 매립하는 방법이 제안되어 있다.
[특허 문헌 1] 일본 특개 2003-031650호 공보 [특허 문헌 2] 일본 특개 2000-183150호 공보 [특허 문헌 3] 일본 특개 2000-114362호 공보 [특허 문헌 4] 일본 특개 2007-142311호 공보
그러나, 종래의 반도체 장치에서는, 다음과 같은 문제점이 있었다. O3-TEOS를 이용한 SA-CVD법, 혹은, SOD법에 의해 형성된 산화막은, HDP-CVD법에 의해 형성된 산화막과 비교하여, 웨트 에칭 레이트가 빠르다. 이 때문에, 소자 분리홈을 매립하는 산화막을 치밀화하여 웨트 에칭 레이트를 내리기 위해서, 일반적으로, 산화막에 어닐링 처리가 실시되어 있다. SA-CVD법이나 SOD법을 이용하여 형성된 산화막은, 어닐링을 실시하였을 때의 막 두께의 수축률이, HDP-CVD법을 이용하여 형성된 산화막에 어닐링 처리를 실시하였을 때의 수축률보다도 크다.
막 두께의 수축률이 비교적 큰 산화막의 경우에는, 어닐링 처리에 의해 산화막이 치밀화되는 레벨(정도)이, 소자 분리홈의 폭에 따라서 변화하고, 폭이 보다 좁은 소자 분리홈에 매립된 산화막일수록 치밀화되기 어려워진다. 이 때문에, 소자 분리홈의 폭이 좁아짐에 따라서, 그 소자 분리홈에 매립된 산화막의 어닐링 후의 웨트 에칭 레이트가 빨라지게 되고, 소자 분리홈에 매립된 산화막이 최종적으로 소자 분리 산화막으로서 형성된 시점에서, 그 소자 분리 산화막의 반도체 기판 표면으로부터의 높이가, 소자 분리홈의 폭에 따라서 상이하게 된다.
소자 분리 산화막의 높이가 소자 분리홈의 폭에 의존하여 상이한 것은, 소자 분리홈에 의해 둘러싸여진 소자 형성 영역에 형성되는 MOS 트랜지스터의 게이트의 치수의 변동, MOS 트랜지스터의 전기적 특성의 변동 증대의 원인으로 된다. 또한, 소자 분리홈의 폭에 따라서 산화막의 치밀화의 정도가 상이하면, 소자 분리홈에 의해 둘러싸여진 소자 형성 영역에 미치는 응력이 상이하게 된다. 이 때문에, 동일한 크기의 MOS 트랜지스터라도, 소자 형성 영역에 인접하는 소자 분리홈의 폭에 따라서 MOS 트랜지스터의 전기적 특성에 차이가 발생하게 된다.
예를 들면, n채널 MOS 트랜지스터의 경우에서는, 소자 형성 영역에 압축 응력이 작용하면 온 전류가 작아지는 경향이 있다. 한편, 소자 분리홈의 폭이 넓으면 압축 응력은 높고, 소자 분리홈의 폭이 좁으면 압축 응력은 낮아지는 경향이 있다. 그렇게 하면, 폭이 넓은 소자 분리홈에 인접한 소자 형성 영역에 형성된 MOS 트랜지스터의 온 전류는 내려가고, 폭이 좁은 소자 분리홈에 인접한 소자 형성 영역에 형성된 MOS 트랜지스터의 온 전류는 올라가는 경향이 있다.
이와 같이, 종래의 반도체 장치에서는, MOS 트랜지스터 등의 반도체 소자가 형성되는 소자 형성 영역에 인접한 소자 분리홈의 폭에 따라서, 반도체 소자의 전기적 특성이 변동되게 된다고 하는 문제가 있었다.
본 발명은, 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은, 반도체 소자의 전기적 특성에 악영향을 미치는 것을 저지하는 소자 분리 구조를 구비한 반도체 장치를 제공하는 것이고, 다른 목적은, 그와 같은 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 장치는, 제1 소자 분리홈과 제2 소자 분리홈과 소자 분리 절연막을 갖고 있다. 제1 소자 분리홈은, 반도체 기판에서의 제1 영역을 사이에 끼워 넣도록, 제1 폭을 갖고 반도체 기판의 표면으로부터 소정 깊이에 걸쳐 형성되어 있다. 제2 소자 분리홈은, 반도체 기판에서의 제2 영역을 사이에 끼워 넣도록, 제1 폭보다도 좁은 제2 폭을 갖고 반도체 기판의 표면으로부터 소정 깊이에 걸쳐 형성되어 있다. 소자 분리 절연막은, 제1 소자 분리홈과 제2 소자 분리홈을 매립하도록 형성되어 있다. 그 소자 분리 절연막은, 소정의 밀도의 제1 절연막과, 제1 절연막의 밀도보다도 높은 밀도의 제2 절연막을 구비하고 있다. 제1 소자 분리홈에는 제1 절연막이 매립되어 있다. 제2 소자 분리홈에는, 제1 절연막 위에 제2 절연막이 적층되는 양태로, 제1 절연막 및 제2 절연막이 매립되어 있다.
본 발명에 따른 반도체 장치의 제조 방법은 이하의 공정을 구비하고 있다. 반도체 기판의 주표면 위에 소자 분리홈을 형성하기 위한 마스크재를 형성한다. 마스크재를 마스크로 하여, 반도체 기판에 에칭을 실시함으로써, 반도체 기판에서의 제1 영역을 사이에 끼워 넣도록, 제1 폭을 갖는 소정 깊이의 제1 소자 분리홈을 형성함과 함께, 반도체 기판에서의 제2 영역을 사이에 끼워 넣도록, 제1 폭보다도 좁은 제2 폭을 갖는 소정 깊이의 제2 소자 분리홈을 형성한다. 제1 소자 분리홈 및 제2 소자 분리홈을 매립하도록, 반도체 기판 위에 제1 절연막을 형성한다. 제1 절연막에 어닐링 처리를 실시한다. 제1 소자 분리홈 및 제2 소자 분리홈에 위치하는 제1 절연막의 부분을 남기는 양태로, 제1 절연막을 마스크재의 표면까지 평탄화한다. 제1 소자 분리홈 및 제2 소자 분리홈의 각각에 남겨진 제1 절연막의 부분에 웨트 에칭 처리를 실시함으로써, 제1 소자 분리홈에 남겨진 제1 절연막의 상면의 위치를 내림과 함께, 제2 소자 분리홈에 남겨진 제1 절연막의 상면의 위치를, 제1 소자 분리홈에 남겨지는 제1 절연막의 상면의 위치보다도 내린다. 제1 소자 분리홈에 남겨진 제1 절연막의 부분 및 제2 소자 분리홈에 남겨진 제1 절연막의 부분을 덮도록, 반도체 기판 위에, 어닐링된 제1 절연막의 밀도보다도 높은 밀도의 제2 절연막을 형성한다. 제1 소자 분리홈에 위치하는 제2 절연막의 부분을 남기지 않고, 제2 소자 분리홈에 위치하는 제2 절연막의 부분을 남기는 양태로, 제2 절연막에 에칭을 실시함으로써, 제2 절연막의 높이를 조정한다. 마스크재를 제거한다.
본 발명에 따른 반도체 장치에 의하면, 제1 폭의 제1 소자 분리홈에는 제1 절연막이 매립되고, 제1 폭보다도 좁은 제2 폭의 제2 소자 분리홈에는, 어닐링된 제1 절연막의 밀도보다도 높은 밀도의 제2 절연막이 제1 절연막 위에 적층되는 양태로, 제1 절연막 및 제2 절연막이 매립되어 있다. 이에 의해, 상대적으로 폭이 좁은 제2 소자 분리홈에 최종적으로 형성되는 소자 분리 절연막의 압축 응력과, 상대적으로 폭이 넓은 제1 소자 분리홈에 최종적으로 형성되는 소자 분리 절연막의 압축 응력과의 압축 응력의 차가 줄어들게 되어, 제1 소자 분리홈 사이에 끼워 넣어진 제1 영역과 제2 소자 분리홈 사이에 끼워 넣어진 제2 영역에 작용하는 압축 응력의 변동이 저감되게 된다. 그 결과, 제1 영역 및 제2 영역에 각각 형성되는 반도체 소자의 전기적 특성의 변동을 저감할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 제1 폭의 제1 소자 분리홈에는 제1 절연막만이 형성되고, 제1 폭보다도 좁은 제2 폭의 제2 소자 분리홈에는, 어닐링된 제1 절연막의 밀도보다도 높은 밀도의 제2 절연막이 제1 절연막 위에 적층되는 양태로, 제1 절연막 및 제2 절연막이 형성된다. 이에 의해, 상대적으로 폭이 좁은 제2 소자 분리홈에 최종적으로 형성되는 제1 절연막 및 제2 절연막의 압축 응력과, 상대적으로 폭이 넓은 제1 소자 분리홈에 최종적으로 형성되는 제1 절연막의 압축 응력과의 압축 응력의 차가 줄어들게 되어, 제1 소자 분리홈 사이에 끼워 넣어진 제1 영역과 제2 소자 분리홈 사이에 끼워 넣어진 제2 영역에 작용하는 압축 응력의 변동이 저감되게 된다. 그 결과, 제1 영역 및 제2 영역에 각각 형성되는 반도체 소자의 전기적 특성의 변동을 저감할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 2는 동 실시 형태에서, 도 1에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 3은 동 실시 형태에서, 도 2에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 4는 동 실시 형태에서, 도 3에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 5는 동 실시 형태에서, 도 4에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 6은 동 실시 형태에서, 도 5에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 7은 동 실시 형태에서, 도 6에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 8은 동 실시 형태에서, 도 7에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 9는 동 실시 형태에서, 도 8에 도시하는 공정 후에 행해지는 공정을 도시하는 평면도.
도 10은 동 실시 형태에서, 도 9에 도시하는 단면선 X-X에서의 단면도.
도 11은 동 실시 형태에서, 도 9에 도시하는 단면선 XI-XI에서의 단면도.
도 12는 동 실시 형태에서, 도 9에 도시하는 단면선 XII-XII에서의 단면도.
도 13은 동 실시 형태에서, 도 9에 도시하는 단면선 XIII-XIII에서의 단면도.
도 14는 동 실시 형태에서, 소자 분리 산화막의 높이와 소자 분리홈의 폭과의 관계를 나타내는 그래프.
도 15는 동 실시 형태에서, 실리콘 산화막의 스트레스와 소자 분리홈의 폭과의 관계를 나타내는 그래프.
도 16은 동 실시 형태에서, 실리콘 산화막의 웨트 에칭 레이트와 소자 분리홈의 폭과의 관계를 나타내는 그래프.
도 17은 동 실시 형태에서, 실리콘 산화막의 스트레스차의 개선 효과를 나타내는 그래프.
도 18은 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법의 일 공정을 도시하는 단면도.
도 19는 동 실시 형태에서, 도 18에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 20은 동 실시 형태에서, 도 19에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 21은 동 실시 형태에서, 도 20에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 22는 동 실시 형태에서, 도 21에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 23은 동 실시 형태에서, 도 22에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 24는 동 실시 형태에서, 도 23에 도시하는 공정 후에 행해지는 공정을 도시하는 단면도.
도 25는 동 실시 형태에서, 도 24에 도시하는 공정 후에 행해지는 공정을 도시하는 평면도.
도 26은 동 실시 형태에서, 도 25에 도시하는 단면선 XXVI-XXVI에서의 단면도.
도 27은 동 실시 형태에서, 도 25에 도시하는 단면선 XXVII-XXVII에서의 단면도.
도 28은 동 실시 형태에서, 도 25에 도시하는 단면선 XXVIII-XXVIII에서의 단면도.
도 29는 동 실시 형태에서, 도 25에 도시하는 단면선 XXIX-XXIX에서의 단면도.
<실시 형태 1>
본 발명의 실시 형태 1에 따른 반도체 장치와 그 제조 방법에 대하여 설명한다. 도 1에 도시한 바와 같이, 우선, 반도체 기판(1)의 주표면 위에, 소자 분리홈을 형성하기 위한 마스크재가 형성된다. 그 마스크재로서, 반도체 기판(1)의 주표면 위에 막 두께 약 5∼20㎚의 실리콘 산화막(2)이 형성되고, 다음으로, 그 실리콘 산화막(2) 위에, 막 두께 약 50∼200㎚의 실리콘 질화막(3)이 형성된다.
그 실리콘 질화막(3) 위에, 소정의 사진 제판 처리를 실시함으로써 레지스트 패턴(도시 생략)이 형성된다. 그 레지스트 패턴을 마스크로 하여, 실리콘 질화막(3) 및 실리콘 산화막(2)에 드라이 에칭 처리를 실시함으로써, 소자 분리홈을 형성하기 위한 실리콘 질화막(4)과 실리콘 산화막(2)으로 이루어지는 마스크재가 형성된다.
그 실리콘 질화막(4)과 실리콘 산화막(2)을 마스크로 하여, 노출되어 있는 반도체 기판(1)의 표면에 드라이 에칭 처리를 실시함으로써, 다양한 폭을 갖는, 깊이 약 300㎚∼500㎚ 정도의 소자 분리홈(4, 5, 6)이 형성된다. 여기서, 소자 분리홈(4)의 폭을 W1로 하면, 소자 분리홈(5)의 폭 W2는 폭 W1보다도 좁고, 소자 분리홈(6)의 폭 W3은 폭 W2보다도 좁게 설정된다. 또한, 소자 분리홈을, 레지스트 패턴을 형성한 후, 마스크재와 함께 연속한 일련의 드라이 에칭 처리에 의해 형성하도록 하여도 된다.
여기서, 소자 분리홈(5)의 폭 W2는, 예를 들면 약 70㎚ 이하 정도로 되고, 소자 분리홈(6)의 폭 W3은 약 50㎚ 정도 이하로 된다. 또한, 각 소자 분리홈(4, 5, 6)은, 소정의 소자가 형성되는 소자 형성 영역을 구획하는 양태로, 반도체 기판(1)의 소정의 영역을 사이에 끼워 넣도록 형성된다. 다음으로, 소자 분리홈(4, 5, 6)의 측벽면에 막 두께 약 3∼20㎚의 실리콘 산화막(7)이 형성된다. 그 실리콘 산화막(7)에 질화 처리가 실시되는 것이 바람직하다. 이렇게 하여, 소자 분리홈(3, 4, 5)이 형성된다.
다음으로, 폴리실라잔을 디부틸에테르에 녹인 용액을 준비하고, SOD법에 의해, 그 용액이 소자 분리홈(4, 5, 6)을 충전하는 양태로 반도체 기판(1) 위에 도포된다. 다음으로, 도 2에 도시한 바와 같이, 온도 약 100∼200℃ 하에서 약 1∼5분정도의 베이크 처리를 실시함으로써, 용매(디부틸에테르) 제거되어, 소자 분리홈(4, 5, 6)이 폴리실라잔막(8)으로 매립된다.
다음으로, 도 3에 도시한 바와 같이, 온도 300∼900℃의 수증기 분위기 속에서 열처리를 실시함으로써, 폴리실라잔막(8)이 실리콘 산화막(9)으로 변화한다. 이 열처리에서는, 이하에 기재하는 가수 분해 반응이 생긴다.
SiH2NH＋2H2O → SiO2＋HN3+2H2
또한，이 수증기 분위기 속에서의 열처리는, 열처리 온도를 변화시킨 2단계 이상의 열처리인 것이 바람직하다. 다음으로, 온도 700∼1100℃의 질소(N2) 혹은 아르곤(Ar) 등의 불활성 가스 분위기 속 하에서 약 10∼120분 정도의 열처리를 실시함으로써, 실리콘 산화막(9)이 치밀화된다.
이 때, 후술하는 바와 같이, 실리콘 산화막(9)의 치밀화의 정도가, 소자 분리홈의 폭에 의존하고, 소자 분리홈의 폭이 좁아짐에 따라서, 치밀화되기 어렵게 된다. 이 때문에, 소자 분리홈(4, 5, 6) 내부에 위치하는 실리콘 산화막(9)의 밀도는, 소자 분리홈(6)의 내부에 위치하는 실리콘 산화막(9)의 부분의 밀도가 상대적으로 가장 낮고, 소자 분리홈(4)의 내부에 위치하는 실리콘 산화막(9)의 부분의 밀도가 상대적으로 가장 높아진다.
다음으로, 도 4에 도시한 바와 같이, 실리콘 질화막(3)을 스토퍼막으로 하여, 화학적 기계 연마법(Chemical Mechanical Polishing, 이하 「CMP법」이라고 기재함)에 의해, 실리콘 질화막(3)의 상면보다도 위에 위치하는 실리콘 산화막(9)의 부분이 제거된다. 이렇게 하여, 소자 분리홈(4, 5, 6)의 내부에는, 실리콘 산화막(9a, 9b, 9c)이 각각 남겨진다.
다음으로, 도 5에 도시한 바와 같이, 희불산(희HF), 혹은, 버퍼드 불산(BHF)을 이용한 웨트 에칭 처리를 실시함으로써, 실리콘 산화막(9)이 에칭된다. 이 때, 전술한 바와 같이, 실리콘 산화막(9a, 9b, 9c)의 치밀화의 정도와의 관계에 의해, 소자 분리홈(4, 5, 6)의 내부에 각각 위치하는 실리콘 산화막(9a, 9b, 9c)에서는, 실리콘 산화막(9c)의 에칭 레이트가 가장 높고, 실리콘 산화막(9a)의 에칭 레이트가 가장 낮아진다. 이에 의해, 소자 분리홈(4, 5, 6)의 내부에 각각 위치하는 실리콘 산화막(9a, 9b, 9c)이 선택적으로 에칭되어, 실리콘 산화막(9c)의 상면의 위치가 가장 낮고, 실리콘 산화막(9a)의 상면의 위치가 가장 높아진다.
또한，이 때, 실리콘 산화막(9a, 9b, 9c)의 웨트 에칭량은, 상대적으로 홈 폭이 넓은 소자 분리홈(4a)에 위치하는 실리콘 산화막(9a)의 높이가, 실리콘 질화막(4)과 실리콘 산화막(2)의 계면보다도 위이고, 또한, 소자 분리 구조가 완성된 시점의 소자 분리 산화막의 높이보다도 높아질 정도로 해 둔다. 구체적으로는, 완성된 시점의 소자 분리막의 높이는, 적어도 실리콘 기판(1)의 표면보다 높아지도록 설정되는 것이 바람직하다. 혹시, 가령 소자 분리막의 표면이, 실리콘 기판(1)의 표면보다도 낮은 위치로 되는 경우에는, 게이트 전극이 소자 형성 영역의 끝을 둘러싸는 것에 의한 역내로우 채널 효과의 문제나, 게이트 전극 재료의 에칭 잔사가, 낮아진 부분(움푹 팬 부분)에 남는 것에 기인하는 문제를 피하기 위해서이다.
다음으로, 도 6에 도시한 바와 같이, HDP-CVD법을 이용하여 실리콘 산화막(9a, 9b, 9c)을 덮도록, 반도체 기판(1) 위에 실리콘 산화막(10)이 형성된다. HDP-CVD법을 이용함으로써, 실리콘 산화막(10)의 밀도는 실리콘 산화막(9a, 9b, 9c)의 밀도보다도 높아진다. 또한, 실리콘 산화막(10)이 형성된 후에 열처리를 실시하여도 된다.
다음으로, 도 7에 도시한 바와 같이, 실리콘 질화막(3)을 스토퍼막으로 하여, CMP법에 의해, 실리콘 질화막(3)의 상면보다 위에 위치하는 실리콘 산화막(10)의 부분이 제거되어, 반도체 기판(1)의 표면이 평탄화된다. 이렇게 해서, 소자 분리홈(4)의 내부에는, 실리콘 산화막(9a) 위에 실리콘 산화막(10a)이 남겨지고, 소자 분리홈(5)의 내부에는, 실리콘 산화막(9b) 위에 실리콘 산화막(10b)이 남겨진다. 또한, 소자 분리홈(6)의 내부에는, 실리콘 산화막(9c) 위에 실리콘 산화막(10c)이 남겨진다.
다음으로, 도 8에 도시한 바와 같이, 불산(HF)을 이용한 웨트 에칭을 실시함으로써, 실리콘 산화막(10a, 10b, 10c)의 일부가 제거된다. 이 때, 소자 분리홈(4)의 내부에 위치하는 실리콘 산화막(10a)이 남지 않도록 웨트 에칭이 실시된다.
다음으로, 열 인산(H3PO4)에 의한 웨트 에칭을 실시함으로써, 실리콘 질화막(3)이 제거되고, 그리고, 희불산(HF), 혹은, 버퍼드 불산(BHF)에 의한 웨트 에칭을 실시함으로써, 실리콘 산화막(2)이 제거된다. 다음으로, 열 산화법에 의해, 이온 주입을 행할 때의 스크린막으로 되는 실리콘 산화막(도시 생략)이 반도체 기판(1)의 표면에 형성된다. 다음으로, 이온 주입법에 의해, 웰 주입 또는 트랜지스터의 임계값 전압을 결정하기 위한 소정의 불순물 이온의 주입이 행하여진다. 다음으로, 다시 희불산(HF), 혹은, 버퍼드 불산(BHF)에 의한 웨트 에칭을 실시함으로써, 스크린막으로서의 실리콘 산화막이 제거된다.
다음으로, 소정의 막 두께의 게이트 산화막(21)이 형성된다(도 10 참조). 다음으로, 그 게이트 절연막 위에, 소정의 도전성막(도시 생략)이 형성된다. 그 도전성막에 소정의 사진 제판 및 에칭을 실시함으로써, 도 9 및 도 10에 도시한 바와 같이, 소자 형성 영역(1a, 1b, 1c)을 가로지르는 양태로, 게이트 전극(22)이 형성된다. 다음으로, 게이트 전극(22)을 사이에 두고 위치하는 소자 형성 영역(1a, 1b, 1c)의 한쪽의 영역과 다른 쪽의 영역에, 소정의 도전형의 불순물 이온이 주입된다.
이렇게 해서, 도 11에 도시한 바와 같이, 소자 형성 영역(1a)에서는, 소스ㆍ드레인 영역(23a, 23b) 및 게이트 전극(22a)을 포함하는 MOS 트랜지스터 T1이 형성된다. 또한, 도 12에 도시한 바와 같이, 소자 형성 영역(1b)에서는, 소스ㆍ드레인 영역(24a, 24b) 및 게이트 전극(22b)을 포함하는 MOS 트랜지스터 T2가 형성된다. 그리고, 도 13에 도시한 바와 같이, 소자 형성 영역(1c)에서는, 소스ㆍ드레인 영역(25a, 25b) 및 게이트 전극(22c)을 포함하는 MOS 트랜지스터 T3이 형성된다. 또한, 도 11∼도 13의 단면도에서는, 만약, 도 9에 도시한 단면선 XI-XI, XII-XII 및 XIII-XIII 방향으로도, 단면선 X-X 방향과 동일한 폭의 소자 분리홈이 인접하여 형성된 경우를 상정하여, 소자 분리홈 내의 적층 구조를 나타내고 있다.
이상의 공정을 거쳐 제조된 반도체 장치에서는, 각각 폭이 서로 다른 소자 분리홈(4, 5, 6)에 인접한 소자 형성 영역(1a, 1b, 1c)의 각각에 형성되는 MOS 트랜지스터 T1, T2, T3의 전기적 특성의 변동을 저감할 수 있다. 이에 대하여, 자세하게 설명한다.
우선, 폴리실라잔막과 같이 SOD법에 의해 형성되는 실리콘 산화막에서는, 열처리를 실시하였을 때에 실리콘 산화막의 수축률이 소자 분리홈의 폭에 의존한다. 즉, 폭이 넓은 소자 분리홈에 위치하는 실리콘 산화막에서는, 폭이 좁은 소자 분리홈에 위치하는 실리콘 산화막에 대하여, 실리콘 산화막이 보다 치밀화되기 쉽다.
발명자들은, SOD법에 의해, 다양한 폭의 소자 분리홈에 실리콘 산화막을 형성하고, 최종적으로 소자 분리 산화막으로서 형성된 상태에서의, 소자 분리 산화막의 반도체 기판의 표면으로부터의 높이 H와 소자 분리홈의 폭 W와의 관계를 평가하였다. 그 결과의 그래프를 도 14에 도시한다. 도 14에 도시한 바와 같이, 소자 분리홈의 폭 W가 좁아짐에 따라서, 소자 분리 산화막의 높이 H는 낮아지는 것을 알 수 있다. 이것은, 폭이 보다 좁은 소자 분리홈에 형성되어 있는 소자 분리 산화막일수록 치밀화되기 어렵게 되어 있기 때문에, 소자 분리 산화막을 형성할 때의 에칭에 의해 실리콘 산화막이 보다 에칭되기 때문이다.
소자 분리 산화막의 높이가 소자 분리홈의 폭에 의존하여 상이한 것은, 이미 설명한 바와 같이, 소자 분리홈에 의해 둘러싸여진 소자 형성 영역에 형성되는 트랜지스터의 게이트의 치수나 전기적 특성의 변동이 증대되는 원인으로 된다.
또한, 소자 분리홈의 폭에 따라서 실리콘 산화막의 치밀화의 정도가 상이하면, 소자 분리홈에 의해 둘러싸여진 소자 형성 영역에 미치는 응력이 상이하게 된다. 발명자들은, 소자 형성 영역의 스트레스(응력)와, 인접한 소자 분리홈의 폭 W와의 관계를 평가하였다. 시료로서, 소자 형성 영역의 패턴과 소자 분리홈의 패턴을, 라인 앤드 스페이스 패턴 형상에 배치한 패턴을 준비하고, 소자 분리홈(STI)을 형성한 후에, UV 라만 분광에 의해 소자 형성 영역의 응력을 측정하였다. 그 결과의 그래프를 도 15에 도시한다.
도 15에 도시한 바와 같이, 소자 형성 영역에 인접한 소자 분리홈이 임의의 값의 폭보다도 좁아지면, 소자 분리홈의 폭 W가 좁아지면 좁아질수록, 소자 형성 영역의 응력이 작아지고 있는 것을 알 수 있다. 이 때문에, 동일한 크기의 MOS 트랜지스터라도, 소자 형성 영역에 인접한 소자 분리홈의 폭에 따라서 MOS 트랜지스터의 전기적 특성에 차이가 발생하게 된다.
전술한 반도체 장치에서는, 소자 분리홈의 폭이 좁아짐에 따라서, 그 소자 분리홈(4, 5, 6)에 형성되는 실리콘 산화막(9)(하층)의 웨트 에칭 레이트가 빨라지는 성질을 이용하여, 다양한 폭의 소자 분리홈에 최종적으로 형성되는 소자 분리 산화막의 압축 응력의 변동을 저감할 수 있다.
우선, 실리콘 산화막의 웨트 에칭 레이트와 소자 분리홈의 폭과의 관계의 그래프를 도 16에 도시한다. 이 평가에서는, 발명자들은, 다양한 폭의 소자 분리홈에 형성된 실리콘 산화막에 대하여, 불활성 가스 분위기 속에서, 상대적으로 높은 온도와 낮은 온도로 나누어 어닐링 처리를 실시하고, 그리고, 그 어닐링 처리가 실시된 실리콘 산화막의 웨트 에칭 레이트를 측정하였다. 도 16에 도시한 바와 같이, 소자 분리홈의 폭이 좁아짐에 따라서, 그 소자 분리홈에 형성되는 실리콘 산화막의 웨트 에칭 레이트가 빨라지고 있는 것을 알 수 있다. 또한, 어닐링 온도를 변화시킴으로써, 웨트 에칭 레이트를 조정할 수 있는 것을 알 수 있다.
이렇게 해서, 폭이 보다 좁은 소자 분리홈에 형성되는 실리콘 산화막(9)(하층)의 웨트 에칭 레이트가 보다 빨라짐으로써, 상대적으로 폭이 좁은 소자 분리홈에 남겨지는 실리콘 산화막(9)의 막 두께가, 상대적으로 폭이 넓은 소자 분리홈에 남겨지는 실리콘 산화막(9)의 막 두께보다도 얇아진다. 그리고, 그 실리콘 산화막(9)이 얇아진 만큼, 압축 응력이 비교적 높은 HDP-CVD법에 의한 실리콘 산화막(10)(상층)이, 하층의 실리콘 산화막(9) 위에 보다 두껍게 적층되어, 상대적으로 폭이 좁은 소자 분리홈에 최종적으로 형성되는 소자 분리 산화막의 압축 응력이 보다 높아진다.
이에 의해, 도 17에 도시한 바와 같이, 전술한 제조 방법을 적용하기 전과 후에서, 스트레스차, 즉, 상대적으로 폭이 좁은 소자 분리홈에 최종적으로 형성되는 분리 산화막의 압축 응력과, 상대적으로 폭이 넓은 소자 분리홈에 최종적으로 형성되는 분리 산화막의 압축 응력과의 압축 응력의 차가 줄어들게 된다. 그 결과, 다양한 폭의 소자 분리홈(4, 5, 6)이 인접한 소자 형성 영역(1a, 1b, 1c)에 작용하는 압축 응력의 변동이 저감되어, 각 소자 형성 영역(1a, 1b, 1c)에 형성되는 MOS 트랜지스터 T1, T2, T3의 전기적 특성의 변동을 저감할 수 있다.
<실시 형태 2>
전술한 반도체 장치에서는, 소자 분리홈에 형성되는 실리콘 산화막(하층)으로서, SOD법에 의해 폴리실라잔막을 형성하는 경우를 예로 들어 설명하였다. 여기서는, O3-TEOS에 의한 실리콘 산화막을 형성하는 경우를 예로 들어 설명한다.
전술한 도 1에 도시한 공정 후, 도 18에 도시한 바와 같이, O3와 TEOS의 혼합 가스를 이용한 CVD법에 의해, 소자 분리홈(4, 5, 6)을 충전하는 양태로 반도체 기판(1) 위에 실리콘 산화막(11)이 형성된다. 다음으로, 도 19에 도시한 바와 같이, 온도 900∼1100℃의 불활성 가스 분위기 속에서 열처리를 실시함으로써, 실리콘 산화막(11)이 치밀화된다. 또한，이 열처리 전에, 온도 300∼900℃의 수증기 분위기 속에서 열처리를 실시하여도 된다.
다음으로, 도 20에 도시한 바와 같이, 실리콘 질화막(3)을 스토퍼막으로 하여, CMP법에 의해, 실리콘 질화막(3)의 상면보다도 위에 위치하는 실리콘 산화막(11)의 부분이 제거된다. 이렇게 해서, 소자 분리홈(4, 5, 6) 내부에는, 실리콘 산화막(11a, 11b, 11c)이 각각 남겨진다. 다음으로, 도 21에 도시한 바와 같이, 희불산(희HF), 혹은, 버퍼드 불산(BHF)을 이용한 웨트 에칭 처리를 실시함으로써, 실리콘 산화막(11)이 에칭된다.
이 때, 전술한 바와 같이, 소자 분리홈(4, 5, 6)의 내부에 각각 위치하는 실리콘 산화막(11a, 11b, 11c)에서는, 실리콘 산화막(11c)의 에칭 레이트가 가장 높고, 실리콘 산화막(11a)의 에칭 레이트가 가장 낮아진다. 이에 의해, 소자 분리홈(4, 5, 6)의 내부에 각각 위치하는 실리콘 산화막(11a, 11b, 11c)이 선택적으로에칭되어, 실리콘 산화막(11c)의 상면의 위치가 가장 낮고, 실리콘 산화막(11a)의 상면의 위치가 가장 높아진다.
또한，이 때, 실리콘 산화막(11a, 11b, 11c)의 웨트 에칭량은, 상대적으로 홈 폭이 넓은 소자 분리홈(4a)에 위치하는 실리콘 산화막(11a)의 높이가, 실리콘 질화막(4)과 실리콘 산화막(2)의 계면보다도 위이고, 또한, 소자 분리 구조가 완성된 시점의 소자 분리 산화막의 높이보다도 높아질 정도로 해 둔다. 구체적으로는, 완성된 시점의 소자 분리막의 높이는, 적어도 실리콘 기판(1)의 표면보다 높아지도록 설정되는 것이 바람직하다. 혹시, 가령 소자 분리막의 표면이, 실리콘 기판(1)의 표면보다도 낮은 위치로 되는 경우에는, 게이트 전극이 소자 형성 영역의 끝을 둘러싸는 것에 의한 역내로우 채널 효과의 문제나, 게이트 전극 재료의 에칭 잔사가, 낮아진 부분(움푹 팬 부분)에 남는 것에 기인하는 문제를 피하기 위해서이다.
다음으로, 도 22에 도시한 바와 같이, HDP-CVD법을 이용하여 실리콘 산화막(11a, 11b, 11c)을 덮도록, 반도체 기판(1) 위에 실리콘 산화막(10)이 형성된다. HDP-CVD법을 이용함으로써, 실리콘 산화막(10)의 밀도는 실리콘 산화막(11a, 11b, 11c)의 밀도보다도 높아진다. 또한, 실리콘 산화막(10)이 형성된 후에 열처리를 실시하여도 된다.
다음으로, 도 23에 도시한 바와 같이, 실리콘 질화막(3)을 스토퍼막으로 하여, CMP법에 의해, 실리콘 질화막(3)의 상면보다 위에 위치하는 실리콘 산화막(10)의 부분이 제거되어, 반도체 기판(1)의 표면이 평탄화된다. 이렇게 해서, 소자 분리홈(4)의 내부에는, 실리콘 산화막(11a) 위에 실리콘 산화막(10a)이 남겨지고, 소자 분리홈(5)의 내부에는, 실리콘 산화막(11b) 위에 실리콘 산화막(10b)이 남겨진다. 또한, 소자 분리홈(6)의 내부에는, 실리콘 산화막(11c) 위에 실리콘 산화막(10c)이 남겨진다.
다음으로, 도 24에 도시한 바와 같이, 불산(HF), 혹은, 버퍼드 불산(BHF)을 이용한 웨트 에칭을 실시함으로써, 실리콘 산화막(10a, 10b, 10c)의 일부가 제거된다. 이 때, 소자 분리홈(4)의 내부에 위치하는 실리콘 산화막(10a)이 남지 않도록 웨트 에칭이 실시된다.
다음으로, 열 인산(H3PO4)에 의한 웨트 에칭을 실시함으로써, 실리콘 질화막(3)이 제거되고, 그리고, 희불산(HF), 혹은, 버퍼드 불산(BHF)에 의한 웨트 에칭을 실시함으로써, 실리콘 산화막(2)이 제거된다. 다음으로, 열 산화법에 의해, 이온 주입을 행할 때의 스크린막으로 되는 실리콘 산화막(도시 생략)이 반도체 기판(1)의 표면에 형성된다. 다음으로, 이온 주입법에 의해, 웰 주입 또는 트랜지스터의 임계값 전압을 결정하기 위한 소정의 불순물 이온의 주입이 행하여진다. 다음으로, 다시 희불산(HF), 혹은, 버퍼드 불산(BHF)에 의한 웨트 에칭을 실시함으로써, 스크린막으로서의 실리콘 산화막이 제거된다.
다음으로, 소정의 막 두께의 게이트 산화막(21)이 형성된다(도 26 참조). 다음으로, 그 게이트 절연막 위에, 소정의 도전성막(도시 생략)이 형성된다. 그 도전성막에 소정의 사진 제판 및 에칭을 실시함으로써, 도 25 및 도 26에 도시한 바와 같이, 소자 형성 영역(1a, 1b, 1c)을 가로지르는 양태로, 게이트 전극(22)이 형성된다. 다음으로, 게이트 전극(22)을 사이에 두고 위치하는 소자 형성 영역(1a, 1b, 1c)의 한쪽의 영역과 다른 쪽의 영역에, 소정의 도전형의 불순물 이온이 주입된다.
이렇게 해서, 도 27에 도시한 바와 같이, 소자 형성 영역(1a)에서는, 소스ㆍ드레인 영역(23a, 23b) 및 게이트 전극(22a)을 포함하는 MOS 트랜지스터 T1이 형성된다. 또한, 도 28에 도시한 바와 같이, 소자 형성 영역(1b)에서는, 소스ㆍ드레인 영역(24a, 24b) 및 게이트 전극(22b)을 포함하는 MOS 트랜지스터 T2가 형성된다. 그리고, 도 29에 도시한 바와 같이, 소자 형성 영역(1c)에서는, 소스ㆍ드레인 영역(25a, 25b) 및 게이트 전극(22c)을 포함하는 MOS 트랜지스터 T3이 형성된다. 또한, 도 27∼29의 단면도에서는, 만약, 도 25에 도시한 단면선 XXVII-XXVII, XXVIII-XXVIII 및 XXIX-XXIX 방향으로도, 단면선 XXVI-XXVI 방향과 동일한 폭의 소자 분리홈이 인접하여 형성된 경우를 상정하여, 소자 분리홈 내의 적층 구조를 나타내고 있다.
전술한 반도체 장치에서는, 소자 분리홈(4, 5, 6)에 형성되는 실리콘 산화막(하층)으로서, O3-TEOS에 의한 실리콘 산화막(11)이 형성된다. 이 O3-TEOS계의 실리콘 산화막(11)도, 전술한 폴리실라잔막으로 형성되는 실리콘 산화막(9)과 마찬가지로, 폭이 보다 좁은 소자 분리홈에 형성되는 실리콘 산화막(11)의 웨트 에칭 레이트가 보다 빨라진다.
이 때문에, 상대적으로 폭이 좁은 소자 분리홈에 남겨지는 실리콘 산화막(11)의 막 두께가, 상대적으로 폭이 넓은 소자 분리홈에 남겨지는 실리콘 산화막(11)의 막 두께보다도 얇아지고, 그 실리콘 산화막(11)이 얇아진 만큼, 압축 응력이 비교적 높은 HDP-CVD법에 의한 실리콘 산화막(10)(상층)이, 하층의 실리콘 산화막(11) 위에 보다 두껍게 적층되어, 상대적으로 폭이 좁은 소자 분리홈에 최종적으로 형성되는 소자 분리 산화막의 압축 응력이 보다 높아진다.
이에 의해, 상대적으로 폭이 좁은 소자 분리홈에 최종적으로 형성되는 분리 산화막의 압축 응력과, 상대적으로 폭이 넓은 소자 분리홈에 최종적으로 형성되는 분리 산화막의 압축 응력과의 압축 응력의 차가 줄어들게 되어, 다양한 폭의 소자 분리홈(4, 5, 6)이 인접한 소자 형성 영역(1a, 1b, 1c)에 작용하는 압축 응력의 변동이 저감되게 된다. 그 결과, 각 소자 형성 영역(1a, 1b, 1c)에 형성되는 MOS 트랜지스터 T1, T2, T3의 전기적 특성의 변동을 저감할 수 있다.
또한, 전술한 각 실시 형태에서는, 소자 분리홈에 형성되는 실리콘 산화막(하층)으로서, SOD법에 의해 형성되는 폴리실라잔막에 의한 실리콘 산화막과, O3-TEOS계의 실리콘 산화막을 예로 들어 설명하였다. 소자 분리홈에 매립되는 실리콘 산화막으로서는, 이들 실리콘 산화막에 한정되지 않고, 온도 약 1100℃ 하에서 어닐링 처리를 실시함으로써, 막 두께가 5% 이상 얇아지는 절연막이면, 원하는 효과를 얻을 수 있다.
또한, 소자 형성 영역에 형성되는 반도체 소자로서, MOS 트랜지스터를 예로 들어 설명하였지만, 소자 형성 영역에 작용하는 응력에 의해 동작이 영향을 받는 반도체 소자이면, MOS 트랜지스터에 한하지 않고, 전술한 소자 분리홈을 구비한 소자 분리 구조를 적용함으로써, 그 반도체 소자의 전기적 특성의 변동을 저감할 수 있다.
금회 개시된 실시 형태는 예시로서 이에 제한되는 것은 아니다. 본 발명은 상기에서 설명한 범위가 아니라, 특허 청구 범위에 의해 나타내어지며, 특허 청구 범위와 균등의 의미 및 범위에서의 모든 변경이 포함되는 것이 의도된다.
본 반도체 장치는, 소위 STI 구조를 갖는 반도체 장치에 유효하게 이용된다.
1 : 실리콘 기판
1a : 소자 형성 영역
1b : 소자 형성 영역
1c : 소자 형성 영역
2 : 실리콘 산화막
3 : 실리콘 질화막
4 : 소자 분리홈
5 : 소자 분리홈
6 : 소자 분리홈
7 : 실리콘 산화막
8 : 폴리실라잔막
9 : 실리콘 산화막
9a : 실리콘 산화막
9b : 실리콘 산화막
9c : 실리콘 산화막
10 : 실리콘 산화막
10a : 실리콘 산화막
10b : 실리콘 산화막
10c : 실리콘 산화막
11 : 실리콘 산화막
11a : 실리콘 산화막
11b : 실리콘 산화막
11c : 실리콘 산화막
21 : 게이트 산화막
22 : 게이트 배선
22a : 게이트 전극
22b : 게이트 전극
22c : 게이트 전극
23a, 23b : 소스ㆍ드레인 영역
24a, 24b : 소스ㆍ드레인 영역
25a, 25b : 소스ㆍ드레인 영역
T1 : MOS 트랜지스터
T2 : MOS 트랜지스터
T3 : MOS 트랜지스터

Claims (16)

  1. 반도체 기판에서의 제1 영역을 사이에 끼워 넣도록, 제1 폭을 갖고 상기 반도체 기판의 표면으로부터 소정의 깊이에 걸쳐 형성된 제1 소자 분리홈,
    상기 반도체 기판에서의 제2 영역을 사이에 끼워 넣도록, 상기 제1 폭보다도 좁은 제2 폭을 갖고 상기 반도체 기판의 표면으로부터 소정의 깊이에 걸쳐 형성된 제2 소자 분리홈, 및
    상기 반도체 기판에서의 제3 영역을 사이에 끼워 넣도록, 상기 제2 폭보다도 좁은 제3 폭을 갖고 상기 반도체 기판의 표면으로부터 소정의 깊이에 걸쳐 형성된 제3 소자 분리홈을 포함하는, 각각 소정의 폭을 갖는 복수의 소자 분리홈과,
    상기 복수의 소자 분리홈의 각각을 매립하도록 형성된 소자 분리 절연막
    을 갖고,
    상기 소자 분리 절연막은,
    소정의 밀도의 제1 절연막과,
    상기 제1 절연막의 밀도보다도 높은 밀도의 제2 절연막
    을 구비하고,
    상기 복수의 소자 분리홈의 각각에서는, 적어도 상기 제1 절연막이 매립되고, 상기 제2 절연막은, 상기 복수의 소자 분리홈의 상기 소정의 폭이 좁아짐에 따라 두껍게 형성되고,
    상기 제1 소자 분리홈에는, 상기 제1 절연막의 위에 상기 제2 절연막이 적층되지 않는 양태로, 상기 제1 절연막이 매립되고,
    상기 제2 소자 분리홈에는, 상기 제1 절연막의 위에 상기 제2 절연막이 적층되는 양태로, 상기 제1 절연막 및 상기 제2 절연막이 매립되고,
    상기 제3 소자 분리홈에는, 상기 제1 절연막의 위에 상기 제2 절연막이 적층되는 양태로, 상기 제1 절연막 및 상기 제2 절연막이 매립되고,
    상기 제3 소자 분리홈에 매립된 상기 제2 절연막은, 상기 제2 소자 분리홈에 매립된 상기 제2 절연막보다도 두껍게 형성되고,
    상기 제2 소자 분리홈에 매립된 상기 제1 절연막의 상면은, 상기 제3 소자 분리홈에 매립된 상기 제1 절연막의 상면보다도 높고,
    상기 제1 소자 분리홈에 매립된 상기 제1 절연막의 상면은, 상기 제2 소자 분리홈에 매립된 상기 제1 절연막의 상기 상면보다도 높고, 또한, 상기 반도체 기판의 표면보다도 높은 위치에 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 절연막의 소정의 웨트 에칭액에 대한 웨트 에칭 레이트는, 상기 제1 절연막의 상기 웨트 에칭액에 대한 웨트 에칭 레이트보다도 낮은, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 절연막의 소정의 열처리에 의한 막의 수축률은, 상기 제1 절연막의 상기 열처리에 의한 막의 수축률보다도 작은, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 절연막은 도포막 또는 O3-TEOS에 의한 실리콘 산화막이고, 상기 제2 절연막은 고밀도 플라즈마 화학 기상 성장법에 의한 실리콘 산화막인, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 영역에 형성된, 제1 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제2 영역에 형성된, 제2 게이트 전극을 포함하는 제2 트랜지스터와,
    상기 제3 영역에 형성된, 제3 게이트 전극을 포함하는 제3 트랜지스터를 구비한, 반도체 장치.
  6. 반도체 기판의 주표면 위에, 복수의 소자 분리홈을 형성하기 위한 마스크재를 형성하는 공정과,
    상기 마스크재를 마스크로 하여, 상기 반도체 기판에 에칭을 실시함으로써, 각각 소정의 폭을 갖는 복수의 소자 분리홈을 형성하는 공정과,
    상기 복수의 소자 분리홈의 각각을 매립하도록, 상기 반도체 기판 위에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막에 어닐링 처리를 실시하는 공정과,
    상기 복수의 소자 분리홈의 각각에 위치하는 상기 제1 절연막의 부분을 남기는 양태로, 상기 제1 절연막을 상기 마스크재의 표면까지 평탄화하는 공정과,
    상기 복수의 소자 분리홈의 각각에 남겨진 상기 제1 절연막의 부분에 웨트 에칭 처리를 실시함으로써, 각각 소정의 위치까지 상기 제1 절연막의 상면의 위치를 내리는 공정과,
    상기 복수의 소자 분리홈의 각각에 남겨진 상기 제1 절연막의 부분을 덮도록, 상기 반도체 기판 위에, 어닐링된 상기 제1 절연막의 밀도보다도 높은 밀도의 제2 절연막을 형성하는 공정과,
    상기 복수의 소자 분리홈의 각각에 위치하는 상기 제2 절연막에 에칭을 실시함으로써, 상기 제2 절연막의 높이를 조정하는 공정과,
    상기 마스크재를 제거하는 공정
    을 구비하고,
    상기 복수의 소자 분리홈을 형성하는 공정은,
    상기 반도체 기판에서의 제1 영역을 사이에 끼워 넣고, 제1 폭을 갖는 소정의 깊이의 제1 소자 분리홈,
    상기 반도체 기판에서의 제2 영역을 사이에 끼워 넣고, 상기 제1 폭보다도 좁은 제2 폭을 갖는 소정의 깊이의 제2 소자 분리홈, 및
    상기 반도체 기판에서의 제3 영역을 사이에 끼워 넣고, 상기 제2 폭보다도 좁은 제3 폭을 갖는 소정의 깊이의 제3 소자 분리홈을 형성하는 공정을 포함하고,
    상기 제1 절연막의 상면의 위치를 내리는 공정은, 상기 제2 소자 분리홈에 남겨지는 상기 제1 절연막의 상면의 위치를, 상기 제1 소자 분리홈에 남겨지는 상기 제1 절연막의 상면의 위치보다도 내리는 것과 함께, 상기 제3 소자 분리홈에 남겨지는 상기 제1 절연막의 상면의 위치를, 상기 제2 소자 분리홈에 남겨지는 상기 제1 절연막의 상면의 위치보다도 내리고, 상기 제1 소자 분리홈에 남겨지는 상기 제1 절연막의 상면을, 상기 반도체 기판의 표면보다도 높아지도록 조정하는 공정을 포함하고,
    상기 제2 절연막의 높이를 조정하는 공정에서는,
    상기 제2 절연막은, 상기 복수의 소자 분리홈의 상기 소정의 폭이 좁아짐에 따라 두껍게 남겨지고,
    상기 제1 소자 분리홈에서는, 상기 제2 절연막의 부분을 남기지 않고,
    상기 제2 소자 분리홈에서는, 상기 제2 절연막의 부분을 남기고,
    상기 제3 소자 분리홈에서는, 남겨지는 상기 제2 절연막의 부분의 막 두께가, 상기 제2 소자 분리홈에 남겨지는 상기 제2 절연막의 부분의 막 두께보다도 두꺼워지도록 조정되는, 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 절연막의 소정의 웨트 에칭액에 대한 웨트 에칭 레이트는, 상기 제1 절연막의 상기 웨트 에칭액에 대한 웨트 에칭 레이트보다도 낮은, 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 제2 절연막의 소정의 열처리에 의한 막의 수축률은, 상기 제1 절연막의 상기 열처리에 의한 막의 수축률보다도 작은, 반도체 장치의 제조 방법.
  9. 제6항 또는 제7항에 있어서,
    상기 제1 절연막을 형성하는 공정에서는, 상기 제1 절연막으로서, 도포막 또는 O3-TEOS에 의한 실리콘 산화막이 형성되고,
    상기 제2 절연막을 형성하는 공정에서는, 상기 제2 절연막으로서, 고밀도 플라즈마 화학 기상 성장법에 의한 실리콘 산화막이 형성되는, 반도체 장치의 제조 방법.
  10. 제6항 또는 제7항에 있어서,
    상기 제2 절연막의 높이를 조정하는 공정 후,
    상기 제1 영역에 제1 게이트 전극을 포함하는 제1 트랜지스터를 형성하는 공정과,
    상기 제2 영역에 제2 게이트 전극을 포함하는 제2 트랜지스터를 형성하는 공정과,
    상기 제3 영역에 제3 게이트 전극을 포함하는 제3 트랜지스터를 형성하는 공정을 구비한, 반도체 장치의 제조 방법.
  11. 제3항에 있어서,
    상기 제1 절연막은 도포막 또는 O3-TEOS에 의한 실리콘 산화막이고, 상기 제2 절연막은 고밀도 플라즈마 화학 기상 성장법에 의한 실리콘 산화막인, 반도체 장치.
  12. 제3항에 있어서,
    상기 제1 영역에 형성된, 제1 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제2 영역에 형성된, 제2 게이트 전극을 포함하는 제2 트랜지스터와,
    상기 제3 영역에 형성된, 제3 게이트 전극을 포함하는 제3 트랜지스터를 구비한, 반도체 장치.
  13. 제4항에 있어서,
    상기 제1 영역에 형성된, 제1 게이트 전극을 포함하는 제1 트랜지스터와,
    상기 제2 영역에 형성된, 제2 게이트 전극을 포함하는 제2 트랜지스터와,
    상기 제3 영역에 형성된, 제3 게이트 전극을 포함하는 제3 트랜지스터를 구비한, 반도체 장치.
  14. 제8항에 있어서,
    상기 제1 절연막을 형성하는 공정에서는, 상기 제1 절연막으로서, 도포막 또는 O3-TEOS에 의한 실리콘 산화막이 형성되고,
    상기 제2 절연막을 형성하는 공정에서는, 상기 제2 절연막으로서, 고밀도 플라즈마 화학 기상 성장법에 의한 실리콘 산화막이 형성되는, 반도체 장치의 제조 방법.
  15. 제8항에 있어서,
    상기 제2 절연막의 높이를 조정하는 공정 후,
    상기 제1 영역에 제1 게이트 전극을 포함하는 제1 트랜지스터를 형성하는 공정과,
    상기 제2 영역에 제2 게이트 전극을 포함하는 제2 트랜지스터를 형성하는 공정과,
    상기 제3 영역에 제3 게이트 전극을 포함하는 제3 트랜지스터를 형성하는 공정을 구비한, 반도체 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 제2 절연막의 높이를 조정하는 공정 후,
    상기 제1 영역에 제1 게이트 전극을 포함하는 제1 트랜지스터를 형성하는 공정과,
    상기 제2 영역에 제2 게이트 전극을 포함하는 제2 트랜지스터를 형성하는 공정과,
    상기 제3 영역에 제3 게이트 전극을 포함하는 제3 트랜지스터를 형성하는 공정을 구비한, 반도체 장치의 제조 방법.
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