KR20060026152A - 섀로우 트렌치 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 다수의 소자간을 전기적으로 분리하는 섀로우 트렌치 분리막을 형성한다는 것으로, 이를 위하여 본 발명은, 섀로우 트렌치를 형성하고, 산화막의 습식 식각 공정 및 패드 질화막 풀 백(pull back) 공정을 수행한 후에 건식 식각 공정을 수행하여 라운드 형태의 표면을 갖는 섀로우 트렌치에 절연물질을 갭 필하는 종래 방법과는 달리, 기판 상에 TEOS 내지 패드 산화막을 패터닝한 후에 기판을 식각하여 섀로우 트렌치를 형성하고, 섀로우 트렌치 측면 및 바닥에 도전형 불순물을 주입한 후에, 섀로우 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하고, 섀로우 트렌치에 절연물질을 갭필한 후에 이를 평탄화함으로써, 트렌치 바닥 및 측면에 불균일한 두께의 산화막을 형성하여 섀로우 트렌치 분리막의 깊이 및 바닥 폭의 증가시킬 수 있는 것이다.
섀로우 트렌치 분리막, TEOS, 열 산화 공정, CVD, USG, CMP
Description
도 1a 내지 1f는 본 발명의 일 실시 예에 따라 실리콘 기판 상에 섀로우 트렌치 분리막을 형성하는 주요 공정을 순차적으로 도시한 공정순서도,
도 2a 내지 2g는 종래 방법에 따라 실리콘 기판 상에 섀로우 트렌치 분리막을 형성하는 주요 공정을 도시한 공정순서도.
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 기판 상에 형성되는 다수의 소자간을 전기적으로 분리하는 데 이용되는 섀로우 트랜치 분리막(STI : shallow trench isolation)을 형성하는 데 적합한 섀로우 트렌치 분리막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 장치(즉, 반도체 소자)에는 트랜지스터, 커패시터 등의 단위 소자들이 반도체 소자의 용량에 따라 제한된 면적 내에 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는 데, 이러한 반도체 소자들은 서로 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 반도체 소자들 간의 전기적인 분리를 위한 방법으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCOS : LOCal Oxidation of Silicon)와, 실리콘 기판을 수직방향으로 식각하여 절연 물질로 매립하는 섀로우 트렌치 분리막(STI : Shallow Trench Isolation)이 잘 알려져 있다
이 중에서 섀로우 트렌치 분리막 방법은 반응성 이온 식각이나 플라즈마 식각과 같은 건식 식각 기술을 사용하여 좁고 깊은 섀로우 트렌치를 형성하고, 그 속에 절연막을 갭필하는 방법으로서, 절연막이 채워진 트렌치 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적을 줄여 미세화에 유리한 방법이다.
도 2a 내지 2g는 종래 방법에 따라 실리콘 기판 상에 섀로우 트렌치 분리막을 형성하는 주요 공정을 도시한 공정순서도이다.
도 2a를 참조하면, 도전형 불순물(즉, P-type)로 도핑된 실리콘 기판(200)위에 패드 산화막(202)을 형성하며, 패드 산화막(202)상에 섀로우 트렌치 패턴막으로서 패드 질화막(204)과 TEOS(Tetra Ethyl Ortho Silicate, 206)를 순서대로 증착한다. 예를 들어, 패드 산화막(202)은 대략 40Å 두께로 형성하고, 패드 질화막(204)은 대략 1000Å 두께로 형성하며, TEOS는 대략 1430Å 두께로 형성한다.
그리고, 사진 및 건식 식각 공정을 수행하여 소자 분리 영역을 정의하도록 TEOS(206)에서부터 실리콘 기판(200)을 일정 깊이, 예를 들어 3500Å-4500Å으로 식각하여 도 2b에 도시한 바와 같이 섀로우 트렌치(208)를 형성한다.
다음에, 도 2c와 2d에 도시한 바와 같이, 패드 산화막(202)의 습식 식각 공 정 및 패드 질화막 풀 백(pull back) 공정을 수행한 후에 건식 식각 공정을 수행하여 섀로우 트렌치(208)의 상부 코너부분을 라운드 형태로 형성한다.
또한, 도 2e에 도시한 바와 같이, 습식 또는 건식 등의 산화 공정을 통해 섀로우 트렌치(208) 표면에 산화막(210)을 형성한다. 이 때, 산화막(210)은 섀로우 트렌치(208) 측면 및 바닥에 균일하게 대략 40Å 두께로 형성한다.
이어서, CVD를 이용하는 증착 공정을 수행함으로써, 일 예로서 도 2f에 도시된 바와 같이, 트랜치(208) 내부를 완전히 갭필(gap-fill)할 수 있는 절연 물질(212)로서 산화막을 실리콘 기판(200) 상에 증착한다. 여기에서, 증착 공정은 예를 들면, PE-CVD(플라즈마 화학 기상 증착 : Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(고밀도 플라즈마 화학 기상 증착 : High Density Plasma Chemical Vapor Deposition) 등의 방법을 이용하여 공정을 수행한다.
마지막으로, CMP(Chemical Mechanical Polishing) 공정을 수행하여 섀로우 트렌치(208)가 형성되지 않은 실리콘 기판(200)의 TEOS(206) 상부가 노출될 때까지 절연 물질(212)을 평탄하게 제거하고, 습식 식각 공정을 통해 TEOS(206), 패드 질화막(204)을 제거하는 공정을 수행함으로써, 일 예로서 도 2g에 도시된 바와 같이, 실리콘 기판(200) 내에 절연 물질로 매립된 섀로우 트렌치 분리막(212a)을 완성한다.
그러나, 상술한 바와 같은 일련의 과정을 통해 기판 상에 섀로우 트렌치 분리막을 형성하는 종래 방식은 점점 작아지는 섀로우 트렌치 크기 때문에 깊은 프로파일을 형성하기 어렵고, 절연물질의 갭필 시에 문제가 발생할 수 있는 단점이 있 으며, 설혹 절연물질의 갭필 시 문제가 발생하지 않은 경우에도 섀로우 트렌치 분리막의 하부가 좁아지는 프로파일 특징에 따라 반도체 소자의 전류 누설에 취약한 근본적인 문제점을 갖는다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 기판 상에 형성된 섀로우 트렌치 내부에 도전형 불순물을 주입한 후에 열 산화 공정을 수행하여 트렌치 바닥 및 측면에 불균일한 두께의 산화막을 형성함으로써 섀로우 트렌치 분리막의 깊이 및 바닥 폭을 증가시킬 수 있는 섀로우 트렌치 분리막 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 패드 산화막, 패드 질화막 및 TEOS를 순차적으로 형성한 후 패터닝하여 트렌치 영역을 정의하는 트렌치 패턴을 형성하는 단계와, 상기 트렌치 패턴을 통해 드러난 상기 반도체 기판을 일정 깊이로 식각하여 섀로우 트렌치를 형성하는 단계와, 상기 섀로우 트렌치 측면 및 바닥에 도전형 불순물을 주입하는 단계와, 상기 섀로우 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하는 단계와, 상기 섀로우 트렌치에 절연물질을 갭필하고 이를 평탄화하는 단계를 포함하는 섀로우 트렌치 분리막 형성 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예 로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 섀로우 트렌치를 형성하고, 산화막의 습식 식각 공정 및 패드 질화막 풀 백 공정을 수행한 후에 건식 식각 공정을 수행하여 라운드 형태의 표면을 갖는 섀로우 트렌치에 절연물질을 갭 필하는 종래 방법과는 달리, 기판 상에 TEOS 내지 패드 산화막을 패터닝한 후에 기판을 식각하여 섀로우 트렌치를 형성하고, 섀로우 트렌치 측면 및 바닥에 도전형 불순물을 주입한 후에, 섀로우 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하고, 섀로우 트렌치에 절연물질을 갭필한 후에 이를 평탄화한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1은 본 발명의 일 실시 예에 따라 실리콘 기판 상에 섀로우 트렌치 분리막 분리막을 형성하는 주요 공정을 순차적으로 도시한 공정순서도이다.
도 1a를 참조하면, 도전형 불순물(즉, P-type 불순물)로 도핑된 실리콘 기판(100)위에 패드 산화막(102)을 형성하며, 패드 산화막(102)상에 섀로우 트렌치 패턴막으로서 패드 질화막(104) 및 TEOS(Tetra Ethyl Ortho Silicate, 106)를 순서대로 증착한다. 일 예로 패드 산화막(102)은 실리콘 기판(100)과 패드 질화막(104) 사이의 응력(stress)을 감소시키기 위해 형성하고, 패드 산화막(102)은 대략 45Å, 패드 질화막(104)은 대략 1000Å, TEOS(106)는 대략 1430Å 두께로 증착한다.
그리고, 사진 및 건식 식각 공정을 수행하여 소자 분리 영역을 정의하도록 TEOS(106), 패드 질화막(104) 및 패드 산화막(102)을 식각하여 트렌치 영역을 정의하는 트렌치 패턴을 형성한 이후, 드러난 실리콘 기판(100)을 일정 깊이, 예를 들어 3500Å-4500Å 의 깊이(바람직하게는 대략 4000Å의 깊이)로 식각하여 도 1b에 도시한 바와 같이 섀로우 트렌치(108)를 형성한다.
이어서, 도 1c에 도시한 바와 같이, 형성된 섀로우 트렌치(108) 측면 및 바닥에 도전형 불순물을 도핑한다. 여기에서, 도전형 불순물은 P-type 불순물로서 예를 들면, B 이온 등을 이용하여 대략 1E13 atoms/㎠ 이하의 농도로 도핑한다. 또한, 실리콘 기판과 같은 타입(type)인 P-type 불순물을 도핑할 경우 P-type 불순물의 도핑으로 섀로우 트렌치(108) 측면 및 바닥의 원자격자 결합을 깨트려 산화막 형성 시 반응할 수 있는 영역을 증가시킴으로써, 열 산화(Thermal Oxidation) 공정 시 산화막이 섀로우 트렌치(108) 측면 및 바닥의 넓은 영역에 형성되는데, 이온 주입 시에 틸트(tilt)각을 0°로 도핑하여 섀로우 트렌치(108) 측면보다 바닥에 반응할 수 있는 영역이 더 두껍게 형성된다. 여기에서, 이온 주입 시에 틸트각을 조정하여 섀로우 트렌치(108) 바닥보다 측면을 더 두껍게 도핑할 수 있다.
다음에, 도 1d에 도시한 바와 같이, 도전형 불순물이 도핑된 섀로우 트렌치(108) 측면 및 바닥에 열 산화(Thermal Oxidation) 공정을 통해 섀로우 트렌치(108)에 측면 및 바닥 두께가 불균일한 산화막(110)을 형성한다. 여기에서, 열 산화 공정은 200Å-300Å 두께(바람직하게는 대략 250Å 두께)의 산화막을 형성하기 위해 750℃-850℃ (바람직하게는 대략 800℃) 정도의 온도에서 수행된다. 또한, 열 산화 공정을 통해 형성된 불균일한 산화막(110)은 섀로우 트렌치(108)에 갭필되는 절연막, 일 예로 산화막에 비해 낮은 식각율을 갖기 때문에 섀로우 트렌치 분리막 형성 시에 디봇 깊이(divot depth)를 효과적으로 감소시킬 수 있다.
그리고, 도 1e에 도시된 바와 같이, 섀로우 트렌치(108) 내부를 완전히 갭필할 수 있는 절연 물질(112), 예를 들어 USG(Undoped Silicate Glass)막 등을 실리콘 기판(100) 상에 증착한다. 여기에서, 증착 공정은 PE-CVD 방법을 이용하여 공정을 수행하고, 절연물질(112)로 사용되는 USG 막은 6000Å-7000Å 의 두께(바람직하게는 대략 6500Å 의 두께)로 증착한다. 또한, 트렌치를 갭필하기 위한 증착 공정은 PE-CVD 방법 외에도 HDP-CVD 등 다양한 방법이 이용 가능하며, 절연 물질 또한 USG 막 이외의 산화막 등 다양한 박막으로 형성할 수 있다.
마지막으로, CMP 공정을 수행하여 섀로우 트렌치(108)가 형성되지 않은 실리콘 기판(100)의 패드 질화막(104) 상부가 노출될 때까지 절연 물질(112)을 평탄하게 제거하고, 습식 식각 공정을 통해 TEOS(106), 패드 질화막(104)을 제거하는 공정을 수행함으로써, 일 예로서 도 1f에 도시된 바와 같이, 실리콘 기판(100) 내에 절연 물질로 매립된 섀로우 트렌치 분리막(112a)을 완성한다.
따라서, 본 발명은 반도체 소자의 섀로우 트렌치 분리막을 형성하는 과정에서 형성된 섀로우 트렌치 측면 및 바닥에 도전형 불순물을 도핑한 후에, 열 산화 공정을 통해 트렌치 바닥 및 측면에 불균일한 두께의 산화막을 형성함으로써 섀로우 트렌치 분리막의 깊이 및 바닥 폭을 증가시킬 수 있다.
이상 설명한 것과 같이 본 발명은, 섀로우 트렌치를 형성하고, 산화막의 습 식 식각 공정 및 패드 질화막 풀 백 공정을 수행한 후에 건식 식각 공정을 수행하여 라운드 형태의 표면을 갖는 섀로우 트렌치에 절연물질을 갭 필하는 종래 방법과는 달리, 기판 상에 TEOS 내지 패드 산화막을 패터닝한 후에 기판을 식각하여 섀로우 트렌치를 형성하고, 섀로우 트렌치 측면 및 바닥에 도전형 불순물을 주입한 후에, 섀로우 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하고, 섀로우 트렌치에 절연물질을 갭필한 후에 이를 평탄화함으로써, 트렌치 바닥 및 측면에 불균일한 두께의 산화막을 형성하여 섀로우 트렌치 분리막의 깊이 및 바닥 폭을 증가시킬 수 있다. 따라서, 반도체 소자의 소자 분리 특성을 향상시킬 수 있다.
Claims (6)
- 반도체 기판 상에 패드 산화막, 패드 질화막 및 TEOS를 순차적으로 형성한 후 패터닝하여 트렌치 영역을 정의하는 트렌치 패턴을 형성하는 단계와,상기 트렌치 패턴을 통해 드러난 상기 반도체 기판을 일정 깊이로 식각하여 섀로우 트렌치를 형성하는 단계와,상기 섀로우 트렌치 측면 및 바닥에 도전형 불순물을 주입하는 단계와,상기 섀로우 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하는 단계와,상기 섀로우 트렌치에 절연물질을 갭필하고 이를 평탄화하는 단계를 포함하는 섀로우 트렌치 분리막 형성 방법.
- 제 1 항에 있어서,상기 섀로우 트렌치는, 3500Å-4500Å 의 깊이로 형성하는 것을 특징으로 하는 섀로우 트렌치 분리막 형성 방법.
- 제 1 항에 있어서,상기 도전형 불순물은, P-type 불순물로서 B 이온을 사용하는 것을 특징으로 하는 섀로우 트렌치 분리막 형성 방법.
- 제 3 항에 있어서,상기 도전형 불순물의 주입은, 1E13 atoms/㎠ 이하의 농도로 수행되는 것을 특징으로 하는 섀로우 트렌치 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화막은, 200Å-300Å 의 두께로 형성하는 것을 특징으로 하는 섀로우 트렌치 분리막 형성 방법.
- 제 1 항에 있어서,상기 열 산화 공정은, 750℃-800℃ 의 온도에서 수행되는 것을 특징으로 하는 섀로우 트렌치 분리막 형성 방법.
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