KR100973223B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 소자 분리막 형성 기술에 관한 것으로, 트렌치가 형성된 반도체 기판의 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하고, 트렌치를 포함한 반도체 기판 전면에 라이너 실리콘 질화막과 절연 충진물을 증착하며, 이방성 식각과 등방성 식각을 이용하여 트렌치 내의 절연 충진물을 일정 높이만큼 식각하고, 트렌치 중 제1 트렌치내의 잔여하는 절연 충진물을 제거하며, 트렌치 측면 및 바닥에 열 산화 공정을 통해 제2산화막을 형성하고, 트렌치를 포함한 반도체 기판 전면에 제2라이너 실리콘 질화막과 제2절연 충진물을 증착하고, 화학적 기계적 연마(CMP) 공정을 수행하여 트렌치가 형성되지 않은 반도체 기판의 제2라이너 실리콘 질화막 상부가 노출될 때까지 제2절연 충진물을 평탄하게 제거하며, 식각 공정을 반도체 기판 내의 트렌치가 절연 충진물과 제2절연 충진물로 매립된 제 2 트렌치와, 제2절연 충진물로만 매립된 제1 트렌치를 형성하는 것을 특징으로 한다. 본 발명에 의하면, NMOS와 PMOS의 응력방향을 원하는 방향(Tensile or compressive)으로 조절할 수 있으므로 디바이스 퍼포먼스(device performance)를 향상시킬 수 있다.
반도체 소자, STI(Shallow Trench Isolation), 소자 분리막, 라이너 실리콘 질화막

Description

반도체 소자의 소자 분리막 형성 방법{METHOD FOR FORMING AN ISOLATION LAYER IN A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 소자 분리막 형성 시 발생되는 응력의 영향을 해소하기 위해 사용되는 라이너 실리콘 질화막을 NMOS와 PMOS에 다르게 적용하여, NMOS와 PMOS의 특성을 동시에 개선하는데 적합한 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
최근 들어 반도체 소자의 대용량 고집적화 추세에 따라 각 세대마다 2배로 진행하는 미세공정기술을 기본으로 한 메모리셀 연구가 활발히 진행되고 있으며, 상기 반도체 소자의 고집적화를 이룰 수 있는 핵심기술 중 하나로, 웨이퍼 상에 형성되는 수많은 반도체 소자 간을 분리하는 소자 분리막을 축소시켜 반도체 소자의 미세화 구현이 가능하도록 하는 소자 분리막 축소 기술이 크게 주목받고 있다.
이에 STI(Shallow Trench Isolation) 공정은 상기 반도체 소자의 미세화 구현을 위한 최근의 소자분리기술로, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 상기 트렌치에 화학기상증착법(Chemical Vapor Deposition: CVD)으로 산화막을 증착한 후, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP) 공정으 로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술을 말하며, 종래 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(Local Oxidation of Silicon: LOCOS) 기술에 있어서 소자 분리막의 측면확산 및 버즈비크(Bird's beak)에 의한 소자 분리영역 폭 감소의 문제점을 개선시키는 효과로 인해 현재 널리 사용되고 있는 기술이다.
이하 도면을 참조하여 상세히 설명하도록 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 STI 공정단계를 나타낸 공정 순서도이다.
먼저, 도 1a는 반도체 기판(100) 상부에 패드 산화막(102)과 나이트 라이드(Nitride)(104)를 증착시킨다. 이어 나이트 라이드(104) 상부에 포토레지스트를 형성시키고, STI 공정을 위해 식각하여야할 반도체 기판(100)상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 반도체 기판(100)을 식각하여 소자 분리막 형성을 위한 트렌치(Trench)를 형성시킨다.
그리고 상기 트렌치 표면에 습식 또는 건식 등의 산화 공정을 통해 열 산화막(thermal oxidation)(106)을 형성한다. 이때, 열 산화막(106)은 트렌치 측면 및 바닥에 균일한 두께로 형성한다.
이후, 트렌치를 포함하는 반도체 기판 전면에 라이너 실리콘 질화막(liner SiN)(108)을 증착하고, CVD를 이용하여 절연 충진물(110)을 증착한다. 절연 충진물(110)은 트렌치 내부를 완전히 갭필(gap-fill)할 수 있는 절연 물질이며, 여기에 서 사용되는 증착 공정은 예를 들면, PE-CVD(플라즈마 화학 기상 증착 : Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(고밀도 플라즈마 화학 기상 증착: High Density Plasma Chemical Vapor Deposition) 등의 방법을 이용하여 공정을 수행한다.
이후, 도 1b와 같이 CMP 공정을 수행하여 트렌치가 형성되지 않은 반도체 기판(100)의 라이너 실리콘 질화막(108) 상부가 노출될 때까지 절연충진물(110)을 평탄하게 제거하고, 식각 공정을 통해 라이너 실리콘 질화막(108), 나이트라이드(104), 패드 산화막(102)을 제거하는 공정을 수행함으로써, 도 1c에 도시된 바와 같이, 반도체 기판(100) 내에 절연 충진물(110)로 매립된 소자 분리막(112)을 형성하게 된다.
여기서 사용된 라이너 실리콘 질화막(108)은, 열 산화(thermal oxidation)막 형성시 트렌치 내벽의 체적팽창에 따라 증가된 스트레스를 완화시켜 실리콘 즉, 반도체 기판(100) 내부의 응력(stress)을 조절하기 위하여 사용되며, 후속 붕소(B)등 도펀트(dopant)들의 확산(diffusition)은 물론 H2O등이 실리콘 내부로 침입하는 것도 방지하는데 사용된다.
상기한 바와 같이 형성되는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 기술에 있어서는, 실리콘 내의 응력이 인장 응력(tensile stress)일 경우 전자의 이동도가 좋아져 NMOS의 퍼포먼스(performance)가 좋아지는 반면, PMOS의 경우는 반대로 실리콘 내의 응력이 압축(compressive stress)일 때 정공의 이동도가 좋아지는 특징을 가지고 있다. 이러한 점을 고려한다면, STI응력의 릴리즈(release)를 N,PMOS 공히 동일 조건의 라이너 실리콘 질화막으로 하는 것은 N,PMOS의 특성을 동시에 개선함에 있어서 장애요소가 될 수 있다는 문제점이 있었다.
즉, 열 산화막의 형성에 의하여 생긴 응력에 대한 릴리즈를 NMOS와 PMOS에 각각 다르게 가져갈 필요가 있다.
이에 본 발명은 반도체 소자의 제조시 STI 공정을 수행하는 경우에 발생되는 응력의 영향을 해소하기 위해 사용되는 라이너 실리콘 질화막을 NMOS와 PMOS에서 다르게 적용함으로써, NMOS와 PMOS의 특성을 동시에 개선할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
또한 본 발명은 반도체 소자의 제조시 STI 공정을 수행하는 경우 라이너 실리콘 질화막을 NMOS와 PMOS에서 다르게 적용함으로써, NMOS와 PMOS의 응력방향을 원하는 방향(Tensile or compressive)으로 조절할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
또한 본 발명은 도체 소자의 제조시 STI 공정을 수행하는 경우 라이너 실리 콘 질화막의 영향을 STI 충진물의 잔여량을 조절하여 구현할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
본 발명의 일 실시예 방법은, 트렌치가 형성된 반도체 기판의 상기 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하고, 상기 트렌치를 포함한 반도체 기판 전면에 라이너 실리콘 질화막과 절연 충진물을 증착하는 단계; 이방성 식각과 등방성 식각을 이용하여 상기 트렌치 내의 상기 절연 충진물을 일정 높이만큼 식각하는 단계; 상기 트렌치 중 제1 트렌치 내의 잔여하는 상기 절연 충진물을 제거하는 단계; 상기 트렌치 측면 및 바닥에 열 산화 공정을 통해 제2산화막을 형성하는 단계; 상기 트렌치를 포함한 반도체 기판 전면에 제2라이너 실리콘 질화막과 제2절연 충진물을 증착하고, 화학적 기계적 연마 (CMP) 공정을 수행하여 트렌치가 형성되지 않은 반도체 기판의 상기 제2 라이너 실리콘 질화막 상부가 노출될 때까지 상기 제2절연 충진물을 평탄하게 제거하는 단계; 식각 공정을 반도체 기판 내의 트렌치가 상기 절연 충진물과 제2절연 충진물로 매립된 제 2 트렌치와, 제2절연 충진물로만 매립된 제1 트렌치를 형성하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 본 발명의 실시예를 통해 반도체 소자의 소자 분리막을 형성함으로써, NMOS와 PMOS의 응력방향을 원하는 방향(Tensile or compressive)으로 조절할 수 있으므로 디바이스 퍼포먼스(device performance)를 향상시킬 수 효과가 있다.
특히, 라이너 실리콘 질화막의 영향을 1차 STI 충진물의 잔여량을 조절하여 구현함으로써 종래 공정을 그대로 사용할 수 있다는 잇점이 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 반도체 소자의 제조시 STI 공정을 수행하는 경우 라이너 실리콘 질화(liner SiN)막을 NMOS와 PMOS에서 다르게 적용함으로써, NMOS와 PMOS의 응력방향을 원하는 방향 즉, 압축 응력(Compresive stress) 또는 인장 응력(Tensile stress) 방향으로 조절하기 위한 것이다.
　도 2a 내지 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 STI 공정단계를 나타낸 공정 순서도이다.
도 2a를 참조하면, 소자 분리막 형성을 위해 반도체 기판(200)에 형성된 트렌치에 절연 충진물(210)이 갭필된 형태로서, 이를 구체적으로 설명하면, 반도체 기판(200) 상부에 패드 산화막(202)과 나이트 라이드(204)를 증착시킨다. 이어 나 이트 라이드(204) 상부에 포토레지스트를 형성시키고, STI 공정을 위해 식각하여야할 반도체 기판(200)상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 반도체 기판(200)을 식각하여 소자 분리막 형성을 위한 트렌치를 형성시킨다.
그리고 상기 트렌치 표면에 습식 또는 건식 등의 산화 공정을 통해 열 산화막(206)을 형성한다. 이때, 열 산화막(206)은 트렌치 측면 및 바닥에 균일한 두께로 형성한다.
이후, 트렌치를 포함하는 반도체 기판 전면에 라이너 실리콘 질화막(208)을 증착하고, PE-CVD 또는 HDP-CVD 등의 CVD 공법을 이용하여 절연 충진물(210)을 증착한다. 절연 충진물(210)은 트렌치 내부를 완전히 갭필할 수 있는 절연 물질로서, USG(Undoped Silicate Glass)막이나 산화막이 될 수 있다.
이후, 도 2b와 같이 이방성 식각과 등방성 식각을 이용하여 STI내 일정 높이만큼의 충진물(212)을 남기고 나머지 충진물들은 제거한다. 즉, 이방성 식각과 등방성 식각의 조합을 이용하여 STI내 충진물(212)의 높이를 조절한다.
그리고 도 2c와 같이 N,PMOS중 라이너 실리콘 질화막(208)막의 영향을 적게 주고자 하는 지역에 포토 레지스트(214)를 형성시키고, 해당 위치에 증착된 포토레지스트(214)를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝 시킨 후, 패터닝된 해당 위치에 드러난 잔여 STI충진물(212)을 제거시킨다.
이후, 도 2d와 같이 트렌치 표면에 습식 또는 건식 등의 산화 공정을 통해 제2열 산화막(216)을 형성한 후, 트렌치를 포함하는 반도체 기판(200) 전면에 제2 라이너 실리콘 질화막(218)을 증착하고, CVD를 이용하여 제2절연 충진물(220)이 트렌치 내부를 완전히 갭필하도록 증착한다.
그리고 도 2e와 같이 CMP 공정을 수행하여 트렌치가 형성되지 않은 반도체 기판(200)의 제2라이너 실리콘 질화막(218) 상부가 노출될 때까지 제2절연충진물(220)을 평탄하게 제거하고, 식각 공정을 통해 제2라이너 실리콘 질화막(218), 나이트라이드(204), 패드 산화막(202)을 제거하는 공정을 수행함으로써, 도 2f에 도시된 바와 같이, 반도체 기판(200) 내에 트렌치가 잔여 STI 충진물(212)과 제2절연 충진물(220)로 매립된 소자 분리막(222)과, 제2절연 충진물(220)로만 매립된 제2소자 분리막(224)으로 형성하게 된다.
그러므로 제조하는 디바이스의 특성이 NMOS 트랜지스터인 경우에는 인장 응력이 더 좋은 소자 분리막(222)으로 디바이스의 특성이 PMOS 트랜지스터인 경우에는 압축 응력이 더 좋은 소자 분리막(224)을 이용하여 선택적으로 형성하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명은 반도체 소자의 제조시 STI 공정을 수행하는 경우 라이너 실리콘 질화막을 NMOS와 PMOS에서 다르게 적용함으로써, NMOS와 PMOS의 응력방향을 원하는 방향 즉, 응축(Compresive) 또는 장력(Tensile) 방향으로 조절할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 STI 공정단계를 나타낸 공정 순서도,
도 2a 내지 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 STI 공정단계를 나타낸 공정 순서도.
<　도면의 주요 부분에 대한 부호 설명 >
200 : 반도체 기판　　　　　　　　　　　　 202 : 패드 산화막
204 : 나이트라이드 　　　　　　　　 206 : 열 산화막
208 : 라이너 실리콘 질화막 210 : 절연 충진물
212 : 잔여 STI충진물　　　　　 　　 214 : 포토레지스트
216 : 제2열산화막　　　　　　　　　 218 : 제2라이너 실리콘 질화막
220 : 제2절연 충진물　　　　　　　　 　222 : 소자 분리막
224 : 제2소자 분리막

Claims (3)

  1. 트렌치가 형성된 반도체 기판의 상기 트렌치 측면 및 바닥에 열 산화 공정을 통해 산화막을 형성하고, 상기 트렌치를 포함한 반도체 기판 전면에 라이너 실리콘 질화막과 절연 충진물을 증착하는 단계;
    이방성 식각과 등방성 식각을 이용하여 상기 트렌치 내의 상기 절연 충진물을 일정 높이만큼 식각하는 단계;
    상기 트렌치 중 제1 트렌치 내의 잔여하는 상기 절연 충진물을 제거하는 단계;
    상기 트렌치 측면 및 바닥에 열 산화 공정을 통해 제2산화막을 형성하는 단계;
    상기 트렌치를 포함한 반도체 기판 전면에 제2라이너 실리콘 질화막과 제2절연 충진물을 증착하고, 화학적 기계적 연마(CMP) 공정을 수행하여 트렌치가 형성되지 않은 반도체 기판의 상기 제2 라이너 실리콘 질화막 상부가 노출될 때까지 상기 제2절연 충진물을 평탄하게 제거하는 단계; 및
    식각 공정을 통해 상기 반도체 기판 내의 트렌치가 상기 절연 충진물과 제2절연 충진물로 매립된 제 2 트렌치와, 제2절연 충진물로만 매립된 상기 제1 트렌치를 형성하는 단계
    를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1항에 있어서,
    상기 방법은,
    상기 반도체 기판 상에 패드 산화막 및 나이트라이드를 증착한 후, 패터닝하여 상기 트렌치가 형성될 위치의 반도체 기판을 일정 깊이만큼 식각하여 상기 트렌치를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1항에 있어서,
    상기 제 1 트렌치와 상기 제2 트렌치는, 각각 제조하는 디바이스가 PMOS 트랜지스터인 경우와, NMOS 트랜지스터인 경우인 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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