KR100724199B1 - 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 에스오아이 소자에서 섀로우 트렌치 분리막을 형성한다는 것으로, 이를 위하여 본 발명은, 에스오아이 소자에서 섀로우 트렌치를 형성한 후에 열산화 공정을 수행하는 종래 방법과는 달리, 절연막 위에 실리콘 단결정층이 있는 구조의 에스오아이 소자에서 실리콘 기판, 베리드 산화막 및 상부 실리콘 기판 위에 패드 산화막 및 패드 질화막을 순차 증착한 후에, 실리콘 기판의 소정 영역을 포토레지스트 패턴에 따라 식각하여 트렌치를 형성하고, 트렌치에 보론 이온을 주입하며, 보론 이온이 주입된 트렌치에 절연 물질을 갭필한 후에, 갭필된 절연 물질을 패드 질화막이 드러나도록 평탄화하고, 패드 산화막 및 패드 질화막을 제거함으로써, 에스오아이 소자의 새로우 트렌치 바닥 코너의 스트레스를 감소시켜 에스오아이 소자의 수율을 향상시킬 수 있는 것이다.
에스오아이(SOI : Silicon On Insulator), 섀로우 트렌치 분리막(STI : Shallow Trench Isolation), 보론(Boron)
Description
도 1a 내지 도 1e는 종래 방법에 따라 에스오아이 소자에서 소자 분리막을 형성하는 과정을 나타내는 공정 순서도,
도 2는 종래에 에스오아이 소자의 섀로우 트렌치 바닥 코너 부분에서 스트레스가 발생하는 것을 나타낸 도면,
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따라 에스오아이 소자에서 소자 분리막을 형성하는 과정을 나타내는 공정 순서도,
도 4는 본 발명에 따라 섀로우 트렌치에 보론 이온을 주입할 경우 원 표시 부분에서 스트레스가 완화되는 것을 나타낸 도면.
본 발명은 에스오아이(SOI) 소자의 섀로우 트렌치 분리막(STI)에 관한 것으로, 더욱 상세하게는 에스오아이 소자의 섀로우 트렌치 바닥 코너 부분의 스트레스를 감소시키는데 적합한 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자 중에 에스오아이(SOI : Silicon On Insulator) 소자는 절연막 위에 실리콘 단결정층이 있는 구조의 웨이퍼로서, 회로를 형성하는 기판 표면과 하층 사이에 얇은 절연막층이 매입(bury)되어 있기 때문에 기생 용량(parasitic capacitance)이 감소되어 소자의 성능을 높일 수 있는 특징이 있다. 즉, 같은 전압에서 동작 속도를 빠르게 할 수 있고, 같은 속도에서 전원 전압을 낮게 할 수 있다.
한편, 반도체 소자에는 트랜지스터, 커패시터 등의 단위 소자들이 반도체 소자의 용량에 따라 제한된 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는데, 이러한 반도체 소자들은 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 반도체 소자들 간의 전기적인 분리를 위한 방법으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCOS : LOCal Oxidation of Silicon)와 실리콘 기판을 수직 방향으로 식각하여 절연 물질로 매립하는 섀로우 트렌치 분리막(STI : Shallow Trench Isolation)이 잘 알려져 있다.
이 중에서 섀로우 트렌치 분리막 방법은 반응성 이온 식각, 플라즈마 식각 등과 같은 건식 식각법을 사용하여 좁고 깊은 섀로우 트렌치를 형성하고, 그 속에 절연막을 갭필하는 방법으로서, 절연막이 채워진 트렌치 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적을 줄여 미세화에 유리한 방법이다.
도 1a 내지 도 1e는 종래 방법에 따라 에스오아이 소자에서 소자 분리막을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 섀로우 트렌치 분리막 형성 방법을 설명한다.
도 1a를 참조하면, 도전형 불순물(즉, P-type)로 도핑된 실리콘 기판(100), 베리드 산화막(buried Oxide, 102) 및 상부 실리콘 기판(104) 위에 패드 산화막(106) 및 패드 질화막(108)을 순서대로 증착한다.
그리고, 사진 및 건식 식각 공정을 수행하여 소자 분리 영역을 정의하도록 포토레지스트 패턴(110)에 따라 베리드 산화막(102)이 드러나도록 패드 질화막(108)에서부터 상부 실리콘 기판(104)까지 RIE 등의 방식으로 식각하여 도 1b에 도시한 바와 같이 섀로우 트렌치(112)를 형성한다. 여기에서, 습식 또는 건식 식각 공정을 통해 섀로우 트렌치(112) 표면에 산화막을 형성할 수 있다.
다음에, 포토레지스트 패턴(110)을 제거한 후 도 1c에 도시한 바와 같이 CVD를 이용하는 증착 공정을 수행함으로써, 섀로우 트렌치(112) 내부를 완전히 갭필(gap-fill)할 수 있는 절연 물질(예를 들면, SiO2 등)로 산화막(114)을 증착한다. 여기에서, 증착 공정은 예를 들면, PE-CVD(플라즈마 화학 기상 증착 : Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(고밀도 플라즈마 화학 기상 증착 : High Density Plasma Chemical Vapor Deposition) 등의 방법을 이용하여 수행하고, 섀로우 트렌치(112)가 형성된 반도체 기판(100) 상부에 열 산화 공정으로 SiO2 산화막(도시 생략됨)을 형성시킬 수 있다.
그리고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 섀로우 트렌치(112)가 형성되지 않은 패드 질화막(108) 상부가 드러나도록 도 1d에 도시한 바 와 같이 산화막(114)을 평탄하게 제거한다.
마지막으로, 습식 식각 공정을 통해 패드 질화막(108) 및 패드 산화막(106)을 제거하는 공정을 차례대로 수행함으로써, 도 1e에 도시한 바와 같이 상부 실리콘 기판(104) 내에 절연 물질로 매립된 소자 분리막으로서 섀로우 트렌치 분리막(114a)을 형성한다.
하지만, 종래 방법에 따른 에스오아이 소자의 섀로우 트렌치 분리막을 형성하는 과정에서 발생되는 스트레스(stress)는 트랜지스터의 성능을 저하시키는 요인으로 작용하고 있다. 여기에서, 스트레스로는 예를 들면, 비평탄화 영역의 열 산화, 각 물질간의 열 미스매치(mismatch), CVD를 이용한 증착 공정에 따른 고유 스트레스(intrinsic stress) 등이 있으며, 이러한 스트레스는 좁은 밴드갭에 따른 역 바이어스 정션 리키지(reverse-bias junction leakage) 및 정션 커패시턴스(junction capacitance)의 증가를 유발할 수 있다.
그리고, 도 2에 도시한 바와 같이 RIE 공정 후 열적으로 성장시킨 SiO2 산화막은 산화막 성장에 따라 큰 스트레스를 트렌치 코너에 유발하여 트렌치 상부 코너에서 산화막에 인장 응력(tensile), 실리콘 반도체 기판은 압축 응력(compressive)을 가하게 되며 트렌치 바닥 코너에서 반대의 스트레스를 가하게 됨으로써, 트랜지스터 채널에 추가적으로 압축 응력을 가하게 되어 이러한 스트레스가 축적되고, 소자의 오동작을 유발하는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 에 스오아이 소자의 섀로우 트렌치 분리막의 제조 과정에서 보론(Boron) 도핑을 통해 트렌치 바닥 코너에 발생하는 스트레스를 감소시킬 수 있는 에스오아이 소자의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 절연막 위에 실리콘 단결정층이 있는 구조의 에스오아이 소자에서 섀로우 트렌치 분리막을 형성하는 방법으로서, 실리콘 기판, 베리드 산화막 및 상부 실리콘 기판 상에 패드 산화막 및 패드 질화막을 순차 증착하는 단계와, 상기 상부 실리콘 기판의 소정 영역을 포토레지스트 패턴에 따라 상기 베리드 산화막이 드러나도록 식각하여 트렌치를 형성하는 단계와, 상기 형성된 트렌치에 보론 이온을 주입하는 단계와, 상기 보론 이온이 주입된 트렌치에 절연 물질을 갭필하는 단계와, 상기 갭필된 절연 물질을 상기 패드 질화막이 드러나도록 평탄화하는 단계와, 상기 패드 산화막 및 패드 질화막을 제거하는 단계를 포함하는 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 절연막 위에 실리콘 단결정층이 있는 구조의 에스오아이 소자에서 실리콘 기판, 베리드 산화막 및 상부 실리콘 기판 상에 패드 산화막 및 패드 질화막을 순차 증착한 후에, 실리콘 기판의 소정 영역을 포토레지스트 패턴에 따라 식각하여 트렌치를 형성하고, 트렌치에 보론 이온을 주입하며, 보론 이온이 주입된 트렌치에 절연 물질을 갭필한 후에, 갭필된 절연 물질을 패드 질화막이 드러나도록 평탄화하고, 패드 산화막 및 패드 질화막을 제거한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시 예에 따라 에스오아이 소자에서 소자 분리막을 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 섀로우 트렌치 분리막 형성 방법을 설명한다.
도 3a를 참조하면, 도전형 불순물(즉, P-type)로 도핑된 실리콘 기판(300), 베리드 산화막(buried Oxide, 302) 및 상부 실리콘 기판(304) 위에 패드 산화막(306) 및 패드 질화막(308)을 순서대로 증착한다.
그리고, 사진 및 건식 식각 공정을 수행하여 소자 분리 영역을 정의하도록 포토레지스트 패턴(310)에 따라 베리드 산화막(302)이 드러나도록 패드 질화막(308)에서 상부 실리콘 기판(304)까지 RIE 등의 방식으로 식각하여 도 3b에 도시한 바와 같이 섀로우 트렌치(312)를 형성한다. 여기에서, 습식 또는 건식 식각 공정을 통해 섀로우 트렌치(312) 표면에 산화막을 형성할 수 있다.
여기에서, 도 3c에 도시한 바와 같이 섀로우 트렌치(312)에 보론(Boron) 이온을 주입한다. 여기에서, 보론 이온의 주입은 포토레지스트 패턴(310)에 따라 섀로우 트렌치(312)의 내부로 주입되고, 대략 10 ℃ - 20 ℃의 각도 범위로 틸트(tilt)를 주어 섀로우 트렌치(312)의 바닥 코너 부분에 보론 이온이 쉽게 주입되도 록 한다. 이러한 방식으로 섀로우 트렌치(312)의 바닥 코너 부분에 주입된 보론 이온은 도 4에 도시한 섀로우 트렌치(312)의 원 표시 부분에서 국부적인 인장 응력(tensile stress)을 발생시켜 압축 응력(compressive stress)에 의해 반도체 기판(300)의 휨(bending) 현상을 완화시키는 작용을 한다.
다음에, 포토레지스트 패턴(310)을 제거한 후 도 3d에 도시한 바와 같이 CVD를 이용하는 증착 공정을 수행함으로써, 섀로우 트렌치(312) 내부를 완전히 갭필(gap-fill)할 수 있는 절연 물질(예를 들면, SiO2, USG 등)로 산화막(314)을 증착한다. 여기에서, 증착 공정은 예를 들면, PE-CVD(플라즈마 화학 기상 증착 : Plasma Enhanced Chemical Vapor Deposition), HDP-CVD(고밀도 플라즈마 화학 기상 증착 : High Density Plasma Chemical Vapor Deposition) 등의 방법을 이용하여 수행하고, 섀로우 트렌치(312)가 형성된 반도체 기판(300) 상부에 열 산화 공정으로 SiO2 산화막(도시 생략됨)을 형성시킬 수 있다.
그리고, CMP(Chemical Mechanical Polishing) 공정을 수행하여 섀로우 트렌치(312)가 형성되지 않은 패드 질화막(308) 상부가 드러나도록 도 3e에 도시한 바와 같이 산화막(310)을 평탄하게 제거한다.
마지막으로, 습식 식각 공정을 통해 패드 질화막(308) 및 패드 산화막(306)을 제거하는 공정을 차례대로 수행함으로써, 도 3f에 도시한 바와 같이 상부 실리콘 기판(304) 내에 절연 물질로 매립된 소자 분리막으로서 섀로우 트렌치 분리막(314a)을 형성한다.
따라서, 에스오아이 소자에서 섀로우 트렌치 분리막 형성을 위한 트렌치 형 성 후 보론 이온을 주입하여 섀로우 트렌치 분리막을 형성함으로써, 트렌치 바닥 코너 부분의 스트레스를 감소시킬 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, 에스오아이 소자에서 섀로우 트렌치를 형성한 후에 열산화 공정을 수행하는 종래 방법과는 달리, 절연막 위에 실리콘 단결정층이 있는 구조의 에스오아이 소자에서 실리콘 기판, 베리드 산화막 및 상부 실리콘 기판 위에 패드 산화막 및 패드 질화막을 순차 증착한 후에, 실리콘 기판의 소정 영역을 포토레지스트 패턴에 따라 식각하여 트렌치를 형성하고, 트렌치에 보론 이온을 주입하며, 보론 이온이 주입된 트렌치에 절연 물질을 갭필한 후에, 갭필된 절연 물질을 패드 질화막이 드러나도록 평탄화하고, 패드 산화막 및 패드 질화막을 제거함으로써, 에스오아이 소자의 새로우 트렌치 바닥 코너의 스트레스를 감소시켜 에스오아이 소자의 수율을 향상시킬 수 있다.
또한, 본 발명은 에스오아이 소자의 새로우 트렌치에 주입된 보론 이온을 통해 국부적인 인장 응력을 발생시켜 압축 응력에 따른 기판의 휨 현상을 완화시키고, 이 후 공정에서 발생되는 추가적인 스트레스의 축적을 억제시킬 수 있다.
Claims (3)
- 절연막 위에 실리콘 단결정층이 있는 구조의 에스오아이 소자에서 섀로우 트렌치 분리막을 형성하는 방법으로서,실리콘 기판, 베리드 산화막 및 상부 실리콘 기판 상에 패드 산화막 및 패드 질화막을 순차 증착하는 단계와,상기 상부 실리콘 기판의 소정 영역을 포토레지스트 패턴에 따라 상기 베리드 산화막이 드러나도록 식각하여 트렌치를 형성하는 단계와,상기 형성된 트렌치에 보론 이온을 주입하는 단계와,상기 보론 이온이 주입된 트렌치에 절연 물질을 갭필하는 단계와,상기 갭필된 절연 물질을 상기 패드 질화막이 드러나도록 평탄화하는 단계와,상기 패드 산화막 및 패드 질화막을 제거하는 단계를 포함하는 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법.
- 제 1 항에 있어서,상기 보론 이온의 주입은, 상기 트렌치의 바닥 코너 부분을 향해 10 ° - 20 °의 틸트로 수행되는 것을 특징으로 하는 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법.
- 제 1 항에 있어서,상기 절연 물질은, SiO2 또는 USG인 것을 특징으로 하는 에스오아이 소자의 섀로우 트렌치 분리막 형성 방법.
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