KR20050117556A - 트렌치 아이솔레이션을 위한 경사 이온주입 - Google Patents
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Abstract
제1 도전형의 기판 내에 배치된 측벽 및 저면 이온주입 영역을 갖는 트렌치 아이솔레이션을 개시한다. 상기 측벽 및 저면 이온주입 영역을 제1 도전형의 도펀트의 경사 이온주입, 90도 이온주입, 또는 경사 이온주입 및 90도 이온주입의 조합에 의해 형성한다. 상기 트렌치 아이솔레이션에 인접하여 배치된 측벽 및 저면 이온주입 영역은 표면 누설 및 암전류를 감소한다.
Description
본 발명은 반도체 소자들에 관한 것으로, 더욱 상세하게는 고 양자(quantum) 효율 이미지 센서(imager)를 위한 개선된 아이솔레이션 소자들에 관한 것이다.
씨모스 이미지 센서들은 저가 이미지 소자로서 점차 사용되어왔다. 씨모스 이미지 센서 회로는 초점면 어레이(focal plane array)의 화소 셀(fixel cell)을 포함하고, 상기 셀의 각각은 기판의 저부(underlying portion)에, 광적으로 생성된 전하를 축적하기 위한 기판의 도핑 영역 상에 놓여진 포토다이오드(photodiode), 포토게이트(photogate) 또는 포토콘덕터(photoconductor)를 포함한다. 독출(readout) 회로는 각 화소 셀에 연결되며, 소스 팔로워 출력 트랜지스터(source follower output transistor)의 게이트에 연결된 센싱 노드(sensing node), 전형적으로 플로팅 확산 노드(floating diffusion node)를 갖는 포토다이오드, 포토게이트 또는 포토콘덕터에 인접한 기판 상에 형성된 전하 전송부(charge transfer section)를 포함한다. 상기 이미지 센서는 상기 기판의 전하 축적 영역에서 상기 플로팅 확산 노드로 전하를 전송하기 위한 1개 이상의 트랜지스터를 포함할 수 있고, 또한 상기 전하의 전송 전에 상기 확산 노드를 소정의 전하 레벨로 리셋(reset)하기 위한 트랜지스터를 가질 수 있다.
종래의 씨모스 이미지 센서에서는, 화소 셀의 활성 요소(active element)가 (1)광자(photon)를 전하로 변환하는 기능; (2)이미지 전하를 축적하는 기능; (3)전하를 플로팅 확산 노드로 전송하는 기능; (4)전하를 상기 플로팅 확산 노드로 전송하기 전에 상기 플로팅 확산 노드를 공지의 상태로 리셋하는 기능; (5)독출을 위한 화소를 선택하는 기능; 및 (6)화소 전하를 나타내는 신호를 출력, 증폭하는 기능과 같은 필수 기능들을 수행한다. 상기 플로팅 확산 노드의 전하는 상기 소스 팔로워 출력 트랜지스터에 의해 화소 출력전압으로 변환된다. 씨모스 이미지 센서 화소의 광감응성(photosensitive) 요소는 일반적으로, 공핍형 피엔 접합 포토다이오드(depleted p-n junction photodiode)이거나 포토게이트 아래의 전계 유기형 공핍 영역(field induced depletion region)이다.
상술한 형태의 씨모스 이미지 센서 회로들은 일반적으로 공지되어 있고, 예를 들면, "256x256 CMOS Active Pixel Sensor Camera-on-a-Chip"라는 제목으로 IEEE Journal of Solid State Circuits, Vol.31(12), pp.2046-2050(1996)에 개시된 Nixon 등의 논문, "CMOS Active Pixel Image Sensors"라는 제목으로 IEEE transactions on Electron Devices, Vol.41(3), pp.452-453(1994)에 개시된 Mendis 등의 논문에 언급되어 있으며, 이들의 내용은 참조로, 본 발명에 포함되어 있다.
바람직한 씨모스 센서 화소 4개 트랜지스터(4T) 셀(10)의 반도체 웨이퍼 부분의 개략적인 평면도가 도 1에 도시되어 있다. 후술하는 바와 같이, 상기 씨모스 센서 화소 셀(10)은 상기 기판의 저부에 광적 생성 전하 축적 영역(21)을 포함한다. 상기 영역(21)은 핀(pinned) 포토다이오드(11)(도 2)로서 형성된다. 상기 핀 다이오드는, 상기 포토다이오드가 충분히 공핍될 때 상기 포토다이오드의 전위(potential)가 일정한 값으로 고정되기(pinned) 때문에 "고정되었음"이라고 일컫는다. 하지만, 상기 씨모스 센서 화소 셀(10)은 광적으로 생성된 전하를 위한 초기 축적 영역(21)으로서, 핀 포토다이오드 대신에 포토게이트, 포토콘덕터, 매몰 포토다이오드 또는 기타 이미지 전하 변환 소자를 포함할 수 있음을 이해하여야 한다.
도 1의 씨모스 이미지 센서(10)는 전하 축적 영역(21)에서 생성된 광전 전하들을 플로팅 확산 영역(센싱 노드)으로 전송하기 위한 전송 게이트(30)를 갖는다. 상기 플로팅 확산 영역(25)은 또한 소스 팔로워 트랜지스터(25)의 게이트(50)에 연결된다. 상기 소스 팔로워 트랜지스터는 출력 신호를 단자(32)로 선택적으로 전송하기 위한 게이트(60)를 갖는 행 선택 억세스 트랜지스터에 상기 출력 신호를 제공한다. 게이트(40)를 갖는 리셋 트랜지스터는 각 전하가 상기 전하 축적 영역(21)에 전송하기 전에 상기 플로팅 확산 영역(25)을 소정의 전하 레벨로 리셋한다.
2-2'선을 따라 절단한 도 1의 바람직한 씨모스 이미지 센서의 단면도가 도 2에 도시되어 있다. 상기 전하 축적 영역(21)은 p형 층(24), n형 층(26) 및 p형 기판(20)에 의해 형성된 광감응성 또는 p-n-p 접합 영역을 갖는 핀 포토다이오드(11)로서 형성된다. 상기 핀 포토다이오드(11)는 n형 포토다이오드 영역(26)이 핀 전압에서 충분히 공핍하도록 2개의 p형 영역(20),(24)을 포함한다. 바람직하게도 n형 도전성을 가진, 불순물이 도핑된 소스/드레인 영역(22)(도 1)은 상기 트랜지스터 게이트(40),(50),(60)의 양측에 제공된다. 상기 전송 게이트(30)에 인접한 플로팅 확산 영역(25)은 또한, 바람직하게는 n형이다.
일반적으로, 도 1 및 도 2의 씨모스 이미지 센서 셀(10)과 같은 씨모스 이미지 센서에서, 입사광은 전자를 영역(26)에 집합시킨다. 게이트(50)를 갖는 소스 팔로워 트랜지스터에 의해 생성된 최대 출력신호는 상기 영역으로부터 추출될 전자의 개수에 비례한다. 상기 최대 출력신호는 전자를 획득하는 영역(26)의 전자 용량(electron capacitance) 또는 허용성(acceptability)의 증가에 따라 증가한다. 핀 포토다이오드의 전자 커패시턴스는 일반적으로 이미지 센서의 도핑 레벨과 활성층에 이온주입 도펀트에 의존한다.
도 2는 또한 전하 축적 영역(21)에 인접한 활성층(20)에 형성된 트렌치 아이솔레이션 영역(15)을 도시하고 있다. 상기 트렌치 아이솔레이션 영역(15)은 일반적으로, 통상적인 에스티아이(STI) 공정을 사용하거나 로코스(LOCOS: local oxidation of silicon) 공정을 사용함으로써 형성된다. 상기 씨모스 이미지 센서(10) 상에 형성된 반투명 또는 투명 절연층(55)은 또한 도 2에 도시되어 있다. 소스/드레인 영역(22), 플로팅 확산 영역(25) 및 상기 씨모스 이미지 센서(10)의 게이트 및 기타 연결부에 연결하는 다른 배선에 전기적 연결을 제공하기 위해 예를 들어, 콘택(32)(도 1)을 상기 절연층(55) 내에 형성하는데 통상적인 공정 방법을 사용한다.
상기 트렌치 아이솔레이션 영역(15)은 일반적으로, 인접 화소간의 물리적 장벽을 제공하고 화소들을 서로 아이솔레이션하기 위해 기판(10) 내에 트렌치를 식각함으로써 형성된다. 상기 트렌치는 건식 비등방성 또는 다른 식각 공정을 사용함으로써 식각되고 그 다음에 화학기상증착(chemical vapor deposition: CVD) 실리콘 디옥사이드(SiO2)와 같은 유전체(dielectric)로 충전(fill)된다. 상기 충전된 트렌치는 그 다음에 에치백(etch-back) 공정에 의해 평탄화되어 상기 유전체가 상기 트렌치 내에만 잔존하고 상기 트렌치의 상부면이 상기 실리콘 기판의 상부면과 수평 상태를 이룬다. 상기 평탄화된 유전체는 상기 실리콘 기판보다 높게 있어도 좋다.
상기한 트렌치 아이솔레이션 영역(15)의 형성에 관련된 공통 문제점은, 이온이 상기 트렌치의 가장자리 또는 측벽(16)(도 2)에 근접한 기판에 이온주입될 때, 전류 누설이 상기 활성 소자 영역과 트렌치 사이의 접합에서 발생할 수 있다. 덧붙여, 상기 트렌치 아이솔레이션 영역(15)의 측벽(16)을 따르는 우세한 결정면(crystallographic plane)은 인접한 실리콘 기판보다 더 높은 실리콘 밀도를 가지므로 상기 트렌치 측벽(16)을 따라 고밀도의 트랩 사이트(trap site)를 생성한다. 상기 트랩 사이트는 정상상태로는, 전하(charge)를 갖지 않은 상태이나, 전자와 정공(hole)이 상기 트랩 사이트에 트랩(trap) 상태가 되었을 때 전하를 가진 상태가 된다. 상기 트랩된 캐리어(carrier)는 상기 소자에 전기적 전하를 추가하고 이로써 상기 소자의 고정 저하에 기여하고 상기 소자의 문턱전압(threshold voltage)을 가변한다. 상기 트렌치 아이솔레이션 영역(15)의 측벽(16)을 따라 형성된 트랩 사이트의 결과로, 상기 트렌치 측벽(16) 근처 및 상기 트렌치 측벽(16)을 따라 전류 생성이 매우 높은 상태가 될 수 있다. 상기 포토다이오드 공핍 영역의 내부 및 근처의 트랩 사이트에서 생성된 전류는 암전류(dark current)를 유발한다.
상기 포토다이오드의 암전류를 최소화하는 것은 씨모스 이미지 센서 제조공정에서 중요하다. 암전류는 일반적으로 상기 핀 다이오드(11)의 전하 집합 영역(21)에서의 누설 때문인 것으로 여겨지고, 이는 씨모스 이미지 센서의 도핑 이온주입 조건에 크게 좌우된다. 또한 그리고 상술한 바와 같이, 상기 포토다이오드 공핍 영역의 내부 또는 근처의 결함(defect) 및 트랩 사이트는 생성된 암전류의 양에 강하게 영향을 미친다. 요컨대, 암전류는 상기 포토다이오드 공핍 영역의 내부 또는 근처의 트랩 사이트에서 생성된 전류; 상기 공핍 영역에서의 고 전장(high field)의 결과인 밴드 대 밴드 터널링((band to band tunneling) 유도 캐리어 생성; 상기 포토다이오드의 횡방향의 측벽에서 들어오는 접합 누설; 및 아이솔레이션 모서리에서의 누설, 예를 들어 스트레스 유도 및 트랩 보조 터널링의 결과이다.
씨모스 이미지 센서는 또한 일반적으로, 상기 영역(26)에 집합된 전기적 전하를 충분히 집합하고 저장할 수 없는 결과인 열악한 신호 대 잡음 비(signal to noise ratio) 및 열악한 동적 영역(dynamic range)을 겪는다. 포토 어레이 내의 광자(photon)의 집합 때문에 화소 전기적 신호의 크기가 작으므로 화소의 신호 대 잡음 비 및 동적 영역은 가능한 한 높아야만 한다.
그러므로, 낮은 암전류와 높은 포토다이오드 용량(capacitance)을 나타내는 씨모스 이미지 센서에서 사용하기 위한 개선된 활성 화소 포토센서가 요구되고 있다. 또한, (1)전류 생성 및 전류 누설을 방지하고, (2)핀 표면 영역과 벌크(bulk) 기판 사이의 연결 영역으로서 기능하는 트렌치 아이솔레이션 영역이 요구되고 있다. 이러한 개선점을 나타내는 활성 화소 포토센서를 제조하는 방법과 아울러 화소 센서 셀의 핀 포토다이오드에서의 암전류를 감소하고 전류 누설을 최소화하는 아이솔레이션 기술이 또한 요구된다.
도 1은 바람직한 씨모스 이미지 센서 화소의 평면도이다.
도 2는 2-2'선을 따라 절단한 도 1의 씨모스 이미지 센서의 개략 단면도이다.
도 3은 본 발명의 실시예에 따른 핀 포토다이오드의 제조를 초기의 공정 단계에서 나타낸 씨모스 이미지 센서 화소의 개략 단면도이다.
도 4는 도 3에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 일부분의 개략 단면도이다.
도 5는 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 6은 도 5에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 7은 도 6에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 8은 도 7에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 9는 도 8에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 10은 도 9에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 11은 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서 본 발명의 제2 실시예에 따른 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 12는 도 11에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 13은 도 12에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 14는 도 4에 도시된 공정 단계에 뒤이은 공정 단계에서 본 발명의 제3 실시예에 따른 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 15는 도 14에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 16은 도 15에 도시된 공정 단계에 뒤이은 공정 단계에서 도 3의 씨모스 이미지 센서 화소의 개략 단면도이다.
도 17은 본 발명에 따라 제조된 씨모스 이미지 센서를 포함하는 컴퓨터 프로세서 시스템의 개략도이다.
일 특징에서, 본 발명은 제1 도전형의 기판 내에 배치된 제1 도전형의 측벽과 저면 이온주입 영역을 갖는 트렌치 아이솔레이션을 제공한다. 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역 내에 제1 도전형 도펀트의 (1)경사 이온주입; (2)90도 이온주입; 또는 (3)경사 및 90도 이온주입의 조합에 의해 형성된다. 상기 측벽 및 저면 이온주입 영역을 갖는 트렌치 아이솔레이션은 집적회로(IC) 전기 소자 또는 회로를 또 다른 집적회로(IC) 전기 소자 또는 회로로부터 아이솔레이션하기 위해 제공될 수 있고, 씨모스 이미지 센서, 씨씨디(CCD), 에이직(ASIC), 디에스피(DSP) 소자, 및 기타 집적회로 구조체 및 소자에 사용될 수 있다.
또 다른 특징에서, 본 발명은 트렌치 아이솔레이션 영역의 측벽 및 저면 이온주입 영역에 의해 제1 도전형의 기판에 연결된 제1 도전형의 핀 층을 포토다이오드에 제공한다. 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역 내에 제1 도전형 도펀트의 (1)경사 이온주입; (2)90도 이온주입; 또는 (3)경사 및 90도 이온주입의 조합에 의해 형성된다. 상기 트렌치 아이솔레이션 영역의 측벽 및 저면에 배치된 측벽 및 저면 이온주입 영역은 표면 전류와 암전류를 감소하고, 나아가 핀 포토다이오드의 용량(capacitance)을 증가한다.
또 다른 특징에서, 본 발명은 기판에 핀 포토다이오드의 핀 표면층과 같은 전기 소자를 연결하는 측벽 및 저면 이온주입 영역을 형성하는 방법을 제공한다. 일시예에서, 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역에 소정의 도펀트를 90도 이외의 각도로 이온주입함으로써 형성될 수 있다. 또 다른 실시예에서, 상기 측벽 및 저면 이온주입 영역은 트렌치 아이솔레이션 영역에 소정의 도펀트를 90도 각도 및 90도 이외의 각도로 이온주입함으로써 형성될 수 있다. 또 다른 실시예에서, 상기 측벽 및 저면 이온주입 영역은 소정의 도펀트를 90도 각도로 이온주입함으로써 형성될 수 있다.
본 발명의 상기 특징 및 다른 특징과 이점은 첨부된 도면과 함께 제공되며 본 발명의 바람직한 실시예를 설명하는 이하의 상세한 설명으로부터 더 명백해질 것이다.
이하의 상세한 설명에서, 본 발명의 일부를 형성하며, 본 발명을 실시할 수 있는 구체적인 실시예들의 예시로서 도시된 첨부된 도면을 참조한다. 이들 실시예들을, 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명한다. 다른 실시예들을 사용할 수 있으며, 본 발명의 사상과 요지를 벗어남 없이 구조적, 논리적, 전기적 변형을 할 수 있음을 이해하여야 한다.
"웨이퍼" 및 "기판"이라는 용어는 실리콘-온-인슈레이터(silicon-on-insulator: SOI), 또는 실리콘-온-사파이어(silicon-on-sapphire: SOS) 기술, 도핑 반도체 및 미도핑 반도체들, 베이스 반도체 파운데이션(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 다른 반도체 구조물을 포함하는 반도체 기판 물질로서 이해하여야 한다. 더욱이, 이하의 상세한 설명에서 "웨이퍼" 또는 "기판"을 참조할 때, 상기 베이스 반도체 구조 또는 베이스 반도체 파운데이션의 내부 또는 상부에 영역들이나 접합들을 형성하는데 선행 공정 단계들을 사용하였을 수 있다. 덧붙여, 상기 반도체는 실리콘 기반(silicon-based) 이어야 할 필요가 없고, 그러나 실리콘-게르마늄, 실리콘 온 인슈레이터, 실리콘 온 사파이어, 게르마늄, 또는 갈륨-아세나이드 등을 기반으로 할 수 있다.
"화소"라는 용어는 전자기적 방사(radiation)를 전기적 신호로 변환하기 위한 포토센서 및 트랜지스터들을 포함하는 화소 단위 셀을 의미한다. 설명의 편의상, 본 발명의 도면과 상세한 설명에 대표 화소를 도시하였고, 이미지 센서 내의 모든 화소의 제조를 일반적으로, 동일한 방식으로 동시에 진행한다.
동일 부분에 동일 참조부호를 부여한 도면들을 참조하면, 도 3 내지 도 10은 트렌치 아이솔레이션 영역(150)의 측벽 이온주입 영역(170)(도 10)을 구비한 핀 포토다이오드(199)(도 10)를 갖는 4개 트랜지스터(4T) 화소 센서 셀(100)을 형성하는 방법의 제1 실시예를 도시하고 있다. 후술하는 바와 같이, 상기 측벽 이온주입 영역(170)은 경사 이온주입에 의해 형성하며, 핀 표면층(124)(도 10)과 벌크 기판(110) 사이의 연결 영역으로서 기능한다. 에스티아이(STI) 측벽 이온주입 영역(170)은 또한 트렌치 아이솔레이션 영역(150)(도 10)의 측벽(158) 및 저면(159)을 따라 누설 및 암전류를 억제한다.
본 발명이 4개 트랜지스터(4T) 화소 셀에 관하여 후술할지라도 본 발명 또한, 3개 트랜지스터(3T) 셀 또는 5개 트랜지스터(5T) 셀에 대해 응용성을 갖고 있음을 주목하여야만 한다. 3T 셀은, 전하 전송 트랜지스터와 해당 게이트를 생략하고, 포토다이오드의 n 영역과 플로팅 확산 영역의 n 영역을, 당 분야에 공지된 이들 2영역의 중첩(overlap) 또는 이들 2영역을 연결(bridging)하는 n 영역을 통하여 연결하는 것으로 4T 셀과 상이하다. 5T 셀은 셔터(shutter) 트랜지스터 또는 씨모스 포토게이트 트랜지스터의 추가하는 것으로 4T 셀과 상이하다.
덧붙여, 본 발명이 씨모스 이미지 센서의 4T 화소 셀의 일부분인 트렌치 아이솔레이션 영역의 형성을 참조하여 후술하지라도, 본 발명은 씨모스 이미지 센서에 한정되지 아니 하고, 어떠한 전기 소자와 회로에 아이솔레이션을 제공하는 아이솔레이션 영역에 대해 응용성을 갖는다. 그러므로, 본 발명은 또한, 집적회로 전기 소자 또는 회로를 또 다른 집적회로 전기 소자 또는 회로로부터 아이솔레이션하는 측벽 및 저면 이온주입 영역을 구비한 트렌치 아이솔레이션을 고려한다. 예를 들면, 본 발명은 씨모스 이미지 센서, CCD, ASIC, DSP 소자와, 디램(DRAM), 에스램(SRAM), 플래시(FLASH) 메모리 및 많은 다른 집적회로 구조물과 소자에 사용될 수 있는 이온주입 트렌치 아이솔레이션 영역을 고려한다.
도 3 내지 도 10은, 단지 1개의 트렌치(152)만을 구비한 기판(110)의 일부분만을 도시하더라도 기판(110) 상의 여러 지점에서 복수개의 트렌치 아이솔레이션 형상(feature)을 동시에 형성하는 것을 고려한다. 덧붙여, 본 발명이 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 방법에 의해 트렌치 아이솔레이션 영역의 형성을 참조하여 후술할지라도, 본 발명은 로코스(LOCOS: local oxidation of silicon) 공정 또는 이러한 공정들의 조합에 의해 형성된 아이솔레이션 소자에 동일한 응용성을 갖는다.
도 3은 도 2와 동일한 단면도를 따른 기판(110)을 도시하고 있다. 편의상, 기판(110)은 실리콘 기판이다. 하지만, 상기한 바와 같이, 본 발명은 다른 반도체 기판에 동일한 응용성을 갖는다. 도 3은 또한, 패드(pad) 산화층(151)과, 상기 패드 산화층(151) 상에 형성된, 실리콘 질화물 또는 실리콘 옥사이드와 같은 하드 마스크 물질의 블랭킷(blanket) 층(153)을 도시하고 있다. 포토레지스트(photoresist) 층(155)(도 3)을 하드 마스크층(153) 상에 형성하고, 그 다음에 마스크(미도시)로 패턴화하고 비등방성으로 식각하여 도 4에 도시된 바와 같이, 트렌치(152)를 얻는다. 상기 트렌치(152)는 약 1000Å 내지 약 4000Å, 더욱 바람직하게는 약 2000Å의 깊이와, 약 500Å 내지 5000Å, 더욱 바람직하게는 약 3000Å의 폭을 갖는다.
필요하면, 도 5에 도시된 바와 같이, 트렌치(152)의 측벽(158)(도 4)과 저면(159)(도 4) 상에 약 10Å 내지 약 400Å의 얇은 절연층(154)을 형성한다. 상기 얇은 절연층(154)은 예를 들어, 상기 트렌치(152)의 저면 모서리를 반드럽게 하는데(smooth out) 도움을 주고 상기 트렌치를 추후에 충전하는데 사용되는 유전 물질의 스트레스 양을 감소하도록 옥사이드(oxide), 실리콘 나이트라이드(silicon nitride), 또는 옥사이드/실리콘 나이트라이드로 형성할 수 있다. 본 발명의 실시예가 자신의 측벽 및 저면 상에 형성된 얇은 절연층(154)과 같은 얇은 절연층을 포함하는 트렌치 아이솔레이션 구조물을 참조하여 후술할지라도, 본 발명은 이들 실시예에 한정되지 아니 한다. 따라서, 본 발명은 또한 얇은 절연층을 포함하지 않는 트렌치 아이솔레이션 구조물의 형성을 고려한다.
이어, 도 5의 구조물을 제1 도전형, 바람직하게는 p형의 도펀트를 구비한 경사 이온주입되는 도펀트(160)(도 5)로 쬔다. 이러한 방법으로, p형 이온을 상기 아이솔레이션 트렌치(152)를 통하여 이온주입하여 도 6에 도시된 바와 같이, p형 측벽 및 저면 이온주입 영역(170)을 형성한다. 상기 p형 측벽 및 저면 이온주입 영역(170)은 상기 트렌치(152)의 측벽(158)과 저면(159) 상에 형성되고, 상기 얇은 절연층(154)과 콘택한다.
본 발명의 목적을 위하여, "경사 이온주입"라는 용어는 기판(110)에 직각 이외의 입사 각도, 즉 90도 이외의 각도로 실시되는 이온주입으로서 정의한다. 이로써, "경사 이온주입"이라는 용어는 기판에 0도와 90도 미만 사이, 더욱 바람직하게는 10도 내지 약 30도 사이의 입사 각도로 실시되는 이온주입을 나타낸다.
도 5를 다시 참조하면, 경사 도펀트 이온주입(160)을 실시하여 상기 샐로우 트렌치(152) 직하에 배치된 기판(110)의 영역에 보론, 베릴륨(beryllium), 인듐(indium) 또는 마그네슘(magnesium)과 같은 p형 이온을 이온주입하여 p형 측벽 및 저면 이온주입 영역(170)(도 6)을 형성한다. 상기 p형 측벽 및 저면 이온주입 영역(170)의 두께(T)(도 6)는 약 10Å 내지 1500Å, 더욱 바람직하게는 약 300Å이어도 좋다.
상기 기판(110)을 이온주입기 내에 재치하고 상기 샐로우 트렌치(152)(도 5)를 거쳐 상기 기판(110)에 적절한 p형 도펀트 이온을 1KeV 내지 약 50KeV, 더욱 바람직하게는 약 10KeV의 에너지로 이온주입함으로써 상기 경사 이온주입(160)을 실시한다. 보론, 베릴륨, 인듐 또는 마그네슘과 같은 p형 도펀트는 상기 경사 이온주입에 사용될 수 있다. 상기 p형 측벽 및 저면 이온주입 영역(170)(도 6)의 이온주입 양(dose)은 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 범위, 더욱 바람직하게는 1x1012 원자/cm2 이다. 필요하면, 다중 이온주입을 상기 p형 측벽 이온주입 영역(170)의 프로파일(profile)을 맞추는데 사용될 수 있다.
상기 측벽 및 저면 이온주입 영역(170)(도 6)의 형성에 뒤이어, 유전 물질(156)을 도 6의 구조물 상에 전면 증착하여 도 7에 도시된 바와 같이 상기 트렌치(152)에 충전한다. 상기 유전 물질(156)은 옥사이드 물질, 예를 들어 SiO 또는 SiO2, 옥시나이트라이드(oxynitride), 실리콘나이트라이드와 같은 나이트라이드 물질, 실리콘 카바이드(silicon carbide), 고온 폴리머(polymer), 또는 다른 적절한 유전 물질이어도 좋다. 하지만, 바람직한 실시예에서, 상기 유전 물질(156)은 협소한 트렌치를 효과적으로 충전하는 고 능력을 갖는 물질인 고밀도 플라즈마(high density plasma: HDP) 옥사이드이다. 그러므로, 상기 유전 물질(156)의 참조는 본 출원에서 HDP 옥사이드(156)에 대해 이루어진다.
상기 HDP 옥사이드(156)의 형성에 뒤이어, 상기 HDP 옥사이드(156)를 상기 하드마스크층(153)의 평탄면 아래로 또는 근접하게 평탄화하여 도 8에 도시된 바와 같이 플러그(plug) 또는 충전물(filler)(156a)을 형성한다. 바라직한 실시예에서, 상기 HDP 옥사이드(156)를 화학기계적 연마(chemical mechanical polishing: CMP) 또는 공지의 알아이이(RIE) 건식 식각공정에 의해 평탄화한다. 상기 화학기계적 연마에서, 상기 HDP 옥사이드(156)의 상부면을 상기 하드마스크(153)의 평탄면 아래로 또는 근접하게 제거하는데 연마제 연마(abrasive polish)를 사용한다. 이러한 방법으로, 상기 하드마스크층(153) 및 플러그(156a)의 상부면은 도 8에 도시된 바와 같이, 기판의 전면에 걸쳐 균일하다.
그 다음에, 상기 하드마스크층(153)을 선택적 건식 식각 또는 예를 들어 인산(H3PO4)을 사용하는 습식 식각과 같은 통상적인 기술에 의해 제거한다. 필요하면, 후속의 습식 식각을 적용하여 상기 옥사이드의 상부 모서리를 곡형으로 만들어도 좋다.
도 9는 또한 상기 실리콘 기판(110) 상에 형성된 다층 전송 게이트 스택(multi-layered transfer gate stack)(130)을 도시하고 있다. 상기 전송 게이트 스택(130)은 상기 실리콘 기판(110) 상에 성장되거나 적층된 제1 게이트 옥사이드층(131), 도핑된 폴리실리콘 또는 다른 적절한 물질의 도전층(132) 및 예를 들어 실리콘 옥사이드(실리콘 디옥사이드), 나이트라이드(실리콘나이트라이드), 옥시나이트라이드(실리콘 옥시나이트라이드), ON(옥사이드-나이트라이드), NO(나이트라이드-옥사이드) 또는 ONO(옥사이드-나이트라이드-옥사이드)로 형성될 수 있는 제2 절연층(133)을 포함한다. 상기 제1, 제2 절연층(131),(133) 및 도전층(132)을 통상적인 증착 방법, 예를 들어 화학기상증착(CVD) 또는 플라즈마 강화 화학기상증착(plasma enhanced chemical vapor deposition: PECVD) 등에 의해 형성할 수 있다.
필요하면, 상기 다층 게이트 스택(130)에서 상기 도전층(132)과 제2 절연층(133) 사이에 실리사이드층(미도시)을 또한 형성할 수 있다. 유익하게는, 이미지 센서 회로 설계에서 모든 다른 트랜지스터의 게이트 구조물은 상기한 부가적으로 형성된 실리사이드층을 가질 수 있다. 상기 실리사이드층은 티타늄실리사이드, 텅스텐실리사이드, 코발트실리사이드, 몰리브데늄실리사이드 또는 탄탈륨실리사이드이어도 좋다. 상기 실리사이드층은 TiN/W 또는 WNx/W와 같은 장벽층/고융점 금속이 또한 가능하거나, 완전히 WNx로 형성될 수 있다.
편의상 p형인 제1 도전형의 도펀트로 제2 마스킹된 도펀트 이온주입을 실시하여 도 9에 도시된 바와 같이, p형 도핑층 또는 웰(120)을 형성하는 기판(110)의 소정의 영역에 이온을 이온주입한다. 본 발명의 실시예가 상기 트렌치 아이솔레이션(150)과 게이트 스택(130)의 형성에 뒤이은 상기 p형 도핑층(120)의 형성을 참조하여 설명하였을지라도 본 발명은 또한 상기 트렌치 아이솔레이션(150)의 형성 전에 상기 p형 도핑층(120)의 형성을 고려함을 이해하여야만 한다.
편의상 n형인 제2 도전형의 도펀트를 사용하는 제3 도펀트 이온주입을 실시하여 화소 셀의 활성 영역 직하에 배치되며 도 10에 도시된 바와 같이 n형 영역(126)을 형성하는 기판의 영역에 이온을 이온주입한다. 상기 이온주입된 n형 영역(126)은 광적으로 생성된 전자를 집합하기 위한 광감응성 전하 저장 영역을 형성한다. 상기 기판(110)을 이온주입기 내에 재치하고 상기 기판(110)에 적절한 n형 도펀트 이온을 10KeV 내지 약 1MeV의 에너지로 이온주입함으로써 상기 이온주입을 실시하여 n형 도핑 영역(126)을 형성한다. 아세닉(arsenic), 안티몬(antimony) 또는 포스포러스(phosphorous)와 같은 n형 도펀트를 사용하여도 좋다. 상기 n형 도핑 영역(126) 내의 이온주입 양(dose)은 약 1x1011 원자/cm2 내지 약 1x1016 원자/cm2 의 범위, 바람직하게는 1x1012 원자/cm2 내지 3x1016 원자/cm2의 범위이다. 필요하면, 다중 이온주입을 n형 도핑 영역(126)의 프로파일(profile)을 맞추는데 사용할 수 있다. 제3 도펀트 이온주입을 또한 실시하여 상기 게이트 스택(130)의 인접하며 상기 n형 영역(126)의 반대측 상에 배치된 n형 도핑 영역(129)을 형성하여도 좋다.
이어, 편의상 p형인 제1 도전형의 도펀트로 제4 도펀트 이온주입을 실시하여 상기 이온주입된 n형 영역(126)의 상부에 위치하며 상기 전송 게이트(130)와 필드 옥사이드 영역(155) 사이의 기판의 영역에 p형 이온을 이온주입함으로써 상기 영역(124),(110)(126)에 의해 형성된 현재 완성된 포토다이오드(199)(도 10)의 p형 핀 표면층(124)을 형성한다. 도 10에 도시된 바와 같이, 상기 p형 영역(124)은 상기 샐로우 트렌치 아이솔레이션(150)의 측벽(158) 및 저면(159)을 따른 경사 이온주입으로 형성된 p형 측벽 이온주입 영역(170)에 의해 상기 p형 영역(120)과 기판(110)에 연결된다. 이러한 방법으로, 상기 포토다이오드(199)의 전체 용량(capacitance)이 증가하고 상기 포토다이오드(199)의 전하 집합 성능이 개선된다.
상기 p형 영역(124)에 연결 또는 잠김(hook up) 영역을 제공하는 것에 추가하여, 상기 p형 측벽 이온주입 영역(170)은 또한, 전자와 정공이 트랩 사이트에 트랩된 상태가 되고 결과적으로 상기 포토다이오드(199)의 문턱전압에 영향을 미칠 때 전하 상태가 되는, 상기 측벽(158)과 저면(159)을 따라 상기 트랩 사이트가 형성되는 것을 최소화한다. 상기 트렌치 아이솔레이션 영역(150)의 측벽(158)과 저면(159)을 따라 상기 트랩 사이트가 형성되는 것을 최소화한 결과로서, 상기 트렌치 측벽(158)과 저면(159) 근처 및 상기 트렌치 측벽(158)과 저면(159)을 따라 암전류 생성과 누설전류가 감소한다.
도 11 내지 도 13은 화소 센서 셀(200)(도 13)의 포토다이오드(299)(도 13)의 제조의 일부분으로서 90도 이온주입(260)(도 11)을 실시함으로써 p형 측벽 및 저면 이온주입 영역(270)을 형성하는 본 발명의 또 다른 실시예를 도시하고 있다. 도 11은 도 5에서 상술한 구조물에 해당한다. 하지만, 도 11은 도 5의 경사 이온주입 대신에 90도 이온주입을 나타내는 점에서 도 5와 상이하다.
본 발명의 목적을 위해, "90도 이온주입"라는 용어는 기판(110)에 약 90도의 입사 각도로 실시되는 이온주입으로서 정의하나, 상기 90도는 상기 트렌치(152)의 경사 측벽(158)에 대해 경사진다.
상기 기판(110)을 이온주입기 내에 재치하고 상기 트렌치(152)를 거쳐 상기 기판(110)에 적절한 p형 도펀트 이온을 1KeV 내지 약 50KeV, 더욱 바람직하게는 약 10KeV의 에너지로 이온주입함으로써 도 11의 90도 이온주입(260)을 실시하여 p형 측벽 및 저면 이온주입 영역(270)을 형성한다. 보론, 베릴륨, 인듐 또는 마그네슘과 같은 p형 도펀트는 상기 수직 이온주입에 사용될 수 있다. 상기 p형 측벽 및 저면 이온주입 영역(270)(도 12)의 이온주입 양(dose)은 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 범위, 더욱 바람직하게는 1x1012 원자/cm2 이다. 필요하면, 다중 이온주입을 상기 p형 측벽 이온주입 영역(270)의 프로파일(profile)을 맞추는데 사용할 수 있다.
이전의 실시예에서와 마찬가지로, 상기 p형 측벽 및 저면 이온주입 영역(270)은, 도 12 및 도 13에 도시된 바와 같이, 옥사이드 물질로 충전된 트렌치 아이솔레이션(250)(도 13)의 얇은 절연층(154)에 인접하여 형성된다. 상기 측벽 및 저면 이온주입 영역(270)은 상기 p형 영역(124)의 연결 또는 잠김 영역을 상기 p형 층(120)과 기판(110)에 제공하고, 또한 상기 측벽(160)을 따라 트랩 사이트가 형성되는 것을 최소화한다. 상기 트렌치 아이솔레이션 영역(250)의 측벽(158)과 저면(159)을 따라 상기 트랩 사이트가 형성되는 것을 최소화한 결과로서, 상기 트렌치 측벽(158)과 저면(159) 근처 및 상기 트렌치 측벽(158)과 저면(159)을 따라 암전류 생성과 누설전류가 감소한다.
도 14 내지 도 16은 화소 센서 셀(300)(도 16)의 포토다이오드(399)(도 16)의 제조의 일부분으로서 경사 이온주입(160)(도 14) 및 90도 이온주입(260)(도 14)을 실시함으로써 p형 측벽 및 저면 이온주입 영역(370)을 형성하는 본 발명의 또 다른 실시예를 도시하고 있다. 도 14는 도 5에서 상술한 구조물에 해당한다. 하지만, 도 14는 경사 이온주입과 함께 90도 이온주입을 나타내는 점에서 도 5와 상이하다. 도 14의 경사 이온주입(160)과 90도 이온주입(260)을 제1 및 제2 바람직한 실시예를 참조하여 상술한 바와 같이 실시하여, 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 범위, 더욱 바람직하게는 1x1012 원자/cm2의 이온주입 양(dose)을 갖는 p형 측벽 및 저면 이온주입 영역(370)(도 12)을 형성한다. 필요하면, 다중 이온주입을 상기 p형 측벽 이온주입 영역(370)의 프로파일을 맞추는데 사용할 수 있다.
이전의 실시예에서와 마찬가지로, 상기 측벽 및 저면 이온주입 영역(370)은, 상기 트렌치 아이솔레이션(350)(도 16)의 얇은 절연층(154)에 인접하여 형성되어, 상기 p형 영역(124)의 연결 또는 잠김 영역을 상기 p형 층(120)과 기판(110)에 제공하고, 상기 측벽(160)과 저면(159)을 따라 트랩 사이트가 형성되는 것을 최소화한다.
도 10, 도 13 및 도 16의 실시예에 도시된 트렌치 아이솔레이션 영역과 포토다이오드 영역의 형성 후 또는 중에, 각각의 게이트(40),(50),(60) 및 상기 게이트의 양측의 소스/드레인 영역과 결합된 바와 같은 도 1에 도시된 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 행 선택 트랜지스터를 포함하는 화소 센서 셀(100),(200),(300)의 나머지 소자를 공지된 방법에 의해 형성한다. 통상적인 공정 단계를 또한 적용하여 상기 화소 셀(100),(200),(300)에 게이트 라인과 기타 연결부에 콘택 및 배선을 형성한다. 예를 들면, 전체 표면을 보호막(passivation layer), 예를 들어 실리콘 디옥사이드, 비에스지(BSG), 피에스지(PSGP, 또는 비피에스지(BPSG)로 커버(cover)할 수 있는데, 상기 보호막은 콘택홀을 제공하기 위해 평탄화하고 식각하고, 그 다음에 요구하는 바와 같이, 상기 리셋 트랜지스터, 전송 게이트, 기타 화소 게이트 구조물에 콘택을 제공하기 위해 금속배선처리한다. 기타 회로 구조물에 대한 통상적인 다층의 도전체 및 절연체를 상기 화소 센서 셀의 구조물을 상호 연결하는데 사용할 수 있다.
본 발명에 따른 씨모스 이미지 센서를 포함하는, 전형적인 프로세서 기반 시스템은 일반적으로 도 17의 642에 도시되어 있다. 프로세서 기반 시스템은 씨모스 이미지 센서를 포함할 수 있는 디지털 회로를 갖는 시스템의 전형이다. 제한됨 없이, 이러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비전(machine vision), 차량 항법장치(vehicle navigation), 비디오 폰, 감시 시스템(surveillance system), 자동 초점 시스템(auto focus system), 항성 추적 시스템(star tracker system), 동작 감지 시스템(motion detection system), 영상 안정화 시스템(image stabilization system) 및 고화질 텔레비전을 위한 데이터 압축 시스템(data compression system) 및 본 발명을 활용할 수 있는 모든 시스템을 포함할 수 있다.
컴퓨터 시스템과 같은 프로세서 기반 시스템은, 예를 들면, 버스(652)를 통해 입/출력장치(646)와 통신하는 중앙처리장치(CPU; central processing unit)(644) 예를 들어, 마이크로프로세서를 일반적으로 포함한다. 상기 씨모스 이미지 센서(642)는 또한, 버스(652)를 통해 상기 시스템과 통신한다. 상기 컴퓨터 시스템(600)은 또한, 램(RAM; random access memory)(648)을 포함하고, 컴퓨터 시스템의 경우, 상기 버스(652)를 통해 중앙처리장치(644)와 또한 통신하는 플로피 디스크 드라이브(654) 및 씨디롬 드라이브(compact disk ROM drive)(656) 또는 플래시 메모리 카드(657)와 같은 주변 장치를 포함할 수 있다. 또한, 상기 중앙처리장치(644), 씨모스 이미지 센서(642) 및 메모리(648)를 단일 집적회로 칩 상에 집적하는 것이 바람직하다.
상기 실시예가 트렌치 아이솔레이션 영역의 측벽 및 저면을 따라 경사 이온주입, 수직 이온주입 또는 경사 및 수직 이온주입의 조합에 의해 형성된 p형 측벽 및 저면 이온주입 영역(170, 270, 370)을 갖는 p-n-p 포토다이오드(199,299,399)(도 10, 도 13, 도 16)와 같은 포토다이오드의 형성을 참조하여 설명하였을지라도, 본 발명은 상기 실시예에 한정되지 아니 함을 이해하여야만 한다. 따라서, 본 발명은 샐로우 트렌치 아이솔레이션 영역의 측벽을 따라 경사 이온주입, 수직 이온주입 또는 경사 및 수직 이온주입의 조합에 의해 형성된 n형 측벽 및 저면 이온주입 영역을 포함하는 n-p-n 포토다이오드에 대하여 동일한 응용성을 갖는다. 물론, 모든 구조물의 도펀트와 도전형은 피모스(PMOS) 트랜지스터에 해당하는 전송 게이트에 따라 적절히 가변된다.
덧붙여, 본 발명이 1개의 트렌치 아이솔레이션 영역(150)만의 형성을 참조하여 설명하였을지라도, 본 발명은 또한, 기판의 여러 지점에 배치된 다수개의 그러한 트렌치 아이솔레이션 영역의 형성을 고려한다. 더욱이, 상기한 바와 같이, 본 발명이 4개 트랜지스터(4T) 화소 셀에 사용하기 위한 전송 트랜지스터의 전송 게이트를 참조하여 설명하였을지라도, 본 발명은 또한, 3개 트랜지스터(3T) 셀 또는 5개 트랜지스터(5T) 셀에 대해 응용성을 갖고 있다. 3T 셀은, 전하 전송 트랜지스터와 해당 게이트를 생략하고, 포토다이오드의 n 영역과 플로팅 확산 영역의 n 영역을, 당 분야에 공지된 이들 2영역의 중첩(overlap) 또는 이들 2영역을 연결(bridging)하는 n 영역을 통하여 연결하는 것으로 상기 4T 셀과 상이하다. 5T 셀은 셔터(shutter) 트랜지스터 또는 씨모스 포토게이트 트랜지스터를 추가하는 것으로 상기 4T 셀과 상이하다.
상기한 설명 및 도면은 단지 본 발명의 특징 및 장점을 성취하는 특정 실시예에 대해서만 고려되었다. 본 발명의 정신 및 관점을 이탈하지 않고도 특정 공정 상태 및 구조에 대한 변형 및 치환이 이루어질 수 있다. 따라서, 본 발명은 상기한 설명 및 도면에 한정되지 않으며, 단지 첨부된 특허청구범위의 관점에 의한 제한이 있을 뿐이다.
Claims (113)
- 기판에 형성된 유전 물질; 및상기 유전 물질의 적어도 측벽과 저면에 인접하여 배치된 이온주입 영역을 포함하는 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 이온주입 영역은 전기 소자에 인접하는 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 전기 소자는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 전기 소자는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 전기 소자는 포토센서인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제5항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제5항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제5항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 이온주입 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 이온주입 영역은 p형 도펀트가 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제10항에 있어서, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 아이솔레이션 구조는 에스티아이(STI) 구조인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 제1항에 있어서, 상기 아이솔레이션 구조는 로코스(LOCOS) 구조인 것을 특징으로 하는 트렌치 아이솔레이션 구조.
- 기판에 형성된 유전 물질; 및상기 유전 물질의 적어도 측벽에 인접하며 포토센서의 영역에 콘택하여 배치된 이온주입 영역을 포함하는 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
- 제14항에 있어서, 상기 이온주입 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
- 제14항에 있어서, 상기 이온주입 영역은 p형 도펀트가 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
- 제16항에 있어서, 상기 p형 도펀트는 보론이고, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
- 제14항에 있어서, 상기 포토센서는 포토다이오드이고, 상기 영역은 상기 포토다이오드의 핀(pin) 층인 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
- 제14항에 있어서, 상기 이온주입 영역은 상기 유전 물질의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 화소 센서 셀을 위한 트렌치 아이솔레이션 구조.
- 기판;상기 기판 내에 제공된 1개 이상의 이온주입 아이솔레이션 영역; 및상기 1개 이상의 이온주입 아이솔레이션 영역에 인접한 이미지 센서를 포함한 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이온주입 아이솔레이션 영역은 상기 아이솔레이션 영역의 적어도 측벽에 인접하여 배치된 제1 도전형의 이온주입 영역을 포함한 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이온주입 영역은 상기 아이솔레이션 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이온주입 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이온주입 영역은 p형 도펀트가 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 이미지 센서 소자.
- 제24항에 있어서, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이온주입 아이솔레이션 영역은 에스티아이(STI) 영역인 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이온주입 아이솔레이션 영역은 로코스(LOCOS) 영역인 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이미지 센서는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 이미지 센서 소자.
- 제20항에 있어서, 상기 이미지 센서는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 이미지 센서 소자.
- 기판;상기 기판 내에 형성된 1개 이상의 아이솔레이션 영역;상기 1개 이상의 아이솔레이션 영역의 측벽에 인접하여 배치된 제1 도전형의 이온주입 영역; 및상기 아이솔레이션 영역에 인접한 화소를 포함한 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 화소는 포토센서를 포함한 것을 특징으로 하는 이미지 센서.
- 제31항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 이미지 센서.
- 제31항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 이미지 센서.
- 제31항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 이미지 센서.
- 제34항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 이미지 센서.
- 제34항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 이미지 센서.
- 제34항에 있어서, 상기 포토다이오드는 상기 이온주입 영역의 적어도 일부분과 접촉하여 배치된 상기 제1 도전형의 제1 도핑층과, 상기 제1 도핑층 아래에 배치된 제2 도전형의 도핑 영역을 포함한 것을 특징으로 하는 이미지 센서.
- 제37항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 이미지 센서.
- 제37항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 1개 이상의 아이솔레이션 영역은 트렌치 아이솔레이션 영역인 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 이온주입 영역은 상기 1개 이상의 아이솔레이션 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 이온주입 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 이온주입 영역은 p형 도펀트가 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 이미지 센서.
- 제43항에 있어서, 상기 p형 도펀트는 보론이고, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 화소는 씨모스(CMOS) 이미지 센서의 일부분인 것을 특징으로 하는 이미지 센서.
- 제30항에 있어서, 상기 화소는 씨씨디(CCD) 이미지 센서의 일부분인 것을 특징으로 하는 이미지 센서.
- 씨모스 이미지 센서에 사용하기 위한 포토다이오드에 있어서,상기 포토다이오드는,기판에 형성되며, 제1 도전형의 이온주입 아이솔레이션 영역에 인접한 상기 제1 도전형의 제1 도핑층으로서, 상기 이온주입 아이솔레이션 영역은 상기 기판에 형성된 트렌치 아이솔레이션 영역의 적어도 측벽에 인접하며 상기 측벽을 따라 배치된 제1 도핑층;상기 제1 도핑층에 형성된, 광적으로 생성된 전하를 축적하기 위한 전하 집합 영역으로서, 상기 전하 집합 영역이 제2 도전형인 전하 집합 영역; 및상기 제1 도전형의 제2 도핑층을 포함하며,상기 제2 층은 상기 이온주입 아이솔레이션 영역의 적어도 일부분과 콘택한 제2 도핑층을 포함하는 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 전하 집합 영역은 상기 기판 상에 형성된 전송 트랜지스터의 게이트에 인접하고, 상기 전송 게이트는 상기 전하 집합 영역에 축적된 전하를 상기 제2 도전형의 도핑층에 전송하는 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 상기 트렌치 아이솔레이션 영역의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 이온주입 에스티아이(STI) 영역인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 이온주입 로코스(LOCOS) 영역인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 p형 도펀트가 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제52항에 있어서, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 이온주입 아이솔레이션 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 제47항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서에 사용하기 위한 포토다이오드.
- 실리콘 기판;상기 실리콘 기판 내에 형성된 에스티아이(STI) 영역;상기 에스티아이의 적어도 측벽 상에 배치된 p형 이온주입 영역으로서, 상기 이온주입 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 p형 이온주입 영역; 및p-n-p 포토다이오드를 포함하는, 상기 에스티아이 영역에 인접한 화소를 포함하며,상기 p-n-p 포토다이오드는 상기 p형 이온주입 영역의 적어도 일부분과 콘택하는 p형 핀 층과, 상기 핀 층과 인접하며 그 하부에 배치된 n형 도핑층을 더 포함하는 것을 특징으로 하는 이미지 센서.
- 제59항에 있어서, 상기 p형 이온주입 영역은 상기 에스티아이의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 이미지 센서.
- 제59항에 있어서, 상기 p형 이온주입 영역은 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 보론 이온주입 양을 갖는 보론 이온주입 영역인 것을 특징으로 하는 이미지 센서.
- 제61항에 있어서, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 이미지 센서.
- 제59항에 있어서, 상기 이미지 센서는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 이미지 센서.
- 제59항에 있어서, 상기 이미지 센서는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 이미지 센서.
- (1)프로세서; 및(2)상기 프로세서에 연결된 씨모스CMOS) 이미지 센서 소자를 포함하며,상기 씨모스 이미지 센서 소자는,기판에 형성된 트렌치 아이솔레이션 영역;상기 트렌치 아이솔레이션 영역의 적어도 측벽 상에 배치된 제1 도전형의 이온주입 아이솔레이션 영역; 및상기 트렌치 아이솔레이션 영역에 인접한 화소를 포함하며,상기 화소는 전송 트랜지스터의 게이트에 인접한 포토센서를 포함하는 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제68항에 있어서, 상기 포토다이오드는 제1 도전형의 핀 층과, 상기 핀 층의 하부에 배치되며 상기 핀 층에 상대적인 제2 도전형의 도핑 영역을 포함하고, 상기 핀 층은 상기 이온주입 영역의 적어도 일부분과 콘택하는 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 이온주입 아이솔레이션 영역은 상기 트렌치 아이솔레이션의 저면 및 측벽을 따라 배치된 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 이온주입 아이솔레이션 영역은 p형 도펀트가 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 도핑된 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제71항에 있어서, 상기 이온주입 양은 약 1x1012 원자/cm2인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 이온주입 아이솔레이션 영역은 약 10Å 내지 약 1500Å의 두께를 갖는 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 제65항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 씨모스 이미지 센서 시스템.
- 기판에 1개 이상의 트렌치를 형성하는 단계;상기 1개 이상의 트렌치를 거쳐 상기 기판에 경사 이온주입을 실시하여 상기 트렌치의 하부에 아울러 상기 트렌치의 적어도 측벽에 인접하여 이온주입 영역을 형성하는 단계; 및상기 이온주입 영역에 인접하여 전기 소자를 제공하는 단계를 포함하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 이온주입 영역을 약 10Å 내지 약 1500Å의 두께로 형성하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 경사 이온주입을 상기 기판의 표면에 대해 소정의 입사 각도로 실시하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제80항에 있어서, 상기 기판의 상기 표면에 대한 상기 입사 각도는 약 10도 내지 약 30도 인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제81항에 있어서, 상기 입사 각도는 상기 트렌치의 상기 측벽에 대해 약 90도의 각도를 더 형성하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제80항에 있어서, 상기 입사 각도는 상기 기판의 상기 표면에 대해 약 90도 인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제80항에 있어서, 상기 경사 이온주입을 상기 기판의 표면에 대해 약 90도 와 약 10도 내지 약 30도의 입사 각도로 실시하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 이온주입 영역을 상기 1개 이상의 트렌치의 저면 및 측벽 상에 형성하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 이온주입 영역을 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 이온주입하는 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 전기 소자는 이미지 센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 전기 소자는 씨모스(CMOS) 이미지 센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 전기 소자는 씨씨디(CCD) 이미지 센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 전기 소자는 포토센서인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 포토센서는 포토다이오드인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 포토센서는 포토콘덕터인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 제78항에 있어서, 상기 포토센서는 포토게이트인 것을 특징으로 하는 아이솔레이션 영역의 제조 방법.
- 화소 센서 셀을 위한 포토다이오드를 제조하는 방법에 있어서,상기 방법은,기판에 1개 이상의 아이솔레이션 영역을 형성하는 단계;상기 1개 이상의 아이솔레이션 영역의 적어도 측벽에 인접하여 이온주입 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서,상기 기판에 제1 도전형의 제1 도핑층을 형성하는 단계;상기 제1 도핑층에 제2 도전형의 도핑 영역을 형성하는 단계; 및상기 기판에 상기 제 1 도전형의 제2 도핑층을 형성하는 단계를 더 포함하고,상기 제2 도핑층은 상기 이온주입 영역의 일부분 이상과 콘택하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서, 상기 이온주입 영역을 상기 1개 이상의 아이솔레이션 영역의 저면 및 측벽 상에 형성하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서, 상기 이온주입 영역에 p형 도펀트를 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 이온주입하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서, 상기 이온주입 영역을 약 10Å 내지 약 1500Å의 두께로 형성하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서, 상기 이온주입 영역을 형성하는 단계는 상기 기판에 상기 제1 도전형의 이온을 소정의 각도로 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제98항에 있어서, 상기 입사 각도는 90도와 상이한 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제100항에 있어서, 상기 입사 각도는 약 10도 내지 약 30도인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제98항에 있어서, 상기 입사 각도는 약 90도인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제98항에 있어서, 상기 입사 각도는 약 10도 내지 약 30도 및 약 90도인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서, 상기 포토다이오드는 p-n-p 포토다이오드인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 제94항에 있어서, 상기 포토다이오드는 n-p-n 포토다이오드인 것을 특징으로 하는 화소 센서 셀을 위한 포토다이오드를 제조하는 방법.
- 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법에 있어서,상기 방법은,실리콘 기판에 1개 이상의 트렌치 아이솔레이션 영역을 형성하는 단계; 및상기 실리콘 기판에 p형 이온을 소정의 각도로 약 3x1011 원자/cm2 내지 약 3x1013 원자/cm2 의 이온주입 양으로 이온주입함으로써 상기 1개 이상의 트렌치 아이솔레이션 영역에 콘택하여 도핑 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제106항에 있어서,상기 실리콘 기판에 제1 p형 도핑층을 형성하는 단계;상기 제1 p형 도핑층에 n형 도핑 영역을 형성하는 단계; 및상기 제1 p형 도핑층 내에 및 상기 n형 도핑 영역 상에 제2 p형 도핑층을 형성하는 단계를 더 포함하고,상기 제2 p형 도핑층은 상기 도핑 영역의 일부분 이상에 콘택하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제106항에 있어서, 상기 도핑 영역은 상기 1개 이상의 트렌치 아이솔레이션 영역의 저면 및 측벽 상에 형성하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제106항에 있어서, 상기 도핑 영역을 약 10Å 내지 약 1500Å의 두께로 형성하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제106항에 있어서, 상기 도핑 영역을 보론으로 도핑하는 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제106항에 있어서, 상기 입사 각도는 90도와 상이한 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제111항에 있어서, 상기 입사 각도는 약 10도 내지 약 30도인 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
- 제106항에 있어서, 상기 입사 각도는 90도인 것을 특징으로 하는 씨모스 이미지 소자를 위한 p-n-p 포토다이오드를 제조하는 방법.
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