CN101521217A - 用于沟道隔离的斜角注入 - Google Patents

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Abstract

用于沟道隔离的斜角注入。一种用于像素传感器单元的沟道隔离结构，包括：形成在衬底中的介质材料；以及位于邻近所述高介质材料的至少一个侧壁并与光传感器区域接触的注入区。

Description

用于沟道隔离的斜角注入
技术领域
本发明涉及半导体器件领域，更具体地说，涉及用于高量子效率成像器的经改进的隔离结构。
背景技术
CMOS成像器作为低成本图像传感器已经日益广泛地应用。CMOS成像器电路包括像素单元的焦平面阵列，每一个像素单元包括位于衬底掺杂区域上的光电二极管、光电门(photo gate)或是光电导体(photo conductor)，用于在衬底下面区域积累光生电荷(photo-generated charge)。读出电路与每一像素单元连接，并包括在邻近光电二极管、光电门或光电导体的衬底上形成的电荷转移部分，该电荷转移部分包括与源极跟随器输出晶体管的栅极连接的传感结(一般为浮动扩散结)。该成像器可以包括至少一个晶体管用于将电荷从衬底的电荷积累区域转输到浮动扩散结，且还有一个晶体管用于将扩散结复原至在电荷转移之前预定电荷电平。
在传统的CMOS成像器中，像素单元的有源元件执行以下必要的功能：(1)光子-电荷变换；(2)图像电荷的积累；(3)传输电荷转移至浮动扩散结；(4)将浮动扩散结复原至电荷转移前的已知状态；(5)选择一像素读出；(6)输出并放大代表像素电荷的信号。在浮动扩散结上的电荷由源极跟随器输出晶体管转换为像素输出电压。CMOS成像器像素的光敏元件一般为耗尽型p-n结光电二极管或在光电门下面的场感应掺杂区。
上述讨论的这种类型CMOS成像器电路已在例如Nixon等的“256×256 CMOS Active Pixel Sensor Camera-on-a-chip”文中{IEEEJournal of Solid-State Circuits，Vol.31(12)，2046-2050页(1996)}和Mendis等人的“CMOS Active Pixel Image Sensor”文中{IEEETransaction on Electron Devices，Vol.41(3)，452-453页(1994)}一般地介绍和讨论(通过引用而纳入本申请)。
图1为示范性CMOS传感器像素四晶体管(4T)单元10的半导体晶片片段的示意顶视图。如下所述，CMOS传感器像素单元10包括在衬底下面部分的光生电荷积累区21。该区21构成牵制二极管(pinned diode)11(图2)。牵制二极管称之为“牵制的”，这是因为当光电二极管被充分耗尽时光电二极管的电位被牵制在恒定值上。然而，应该理解CMOS传感器像素单元可以具有光电门、光电导体、内埋式光电二极管或其它图像转换为电荷的器件来替代牵制光电二极管作为光生电荷积累区21。
图1的CMOS图像传感器10具有将在电荷积累区21产生的光电电荷转移至浮动扩散区(传感结)25的转移栅(transfer gate)30。浮动扩散区25还与源极跟随器晶体管的栅50连接。该源极跟随器晶体管提供输出信号给行选择晶体管，行选择晶体管具有栅60用于将输出信号有选择地栅控至终端32。复原晶体管具有栅40，将浮动扩散区25复原至在每个电荷从电荷积累区21传输之前的特定电荷电平。
图2示出图1的示范性CMOS图像传感器10沿线2-2′的截面图。电荷积累区21形成为具有光敏区即P-N-P结区的牵制光电二极管11，P-N-P结区由p型层24、n型区域26和p型衬底20构成。牵制光电二极管11包括两个p型区20、24，使得n型光电二极管区26在牵制电压上充分耗尽。在晶体管栅40、50、60的任一侧有杂质掺杂的源极/漏极区域22(图1)，最好为n型导电类型。邻近转移栅30的浮动扩散区25也最好为n型的。
一般说，在例如图1-2的CMOS图像传感器单元10的CMOS图像传感器中，入射光引起电子在区域26中集合。由具有栅50的源极跟随器晶体管产生的最大输出信号正比于从区域26抽取的电子数量。最大输出信号随着区域26获得电子的电子容量即可接受性的增大而增加。牵制光电二极管的电子容量一般取决于图像传感器的掺杂程度和注入活性层的掺杂物。
图2也示出在邻近电荷积累区21的活性层20中形成的沟道隔离区15。沟道隔离区15一般使用传统STI工艺或使用LOCOS(硅局部氧化)工艺形成。图2也示出在CMOS图像传感器10上形成的半透明或透明的绝缘层55。使用传统工艺方法形成(例如)绝缘层中的接触孔32(图1)提供与源/漏区22、浮动扩散区25和其他接线的电连接，以连接各栅极和CMOS图像传感器10中的其它接线。
沟道隔离区15一般用在衬底10中刻蚀沟道的方法形成，从而在邻近像素之间构成物理壁垒，使像素与另一像素隔离。使用干法各向异性或其它刻蚀工艺刻蚀沟道，再用例如化学汽相淀积(CVD)硅氧化物(SiO2)的介质填充沟道。然后将已填充的沟道运用回蚀汽相淀积工艺平坦化研磨只使在沟道中的介质被留下，介质顶面磨至与硅衬底表面齐平。经平坦化研磨的介质可高于硅衬底。
与上述沟道隔离区15形成有关的一个普遍问题在于，当离子注入接近沟道边缘即侧壁16(图2)的衬底时，在有源器件区和沟道之间的结区可能发生电流泄漏。此外，沿沟道隔离区15的侧壁16的结晶平面比邻近硅衬底处有较高的硅密度，因此沿沟道侧壁16建立高密度的陷阱点(trap sites)。这些陷阱点通常不带电荷，但当电子和空穴被俘获在陷阱点时就带有电荷。这些被浮获的载流子将电荷加在器件上，从而对器件的固定电荷(fixed charge)有贡献，改变器件的阈值电压。由于沿沟道隔离区15的侧壁16形成这些陷阱点，接近和沿沟道侧壁16的电流生成可能非常高。接近或在光电二极管耗尽区域内陷阱点产生的电流会造成暗电流。
在CMOS图像传感器制造中使光电二极管中暗电流减至最小是很重要的。暗电流一般归因于在牵制光电二极管11中电荷收集区21的泄漏，它主要取决于CMOS图像传感器的掺杂注入状态。此外如上解释的，邻近或在光电二极管耗尽区域内的缺陷和陷阱点对所产生的暗电流影响极大。总之，暗电流源自：从邻近或在光电二极管耗尽区内的陷阱点产生的电流；由于耗尽区高电场引起的能带至能带的隧道效应诱发的载流子生成；来自光电二极管侧部侧壁的结泄漏；以及来自隔离角(isolation corner)例如应力诱发的和陷阱促使的隧道效应的泄漏。
由于不能充分收集和存储在区域26中收集的电荷，CMOS图像传感器一般会有信噪比差和动态范围小的问题。因为光电阵列中光子收集导致的像素电信号非常小，像素的信噪比和动态范围应该尽可能地高。
因此，需要一种经改进的有源像素光电传感器，用在具有减小的暗电流和增大的光电二极管电容的CMOS图像传感器中。也就需要这样一种沟道隔离区，用来(1)防止电流生成或电流泄漏，并(2)作为牵制表面层和整块衬底之间的连接区域。还需要一种制造具有这些改进的有源像素传感器的制造方法，以及一种能使像素传感器单元的牵制光电二极管中暗电流减小并使电流泄漏减至最小的隔离技术。
发明内容
在本发明的一个方面，提出具有位于第一导电类型的衬底内的第一导电类型的侧壁和底部离子注入区域的沟道隔离。侧壁和底部离子注入区通过以下任一方式将第一导电类型的掺杂物离子注入沟道隔离区而形成：(1)斜角注入；(2)90°注入；或(3)斜角注入和90°注入两种方式的组合。具有侧壁和底部离子注入区的沟道隔离可以用于隔离IC电器件或电路与另一IC电器件或电路，可以用于CMOS成像器、CCD、ASIC和DSP器件以及其它集成电路结构和器件。
在本发明的另一方面，提出一种具有通过沟道隔离区侧壁和底部离子注入区域与第一导电类型的衬底连接的笫一导电类型的牵制层的光电二极管。侧壁和底部离子注入区域是以下任一方式将第一导电类型的掺杂物离子注入沟道隔离区而形成：(1)斜角注入；(2)90°注入；或(3)斜角注入和90°注入两种方式的组合。位于沟道隔离区侧壁和底部的侧壁和底部离子注入区可减小表面泄漏和暗电流，并增加牵制光电二极管的电容。
在本发明的又一方面，提出一种形成电器件(例如牵制光电二极管的牵制表面层)与衬底连接的侧壁和底部离子注入区的方法。在一个实施例中，可以用所要求的掺杂物以不同于90°注入沟道隔离区的形成侧壁和底部离子注入区。在另一实施例中，可以用所要求的掺杂物以90°角和不同于90°角的两种方式离子注入沟道隔离区而形成侧壁和底部离子注入区。在又一实施例中，可以用所要求的掺杂物以90°角离子注入而形成侧壁和底部离子注入区。
通过以下结合附图和所描述的本发明示范实施例的详细说明，本发明的种种特征和优点将更加显而易见。
附图说明
图1是示范性CMOS图像传感器像素的顶视图。
图2是图1的CMOS图像传感器沿线2-2′的示意截面图。
图3是说明本发明的牵制光电二极管制造过程的处于加工起始阶段的CMOS图像传感器像素的示意截面图。
图4是图3之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图5是图4之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图6是图5之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图7是图6之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图8是图7之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图9是图8之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图10是图9之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图11是图4之后的加工阶段的并按照本发明第二实施例的图3的CMOS图像传感器像素的示意截面图。
图12是图11之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图13是图12之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图14是图4之后的加工阶段的并按照本发明第三实施例的图3的CMOS图像传感器像素的示意截面图。
图15是图14之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图16是图15之后的加工阶段的图3的CMOS图像传感器像素的示意截面图。
图17是包含按照本发明制造的CMOS图像传感器的计算机处理器系统的示意图。
具体实施方式
在以下的详细说明中，参阅构成本文一部分的附图，附图所示仅为说明可以实现本发明的各特定实施例。充分详细地叙述这些实施例使本专业人士可以实现本发明，但应理解也可以使用其他实施例，并可以进行各种结构、逻辑和电学方面的改变而并不背离本发明的精神和范围。
“晶片”和“衬底”应理解为以半导体为基底的材料，包括“绝缘物上硅”(SOI)或“蓝宝石上硅”(SOS)技术、掺杂质和未掺杂质的半导体、由底层半导体基础支持的硅外延层和其他半导体结构。而且，在下文提及“晶片”和“衬底”时，可利用先前的加工步骤在基底半导体结构或基础之上或之内形成区域或结区。此外，半导体不必一定为基于硅的，也可基于硅-锗、绝缘物上硅、蓝宝石上硅、锗或砷化镓等等。
“像素”一词是指包含将电磁辐射转换为电信号的光电传感器和晶体管的图像单元。为便于说明，在本文叙述和附图中典型地说明一个代表性的像素，成像器中的所有像素的制造是以相同方式同时进行的。
现在参阅附图，其中相同部件标以相同的标记，图3-10说明制造四个晶体管(4T)像素传感器单元100(图10)的方法的第一示范性实施例，该单元包含具有沟道隔离区150的侧壁离子注入区170的牵制光电二极管199(图10)。如下详述，侧壁离子注入区170是由成斜角的注入形成的，并作为牵制表面层124(图10)和体衬底110之间连接区域。STI侧壁离子注入区170也抑制沿沟道隔离区150(图10)侧壁158和底壁159的泄漏和暗电流。
要注意，尽管本发明在下文以四个晶体管(4T)像素单元为例叙述，本发明也适用于三个晶体管(3T)像素单元或五个晶体管(5T)像素单元。正如本专业人士所熟知，3T单元与4T单元的区别在于省去了电荷转移晶体管及其栅极，且光电二极管n区和浮动扩散区的连接通过这两个区域的搭接或桥接这个二个区域的一个n区来实现。5T单元与4T单元的区别在于增加一个光闸晶体管(shutter transistor)或CMOS光电门晶体管。
此外，尽管本发明在下文描述中参照作为CMOS成像器中4T像素单元的部分的沟道隔离区的形成，但本发明并不限于CMOS成像器，而是可适用于为任何电器件和电路提供隔离的隔离区。因此，本发明也考虑与侧壁和底部离子注入区的沟道隔离，该沟道隔离将集成电路器件或电路与其他集成电路器件或电路隔离。例如，本发明考虑的离子注入的沟道隔离区，可以用于CMOS成像器、CCD、ASIC和DSP器件以及例如DRAM、SRAM、FLASH的存储器件和许多其它集成电路结构和器件。
尽管图3-10只示出仅有一个沟道152的一部分衬底110，但应理解本发明考虑的是在衬底110的各个位置同时形成许多沟道隔离特征。此外，尽管本发明在下文以用STI(Shallow Trench Isolation：浅沟道隔离)方法形成沟道隔离区为例进行说明，但本发明同样适用于用LOCOS(LOCal Oxidation of Silicon：硅的局部氧化)工艺或这些工艺的组合来形成隔离构件。
图3示出沿与图2的截面相同的截面所取的衬底110。作为例子，衬底110是硅衬底。然而，如上所述，本发明同样适用于其它半导体衬底。图3也示出衬垫的氧化层151和在衬垫的氧化层151上形成的由例如氮化硅或氧化硅材料的硬掩膜材料组成的复盖层153。光刻胶层155(图3)涂复在硬掩膜层153上，此后用掩模(末示出)经图案化处理和各向异性刻蚀，从而得到如图4所示的沟道152。沟道152深度为约1000至约
Figure A200910132434D00151
以约为更理想，宽度为约500至约
Figure A200910132434D00153
以约
Figure A200910132434D00154
为更理想。
若需要的话，如图5所示，在沟道152的侧壁158(图4)和底壁159(图4)上形成约10至约
Figure A200910132434D00155
的薄绝缘层154。薄绝缘层154可以由例如氧化物、氮化硅或氧化物/氮化硅构成，以使沟道152的底部弯角处光滑，减小此后在沟道填充的介质材料的应力。尽管本发明实施例在下文以含有薄绝缘层的沟道隔离结构例如在其侧壁和底部形成有薄绝缘层154为例进行说明，但本发明并不限于这些实施例。因此，本发明也可适用于不含有薄绝缘层的沟道隔离结构的形成。
接着，图5的结构受到第一导电类型掺杂物的斜角注入160(图5)，作为示例该掺杂物设为p型的。这样，p型离子通过隔离沟道152(图5)被离子注入，从而形成p型侧壁和底部离子注入区域170，如图6所示。p型侧壁和底部离子注入区170形成在沟道152的侧壁158和底部159上，并与薄绝缘层154相接触。
对本发明之目的而言，“斜角注入”一词定义为与衬底110的入射角不是直角即入射角不是90°的注入。因此，“斜角注入”一词是指与衬底的入射角在0°至小于90°之间的注入，尤以在10°至约30°之间的注入为更理想。
再看图5，斜角掺杂物注入160是正好在浅沟道152下的衬底110的区域进行的p型离子注入，例如注入硼、铍、铟或镁的离子，从而形成p型侧壁和底部离子注入区域170(图6)。P型侧壁和底部离子注入区域170的厚度T(图6)可以在约10至约
Figure A200910132434D00161
之间，以约
Figure A200910132434D00162
为更理想。
斜角离子注入160可以这样进行：将衬底110放入离子注入机中，并将适当的p型掺杂物离子在1keV至约50keV(约10keV为更理想)的能量上通过浅沟道152(图5)离子注入衬底110，以形成p型侧壁离子注入区170。可以使用例如硼、铍、铟或镁的p型掺杂物进行斜角注入。p型侧壁和底部离子注入区170(图6)中掺杂剂量在3×1011-3×1013原子/cm2范围内，尤以约1×1012原子/cm2为更理想。假如需要的话，可以用多次离子注入来修改p型侧壁离子注入区170的剖面。
在形成p型侧壁和底部离子注入区域170(图6)之后，在图6的结构上复盖一层介质材料156以填满沟道152，如图7所示。该介质材料层156可以是：氧化物材料，例如SiO或SiO2、氧氮化物；氮化物材料，比如氮化硅、碳化硅；高温聚合物或其它合适的介质材料。然而，在一优选实施例中，介质材料156是高密度等离子体(HDP)氧化物，一种能极其有效地填充窄沟道的材料。因此，在本申请中提及的介质材料156即指HDP氧化物156。
在形成HDP氧化物156之后，HDP氧化物156被平坦化，直至或贴近硬掩模材料层153的平面，形成填塞即填充物156a，如图8所示。在一优选实施例中，用化学机械研磨(CMP)或公知的RIE干法刻蚀工艺将HDP氧化物156平坦化。在化学机械研磨(CMP)中，采用研磨剂抛光来除去HDP氧化物156的顶面，直至或贴近硬掩模材料层153的平坦表面层。这样，硬掩模材料层153和填料156a的顶面在衬底整块表面上是齐平的，如图8所示。
再运用例如使用诸如磷酸(H3PO4)的选择性干法蚀刻或湿法蚀刻的传统技术除去硬掩模材料层153。假如需要的话，可以用随后的湿法刻蚀磨圆氧化物的顶边缘。
图9还示出在硅衬底110上形成的多层转移栅堆(transfer gatestack)130。该转移栅堆130包含由在硅衬底110上生长或淀积的氧化硅构成的第一栅氧化物层131、由掺杂的多晶硅或其它适当材料构成的导电层132和第二绝缘层133，第二绝缘层133可以由例如氧化硅(二氧化硅)，氮化物(氮化硅)，氧氮化物(氧氮化硅)，ON(氧化物-氮化物)，NO(氮化物-氧化物)或ONO(氧化物-氮化物-氧化物)构成。第一和第二绝缘层131、132和导电层132可以用例如化学汽相淀积(CVD)或等离子体增强的化学汽相淀积(PECVD)等传统淀积方法形成。
若需要的话，还可以在多层栅堆130中在导电层132和第二绝缘层133之间形成一硅化物层(未示出)。其优点在于，成像器电路设计中的所有其它晶体管的栅结构可以具有这种附加形成的硅化物层。这种硅化物层可以是硅化钛、硅化钨、硅化钴、硅化钼或硅化钽。该硅化物层也可以是阻挡层/难熔金属，例如TiN/W或WNX/W，或者完全由WNX构成。
第二掩模掺杂物注入是用第一导电类型的掺杂物(例如为p型)将离子注入到衬底110的预定区域，从而形成p型掺杂层或阱120，如图9所示。尽管本发明的实施例中描述p型掺杂层120在沟道隔离150和栅堆130的形成之后形成，但应理解本发明也考虑到在沟道隔离150形成之前形成p型掺杂层120。
第三掺杂物注入是用第二导电类型(例如是n型)的掺杂物将离子注入到正好在像素单元活性区下的衬底区域，从而形成n型区126，如图10所示。离子注入的n掺杂区126构成光敏电荷存储区，以收集光生电荷。离子注入可以这样进行，将衬底110放入离子注入机，将适当的n型掺杂物离子在10keV-1MeV的能量下注入衬底110，从而形成n型掺杂区126。可以使用例如砷、锑或磷的n型掺杂物。n型掺杂区126(图10)中离子注入剂量在约1×1011至约1×1016原子/cm2范围内，尤以在约1×1012至约3×1013原子/cm2范围内为更理想。假如需要的话，也可以使用多次离子注入来修改n型掺杂区的剖面。第三掺杂物注入也可形成位于邻近栅堆130且在n型掺杂区126的对侧的n型掺杂区129(图10)。
接着，第四掺杂物注入用第一导电类型(例如是p型)的掺杂物将p型离子注入到在n型掺杂区126之上和在转移栅130与场效氧化物区155之间的衬底区域，从而形成由区域124、110和126构成的现已完成的光电二极管199(图10)的p型牵制表面层124。如图10所示，p型区124通过沿着浅沟道隔离150的侧壁158和底部159的斜角注入而形成的p型侧壁离子注入区170与p型区120和衬底110的连接。这样，光电二极管199的总电容增加，光电二极管199的电荷收集性能得以改善。
除了提供p型区域124的接合(link up或hook up)区以外，p型侧壁注入区170也使沿侧壁158和底部159的陷阱点形成减至最少，当电子和空穴被陷阱浮获时，侧壁158和底部159会带电，且因而影响光电二极管199的阈值电压。由于将沿沟道隔离区150的侧壁158和底部159的陷阱点的形成减至最少，邻近和沿着沟道侧壁158和底部159的暗电流的产生和泄漏就减小。
图11-13示出本发明的另一实施例，作为像素传感器单元200(图13)的光电二极管299(图13)制造的部分，p型侧壁和底部离子注入区270用90°注入260(图11)形成。图11对应于上述与图5相关的结构。然而，图11与图5的不同之处在于图11所示为90°入射的离子注入，取代图5所示的斜角注入。
就本发明的目的而言，“90°注入”一词定义为与衬底110的入射角约为90°，但相对于沟道152的倾斜侧壁158有斜角。
图11所示的90°注入260可以这样进行，将衬底110放入离子注入机中，将适当的p型掺杂物的离子在1keV至约50keV(以约10keV为更理想)的能量下通过沟道152(图5)注入到衬底110，从而形成p型侧壁和底部离子注入区270。可以用例如硼、铍、铟或镁的p型掺杂物进行正直注入(straight implant)。p型侧壁和底部注入区270(图12)中掺杂剂量在约3×1011至约3×1013原子/cm2范围内，以约1×1012原子/cm2为更理想。假如需要的话，可以用多次注入来修改p型侧壁和底部注入区270的剖面。
如在前一实施例中，p型侧壁和底部注入区270的形成位置邻近被填充有氧化物材料的沟道隔离250(图13)的绝缘层154，如图12-13所示。侧壁和底部注入区270为p型区124提供与p型层120和衬底110的接合区，且也使沿侧壁160的陷阱点形成减至最少。由于将沿沟道隔离区250的侧壁158和底部159的这些陷阱点形成减至最少，邻近和沿着沟道侧壁158和底部159的暗电流的产生和泄漏也就减小。
在图14-16示出本发明的另一实施例中，作为像素传感器单元300(图16)的光电二极管399(图16)制造的部分，p型侧壁注入区370用斜角注入160(图14)和90°注入260(图14)两种方式形成。图14对应于上述与图5相联系的结构。然而，图14与图5不同之处在于图14所示除了斜角注入以外还示出了90°注入。斜角注入160和90°注入260(图14)可以按上述第一和第二示范性实施例的方式进行，从而形成p型侧壁注入区370(图12)，p型侧壁注入区370中掺杂剂量在约3×1011至约3×1013原子/cm2范围内，尤以约1×1012原子/cm2为更理想。假如需要的话，可以用多次离子注入来修改p型侧壁和底部注入区370的剖面。
如前一实施例那样，侧壁和底部注入区370的形成位置邻近沟道隔离350(图16)的绝缘层154，为p型区域124提供与p型层120和衬底110的接合区，使沿侧壁158和底部159的陷阱点形成减至最少。
在图10、图13和图16的实施例所示的沟道隔离和光电二极管区形成之后或期间，像素传感器单元100、200、300的其余器件(包括图1所示的与各个栅40、50和60以及这些栅极两侧的源/漏区相关联的复原晶体管、源极跟随器晶体管和行选择晶体管)的用众所周知的方法制成。可以用传统工艺步骤形成连接各栅线和像素单元100、200、300中的其它连接的接触孔和接线。例如，整个表面可以复盖如氧化硅、BSG、PSG或BPSG的一层钝化层，该钝化层经CMP平坦化研磨和刻蚀以提供接触孔，然后这些接触孔被金属化，从而按要求提供与复原栅，转移栅和其它像素栅结构的接触。也可将传统的多层导体和绝缘体用于其它电路结构，将像素传感器单元的各结构互连。
图17中示意地示出一个典型的基于处理器的系统(包括本发明的CMOS图像传感器)。基于处理器的系统的范例是具有可包括CMOS图像传感器的数字电路。这样一个系统可以包括(但不限于)计算机系统、摄像机系统、扫描仪、机器可读系统、车辆自动驾驶系统、可视电话、监视系统、自动聚焦系统、星体跟踪系统、运动检测系统、图像稳定系统和用于高清晰度电视的数据压缩系统，所有这些系统都可以使用本发明。
基于处理器的系统(如计算机系统)例如一般包括中央处理单元(CPU)644(例如微处理器)，它通过总线652与输入/输出(I/O)设备646通信。CMOS图像传感器642也通过总线652与系统通信。计算机系统600也包括随机存取存储器(RAM)648，以及和在计算机系统的场合也可以包括例如软盘驱动器654、光盘驱动器(CDROM)656或闪存存储器卡657，它们也经由总线652与CPU644通信。也可以按要求将处理器654、CMOS图像传感器642和存储器648集成在一块IC芯片上。
尽管以上实施例以例如形成n-p-n光电二极管为例进行说明，例如具有通过沿着沟道隔离区的侧壁和底部的斜角、正直或斜角和正直组合的注入而形成p型侧壁和底部注入区170、270、370的n-p-n光电二极管199，299，399(图10、13、16)，但应理解本发明并不限于这实施例。因此，本发明同样适用于包含用斜角、正直或斜角和正直的组合将离子注入浅沟道隔离区的侧壁而形成的n型侧壁和底部注入区的n-p-n光电二极管。当然，所有结构的掺杂物和导电类型将相应改变，其转移栅对应于一个PMOS晶体管。
此外，尽管本发明以仅有一个沟道隔离区150的形成为例进行说明，本发明也考虑到在衬底各个位置形成许多这种沟道隔离区。而且，如上所述，尽管本发明以一个转移晶体管的转移栅用于四个晶体管(4T)像素单元中为例进行说明，本发明也同样适用于三个晶体管(3T)像素单元或五个晶体管像素单元(5T)。如本专业人士熟知，3T单元与4T单元的区别在于省去了电荷转移晶体管以及相关联的门，光电二极管n区和浮动扩散区的连接通过这两个区域的搭接或桥接这个二个区域的一个n区来实现。5T单元与4T单元的区别在于增加一个光闸晶体管(shutter transistor)或CMOS光电门晶体管。
上述说明和附图只能认为是为了阐述本发明的特征和优点的示范性实施例。可以对特定工艺条件和结构作出种种修改和替换而并不偏离本发明的精神和范围。因此，本发明并不仅限于上述说明和附图，其范围仅由所附的权利要求书限定。

Claims (64)

1.一种用于像素传感器单元的沟道隔离结构，包括：
形成在衬底中的介质材料；以及
位于邻近所述高介质材料的至少一个侧壁并与光传感器区域接触的注入区。
2.如权利要求1所述的沟道隔离结构，其中：所述注入区的厚度为约10
Figure A200910132434C0002111312QIETU
至约1500
Figure A200910132434C0002111312QIETU
。
3.如权利要求1所述的沟道隔离结构，其中：所述注入区用p型掺杂物掺杂，注入剂量从约3×1011至约3×1013原子/cm2。
4.如权利要求3所述的沟道隔离结构，其中：所述p型掺杂物是硼且所述注入剂量为约1×1012原子/cm2。
5.如权利要求1所述的沟道隔离结构，其中：所述光传感器是光电二极管且所述区域是所述光电二极管的牵制层。
6.如权利要求1所述的沟道隔离结构，其中：所述注入区沿着所述介质材料的底部和侧壁而设。
7.一种成像装置，包括：
衬底；
设在所述衬底内的至少一个注入隔离区；以及
邻近所述至少一个注入隔离区的成像器。
8.如权利要求7所述的成像装置，其中：所述注入隔离区包含位于邻近所述隔离区的至少一个侧壁的第一导电类型的注入区。
9.如权利要求7所述的成像装置，其中：所述注入区沿着所述隔离区的底部和侧壁而设。
10.如权利要求7所述的成像装置，其中：所述注入区的厚度为约10
Figure A200910132434C0002111312QIETU
至约1500
Figure A200910132434C0002111312QIETU
。
11.如权利要求7所述的成像装置，其中：所述注入区用p型掺杂物掺杂，注入剂量从约3×1011至约3×1013原子/cm2。
12.如权利要求11所述的成像装置，其中：所述注入剂量为约1×1012原子/cm2。
13.如权利要求7所述的成像装置，其中：所述注入隔离结构是STI区。
14.如权利要求7所述的成像装置，其中：所述注入隔离结构是LOCOS区。
15.如权利要求7所述的成像装置，其中：所述成像器是CMOS成像器。
16.如权利要求7所述的成像装置，其中：所述成像器是CCD成像器。
17.一种图像传感器，包括：
衬底；
至少一个在所述衬底内形成的隔离区；
位于邻近所述至少一个隔离区的一侧壁的第一导电类型的注入区；以及
邻近所述隔离区的像素。
18.如权利要求17所述的图像传感器，其中：所述像素包含光传感器。
19.如权利要求18所述的图像传感器，其中：所述光传感器是光电导体。
20.如权利要求18所述的图像传感器，其中：所述光传感器是光电门。
21.如权利要求18所述的图像传感器，其中：所述光传感器是光电二极管。
22.如权利要求21所述的图像传感器，其中：所述光电二极管是p-n-p光电二极管。
23.如权利要求21所述的图像传感器，其中：所述光电二极管是n-p-n光电二极管。
24.如权利要求21所述的图像传感器，其中：所述光电二极管包含与所述注入区的至少一部分相接触的所述第一导电类型的第一掺杂层和位于所述第一掺杂层之下的第二导电类型的掺杂区。
25.如权利要求24所述的图像传感器，其中：所述第一导电类型是p型，所述第二导电类型是n型。
26.如权利要求24所述的图像传感器，其中：所述第一导电类型是n型，所述第二导电类型是p型。
27.如权利要求17所述的图像传感器，其中：所述至少一个隔离区是沟道隔离区。
28.如权利要求17所述的图像传感器，其中：所述注入区沿着所述至少一个隔离区的底部和侧壁而设。
29.如权利要求17所述的图像传感器，其中：所述注入区的厚度为约10
Figure A200910132434C0002111312QIETU
至1500
Figure A200910132434C0002111312QIETU
。
30.如权利要求17所述的图像传感器，其中：所述注入区用p型掺杂物掺杂，注入剂量从约3×1011至约3×1013原子/cm2。
31.如权利要求30所述的图像传感器，其中：所述p型掺杂物是硼且所述注入剂量为约1×1012原子/cm2。
32.如权利要求17所述的图像传感器，其中：所述像素是CMOS图像传感器的一部分。
33.如权利要求17所述的图像传感器，其中：所述像素是CCD图像传感器的一部分。
34.一种用于CMOS成像装置的光电二极管，所述光电二极管包括：
在衬底中形成的、邻近所述第一导电类型的注入隔离区的第一导电类型的第一掺杂层，所述注入隔离区邻近并沿着在所述衬底中形成的沟道隔离区的至少一个侧壁；
在所述第一掺杂层中形成的、用以积累光生电荷的电荷收集区，所述电荷收集区是第二导电类型；以及
所述第一导电类型的第二掺杂层，所述第二掺杂层与所述注入隔离区的至少一部分相接触。
35.如权利要求34所述的光电二极管，其中：所述电荷收集区邻近在所述衬底上形成的转移晶体管的一栅极，所述转移栅将在所述电荷收集区积累的电荷转移到所述第二导电类型的掺杂区。
36.如权利要求34所述的光电二极管，其中：所述注入隔离区沿着所述沟道隔离区的底部和侧壁而设。
37.如权利要求34所述的光电二极管，其中：所述注入隔离区是经注入的STI区。
38.如权利要求34所述的光电二极管，其中：所述注入隔离区是经注入的LOCOS区。
39.如权利要求34所述的光电二极管，其中：所述注入隔离区用p型掺杂物掺杂，注入剂量从约3×1011至约3×1013原子/cm2。
40.如权利要求39所述的光电二极管，其中：所述注入剂量为约1×1012原子/cm2。
41.如权利要求34所述的光电二极管，其中：所述注入隔离区的厚度为约10
Figure A200910132434C0002111312QIETU
至约1500
Figure A200910132434C0002111312QIETU
。
42.如权利要求34所述的光电二极管，其中：所述第一导电类型是p型，所述第二导电类型是n型。
43.如权利要求34所述的光电二极管，其中：所述第一导电类型是n型，所述第二导电类型是p型。
44.如权利要求34所述的光电二极管，其中：所述光电二极管是p-n-p光电二极管。
45.如权利要求34所述的光电二极管，其中：所述光电二极管是n-p-n光电二极管。
46.一种图像传感器，包括：
硅衬底；
在所述硅衬底中形成的STI区；
位于所述STI区的至少一个侧壁的p型注入区，所述注入区的厚度为约10
Figure A200910132434C0002111312QIETU
至约1500
Figure A200910132434C0002111312QIETU
；以及
邻近所述STI区并包含p-n-p光电二极管的像素，所述p-n-p光电二极管还包含与所述p型注入区的至少一部分相接触的p型牵制层和邻近且位于所述p型牵制层之下的n型掺杂层。
47.如权利要求46所述的图像传感器，其中：所述p型注入区沿着所述STI区的底部和侧壁而设。
48.如权利要求46所述的图像传感器：其中：所述p型注入区是硼注入区，硼注入剂量为约3×1011至约3×1013原子/cm2。
49.如权利要求48所述的图像传感器：其中：所述注入剂量为约1×1012原子/cm3。
50.如权利要求46所述的图像传感器：其中：所述图像传感器是CMOS图像传感器。
51.如权利要求46所述的图像传感器：其中：所述图像传感器是CDD图像传感器。
52.一种CMOS成像器系统，包括：
(1)处理器；以及
(2)与所述处理器耦合的CMOS成像装置，所述CMOS成像装置，包含：
在衬底中形成的沟道隔离区；
位于所述沟道隔离区的至少一个侧壁的第一导电类型的注入区；以及
邻近所述沟道隔离区的像素，所述像素包含邻近转移晶体管的一栅极的光传感器。
53.如权利要求52所述的系统，其中：所述光传感器是光电门。
54.如权利要求52所述的系统，其中：所述光传感器是光电导体。
55.如权利要求52所述的系统，其中：所述光传感器是光电二极管。
56.如权利要求55所述的系统，其中：所述光电二极管包含与所述注入隔离区的至少一部分相接触的、所述第一导电类型的牵制层和位于所述牵制层之下、且与所述牵制层关联的第二导电类型的掺杂区。
57.如权利要求52所述的系统，其中：所述注入隔离区沿所述沟道隔离的底部和侧壁而设。
58.如权利要求52所述的系统，其中：所述注入隔离区用p型掺杂物掺杂，注入剂量为约3×1011至约3×1013原子/cm2。
59.如权利要求58所述的系统，其中：所述注入剂量为约1×1012原子/cm2。
60.如权利要求52所述的系统，其中：所述注入隔离区的厚度为约10
Figure A200910132434C0002111312QIETU
至约1500
Figure A200910132434C0002111312QIETU
。
61.如权利要求52所述的系统，其中：所述第一导电类型是p型，所述第二导电类型是n型。
62.如权利要求52所述的系统，其中：所述第一导电类型是n型，所述第二导电类型是p型。
63.如权利要求52所述的系统，其中：所述光电二极管是p-n-p光电二极管。
64.如权利要求52所述的系统，其中：所述光电二极管是n-p-n光电二极管。
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