KR100846005B1

KR100846005B1 - 고 양자 효율을 위한 각도를 가지는 핀드 포토다이오드 및그 형성 방법

Info

Publication number: KR100846005B1
Application number: KR1020067002104A
Authority: KR
Inventors: 하워드 이 로드
Original assignee: 마이크론 테크놀로지, 인크
Priority date: 2003-07-30
Filing date: 2004-07-15
Publication date: 2008-07-11
Also published as: CN1860610A; SG145691A1; US20050098806A1; US6900484B2; KR20080011468A; EP1649517A1; JP2007500444A; US20050023553A1; WO2005013370A1; KR20060036474A

Abstract

게이트 구조의 전기적인 활성 영역으로부터 측면으로 이격되어 있는 제1 전도성 타입의 표면 층과 각도를 가지는 임플란트(angled implant)에 의하여 형성된 제2 전도성 타입의 전하 수집 영역을 가지는 핀드 포토다이오드(pinned photodiode)가 개시되어 있다. 전하 수집 영역 임플란트의 각도는, 전하 수집 영역이, 픽셀 센서 셀의 전달 게이트의 인접한 에지와 접촉되도록 맞출 수 있고, 이로 인하여 게이트 오버랩 영역 및 바람직하지 않은 장벽 포텐셜을 최소화할 수 있다.

Description

고 양자 효율을 위한 각도를 가지는 핀드 포토다이오드 및 그 형성 방법{ANGLED PINNED PHOTODIODE FOR HIGH QUANTUM EFFICIENCY AND METHOD OF FORMATION}

본 발명은 반도체 디바이스에 관한 것으로서, 특별히 고 양자 효율을 위한 개선된 포토다이오드에 관한 것이다.

반도체 산업 분야에서 최근에, CCD(Charge Coupled Devices), 포토다이오드 어레이, 전하 주입 디바이스 및 하이브리드 포컬 플레인 어레이 등과 같은 상이한 타입의 반도체-기반 이미져들을 사용하고 있다.

CCD 기술의 고유한 한계 및 비용 때문에, 낮은 비용의 이미징 디바이스로서 CMOS 이미져들의 사용이 증가되고 있다. CMOS 이미져 회로는, 픽셀 셀의 포컬 플레인 어레이를 포함하는데, 각각의 셀은, 아래부분의 서브스트레이트내에 광-생성된 전하를 축적하기 위하여, 서브스트레이트의 도핑된 영역을 덮고 있는, 포토다이오드, 포토게이트 또는 포토컨덕터 중의 하나를 포함한다. 리드아웃(readout) 회로가 각 픽셀 셀에 연결되어 있고, 전하 감지 노드를 가지는 포토다이오드, 포토게이트 또는 포토컨덕터에 인접한 서브스트레이트 상에 형성된 전하 전달 섹션을 포함하는데, 이는 전형적으로는 플로팅 확산 노드(floating diffusion node)이고, 소스 팔 로어(source follower) 출력 트랜지스터의 게이트에 연결된다. 이미져는, 서브스트레이트의 전하 축적 영역으로부터 플로팅 확산 노드로 전하를 전달하기 위한 적어도 하나의 트랜지스터를 포함하고, 전하 전달 전에 확산 영역을 미리 결정된 전하 레벨로 리셋팅하기 위한 트랜지스터를 또한 가진다.

통상적인 CMOS 이미져에서, 픽셀 셀의 활성 요소들은 다음과 같은 필수적인 기능을 수행한다; (1)광자(photon)를 전하로 변환; (2)이미지 전하의 축적; (3)전하 증폭을 수반하여, 전하를 플로팅 확산 노드로 전달; (4)전하를 전달하기 전에 플로팅 확산 노드를 알려진 상태로 리셋팅; (5)리드아웃을 위하여 픽셀을 선택; 및 (6)픽셀 전하를 나타내는 신호를 출력 및 증폭. 플로팅 확산 노드에서의 전하는 소스 팔로어 출력 트랜지스터에 의하여 픽셀 출력 전압으로 변환된다. CMOS 이미져 픽셀의 광민감성 요소는 전형적으로 고갈된(depleted) p-n 접합 포토다이오드 또는 포토게이트 아래의 필드 유도 고갈 영역(field induced depletion region)이다.

CMOS 이미징 회로들 및 이미징 회로의 다양한 CMOS 요소들의 기능들에 대한 상세한 설명들이 예를 들어서, 미국 특허 제6,204,524, 미국 특허 제6,310,366호, 미국 특허 제6,326,652호에 기재되어 있다. 본 명세서에서는 상기한 선행 기술들을 참조하여 설명하기로 한다.

도1은 CMOS 센서 픽셀 4 트랜지스터(4T) 셀(10)의 반도체 웨이퍼 단편의 평면도이다. 아래에서 설명되는 바와 같이, CMOS 센서 픽셀 셀(10)은, 서브스트레이트의 아래 놓여있는 부분 내에 광-생성된 전하 축적 영역(21)을 포함한다. 이 영역(21)은, 도2에 도시된 바와 같이 핀드 포토다이오드(pinned photodiode)로서 생성 되고, 서브스트레이트(20) 내에서 p-n-p 구조의 일부로서 형성된다. 핀드 포토다이오드(pinned photodiode)라는 명칭에서 핀드(pinned)라는 표현은, 포토다이오드가 완전히 고갈(depleted)되었을 때에 포토다이오드 내의 포텐셜이 상수 값으로 꽂혀있으므로(pinned) 그와 같이 명명된 것이다. 그러나, CMOS 센서 픽셀 셀(10)은, 광-생성 전하를 위한 초기 축적 영역(21)으로서, 핀드 포토다이오드 이외에, 포토게이트, 포토컨덕터 또는 다른 이미지-전하 변환 디바이스를 포함할 수 있다.

도1에 도시된 CMOS 이미지 센서(10)는, 전하 축적 영역(21) 내에 생성된 광전자 전하들을 플로팅 확산 영역(센싱 노드)(25)으로 전달하기 위한 전달 게이트(30)를 가진다. 플로팅 확산 영역(25)은 소스 팔로어 트랜지스터의 게이트(50)에 또한 연결된다. 소스 팔로어 트랜지스터는, 출력 신호를 터미널(32)로 선택적으로 게이팅하기 위하여, 게이트(60)를 가지는 열 선택 액세스 트랜지스터(row select access transistor)로 출력 신호를 제공한다. 게이트(40)를 가지는 리셋 트랜지스터는, 전하 축적 영역(21)으로부터 각 전하 전달이 있기 전에, 플로팅 확산 영역(25)을 특정한 전하 레벨로 리셋팅한다.

전하 축적 영역(21)은, p-타입 층(24), n-타입 영역(26) 및 p-타입 서브스트레이트(20)를 가지는 핀드 포토다이오드(11)로서 형성된다. 핀드 포토다이오드(11)는, 두 개의 p-타입 영역들(20, 24)과 핀닝 전압(pinning voltage)에서 완전히 고갈되는(depleted) n-타입 포토다이오드 영역(26)을 포함한다. 소스/드레인 영역(22, 도1)에 도핑된 불순물은, 바람직하게는 n-타입 전도성을 가지고, 트랜지스터 게이트들(40, 50, 60)의 측면 상에 제공된다. 전달 게이트(30)에 인접한 플로팅 확 산 영역(25) 또한 바람직하게는 n-타입이다. 예시적인 핀드 포토다이오드 및 다양한 포토다이오드 요소들의 기능들이, 예를 들어서, 미국 특허 제6,320,617호, 미국 특허 제6,306,676호 및 미국 특허 제5,903,201호 등에 기재되어 있다.

도2는 또한 전하 축적 영역(21)에 인접한 활성 층(20) 내에 형성된 트렌치 분리 영역들(trench isolation regions)(15)을 도시하고 있다. 트렌치 분리 영역들(15)은 전형적으로, 통상적인 STI 공정 또는 LOCOS(Local Oxidation of Silicon) 공정을 이용하여 형성된다. 반투명한 또는 투명한 절연층(55)이 CMOS 이미져 센서(10) 위에 형성되어 있는 것이 또한 도2에 도시되어 있다. 통상적인 방법을 사용하여 접촉부(32, 도1)가 절연층(55) 내에 형성되어, 소스/드레인 영역들(22), 플로팅 확산 영역(25), 및 게이트들을 연결하기 위한 다른 연결 및 CMOS 이미지 센서(10) 내의 다른 연결들을 제공한다.

도1 및 도2에 도시된 바와 같은 CMOS 이미지 센서 셀(10)과 같은, 일반적인 CMOS 이미지 센서에서는 입사광에 의하여 전자들이 영역(26)에 수집된다. 게이트(50)를 가지는 소스 팔로어 트랜지스터에 의하여 생성되는, 최대 출력 신호는 영역(26)으로부터 추출되는 전자들의 수에 비례한다. 최대 출력 신호는 전자 용량이 클수록, 영역(26)이 전자를 획득하는 수용성이 증가함에 따라서 증대된다. 핀드 포토다이오드의 전자 용량은 전형적으로 이미지 센서의 도핑 레벨 및 활성 영역 안으로 임플란트되는(implanted) 도펀트에 따라서 결정된다.

CMOS 이미지 센서 제조 공정에서, 포토다이오드 내의 다크 전류(dark current)를 최소화하는 것이 중요하다. 다크 전류는 일반적으로, 핀드 포토다이오 드(11)의 전하 수집 영역(21)에서의 누설에 기인한 것으로서, CMOS 이미지 센서의 도핑 임플란테이션(implantation) 조건에 의존한다. 전자적인 연결 영역(23, 도2) 내의 높은 도펀트 농도는 전형적으로 다크 전류를 증대시킨다. 또한, 포토다이오드 고갈(depletion) 영역 내에 또는 그 근방의 결함 및 트랩 사이트(trap sites) 역시 생성되는 다크 전류의 양에 크게 영향을 미친다. 다크 전류는, 포토다이오드 고갈(depletion) 영역의 내부 또는 그 근방의 트랩 사이트(trap sites); 고갈(depletion) 영역 내의 고 필드의 결과로서의 밴드-투-밴드 터널링 유도된(band-to-band tunneling induced) 캐리어 생성; 포토다이오드의 옆 측벽으로부터 생기는 접합 누설(junction leakage) ; 및 예를 들어서 스트레스 유도된(stress induced) 및 트랩 보조 터널링(trap assisted tunneling)과 같은 분리 코너(isolation corner)로부터의 누설 등으로부터 생성된 전류의 결과이다.

도2의 핀드 포토다이오드(11)와 관련된 일반적인 문제는, 전달 게이트 오버랩 영역(27, 도2)에서의 게이트-유도된-드레인 누설(Gate-Induced Drain Leakage, GIDL)의 결과로서의 다크 전류의 발생이다. 전달 게이트 오버랩 영역(27)은 게이트(30)의 아래에 있으며, n-타입 포토다이오드 고갈(depletion) 영역(26)과 확산 노드(25) 사이에 전기적으로 연결되도록 한다. 전달 게이트 오버랩 영역(27, 도2)의 결과로서, 이 영역 내에 바람직하지 않은 장벽 포텐셜(barrier potential)이 발생하게 되고 이는 포토다이오드(11)가 완전히 고갈되었을(fully depleted) 때에 포토다이오드(11)로부터 전하를 완전히 전달하는 것에 영향을 미친다.

또한, CMOS 이미져는 이 영역(26) 내에 수집되는 전자적인 전하를 완전하게 수집하고 저장하지 못하기 때문에, 전형적으로 신호 대 잡음 비율 및 다이내믹 레인지가 좋지 않다. 광자에 의하여 생성되어 이 영역(26) 내의 전하들의 수집으로 인한 픽셀 전자적인 신호의 크기가 매우 작으므로, 픽셀의 신호 대 잡음 비율 및 다이내믹 레인지를 가능한 커야 한다.

그러므로, 감소된 다크 전류를 나타내며, 포토다이오드에 인접한 게이트 구조 아래의 오버랩 영역에서 발생하는 바람직하지 않은 장벽 포텐셜을 줄이는, CMOS 이미져 내에 사용되는 개선된 활성 픽셀 포토센서가 필요하다. 이러한 개선점을 나타내는 활성 픽셀 포토센서를 제조하는 방법이 또한 필요하다.

본 발명은 픽셀 센서 셀의 전달 게이트의 전기적인 활성 영역으로부터 정해진 거리만큼 측면으로 이격되어 있는 핀드 층(pinned layer)을 가지는 핀드 포토다이오드를 제공한다. 이 핀드 층(pinned layer)은 각도를 가지는 임플란트(angled implant)에 의하여 형성된 전하 수집 영역과 접촉되어 있다. 전하 수집 영역의 임플란트(implant)의 각도는, 전하 수집 영역이 픽셀 센서 셀의 전달 게이트의 인접한 에지에 접촉되고, 따라서 게이트 오버랩 영역 및 바람직하지 않은 장벽 포텐셜을 최소화하도록 맞출 수 있다.

또 다른 측면에서, 본 발명은, 픽셀 센서 셀의 전달 게이트의 전기적인 활성 영역으로부터 정해진 거리만큼 측면으로 이격되어 있는 서브스트레이트의 영역 내에, 희망하는 도펀트를 임플란트함에 의하여 핀드 포토다이오드의 제1 전도성 타입의 핀드 표면 층(pinned surface layer)을 형성하는 방법을 제공한다. 각도를 가지는 임플란트에 의하여 제2 전도성 타입의 도핑된 영역이 형성되는데, 측면으로 이격된 핀드 층과 접촉되도록 하고 그 아래에 형성된다. 제2 전도성 타입의 희망하는 도펀트는 0도 이외의 각도로 임플란트되는데, 여기서 0도는 실리콘 서브스트레이트와 수직인 것으로 정의된다.

본 발명의 다른 특징들 및 장점들이 이하에서의 첨부된 도면을 참조한 본 발명의 실시예들에 대한 상세한 설명에 의하여 보다 명백하여 질 것이다.

도1은 예시적인 CMOS 이미지 센서 픽셀의 평면도이다.

도2는 도1의 CMOS 이미지 센서에서 2-2'의 단면도이다.

도3은 본 발명의 실시예에 따른 핀드 포토다이오드의 제조 및 공정의 초기 단계를 설명하는, CMOS 이미지 센서 픽셀의 단면도이다.

도4는 도3에 도시된 공정의 다음 공정 단계에서 도3의 CMOS 이미지 센서 단편의 단면도이다.

도5는 도4의 CMOS 이미지 센서 픽셀의 평면도이다.

도6은 도4에 도시된 공정의 다음 공정 단계에서 도3의 CMOS 이미지 센서 픽셀의 단면도이다.

도7은 도6에 도시된 공정의 다음 공정 단계에서 도3의 CMOS 이미지 센서 픽셀의 단면도이다.

도8은 도7의 CMOS 이미지 센서 픽셀의 평면도이다.

도9는 도7에 도시된 공정의 다음 공정 단계에서 도3의 CMOS 이미지 센서 픽 셀의 단면도이다.

도10은 본 발명의 또 다른 실시예에 따라서, 도4에 도시된 다음 공정 단계에서, 도4의 CMOS 이미지 센서 픽셀의 단면도이다.

도11은 도10에 도시된 공정의 다음 공정 단계에서 도4의 CMOS 이미지 센서 픽셀의 단면도이다.

도12는 도11에 도시된 공정의 다음 공정 단계에서 도4의 CMOS 이미지 센서 픽셀의 단면도이다.

도13은 도12에 도시된 공정의 다음 공정 단계에서 도4의 CMOS 이미지 센서 픽셀의 단면도이다.

도14는 도5에 도시된 바와 부분적으로 유사한 제조 방법 단계에서 본 발명의 실시예에 따라서 제조된 3T 픽셀 센서 셀의 평면도이다.

도15는 도8에 도시된 바와 부분적으로 유사하게, 도14에 도시된 바의 다음 제조 단계에서의 도14의 3T 픽셀 센서 셀의 평면도이다.

도16은 도15에서 설명된 바의 다음 제조 단계에서 도14의 3T 픽셀 센서 셀의 15-15'의 단면도이다.

도17은 본 발명에 따라서 제조된 CMOS 이미지 센서를 포함하는 컴퓨터 프로세서 시스템의 블록도이다.

도18은 도5에서 도시된 바와 유사한 제조 단계에서의 CCD 이미지 센서의 평면도이다.

도19는 도8에 도시된 바와 유사한 제조 단계에서의 도18의 CCD 이미지 센서 의 부분도이다.

다음의 상세한 설명은 첨부된 도면을 참조하여 설명되고, 첨부된 도면은 본 발명의 특정한 실시예를 설명하는 것이다. 이러한 실시예들은 당업자들이 본 발명을 실시하는데 충분할 정도로 상세한 것이고, 다른 실시예들이 사용될 수도 있다고 이해되고, 본 발명의 사상 및 범위를 벗어나지 않고, 구조적, 논리적, 전자적인 변화가 가능하다.

'웨이퍼' 및 '서브스트레이트' 라는 용어는, 실리콘, 실리콘-온-절연체(SOI), 실리콘-온-사파이어(SOS) 기술, 도핑된 및 도핑되지 않은 반도체, 베이스 반도체 기초(base semiconductor foundation)에 의하여 지지되는 실리콘의 에피텍셜 층 및 다른 실리콘 구조를 포함하는 반도체-베이스 구조를 포함하는 것으로 이해된다. 또한, 다음의 설명에서 '웨이퍼' 또는 '서브스트레이트'가 언급될 때에는, 베이스 반도체 또는 기초(foundation) 안에 또는 그 위에, 영역들(regions) 또는 접합들(junctions)을 생성하기 위하여 필요한 그 이전 단계의 공정이 이미 사용되었을 수도 있다. 또한, 반도체는 실리콘-베이스 일 필요도 없다. 반도체는 실리콘-게르마늄, 실리콘-온-절연체, 실리콘-온-사파이어, 게르마늄 또는 게르마늄-비소 등일 수도 있다.

'픽셀'이라는 용어는, 전자기적인 조사(radiation)를 전기적인 신호로 변환하기 위한 포토센서 및 트랜지스터를 포함하는 픽쳐 요소 유닛 셀(picture element unit cell)을 지칭하는 것이다. 설명을 위하여, 대표적인 하나의 픽셀이 도면에 도 시되어 있고 설명되지만, 이미져 내의 모든 픽셀들이 유사한 방식으로 동시에 제조된다.

도면을 참조하자면, 같은 참조 번호는 같은 요소를 지칭하는 것이다. 도9 및 도13은 본 발명의 두 가지 실시예들에 대한 것으로서, 각 픽셀 센서 셀(100, 도9)(200, 도13)은, 게이트 구조(130)의 활성 영역으로부터 측면으로 이격되고, 각도를 가지는 임플란트에 의하여 형성된 각 전하 수집 영역(126, 226)과 접촉되어 있는 각 핀드 표면 층(188, 288)을 가지는 각 핀드 포토다이오드(199, 299)를 가진다.

도9에 도시된 구조를 제조하기 위한 공정은 도3 내지 도9를 참조하여 설명된다. 도3은 도2에 도시된 단면과 동일한 단면에서의 서브스트레이트(110)를 도시한 것이다. 예시적인 목적으로, 서브스트레이트(110)는 실리콘 서브스트레이트로 설명한다. 그러나, 위에서 언급한 바와 같이 본 발명은 다른 반도체 서브스트레이트에 대하여 동일하게 적용된다.

도3은, 서브스트레이트(110) 내에 형성된 분리 영역들(155)을 도시하고 있는데, 이들은 유전체 물질로 채워져 있고, 유전체 물질로는, SiO 또는 SiO₂와 같은 실리콘 산화물, 산화질화물, 실리콘나이트라이드와 같은 질화 물질, 실리콘 카바이드, 고온 폴리머 또는 다른 적당한 유전체 물질일 수 있다. 본 발명의 바람직한 실시예에서, 분리 영역(155)은, 얕은 트렌치 분리(shallow trench isolation)이고, 유전체 물질은 좁은 트렌치를 효과적으로 채울 수 있는 고밀도 플라즈마(HDP) 산화 물이다. 따라서, 간단하게 설명하자면, 본 명세서에서 분리 영역(155)은 얕은 트렌치 분리 영역(155)을 지칭한다. 이 얕은 트렌치 분리 영역(155)은 약 1,000 내지 약 4,000 옴스트롱의 깊이를 가지며, 더욱 바람직하게는 약 2,000 옴스트롱의 깊이를 가진다.

도3에는, 실리콘 서브스트레이트(110) 위에 형성된 다중-층 전달 게이트 스택(130)이 또한 도시되어 있다. 이 전달 게이트 스택(130)은, 실리콘 서브스트레이트(110) 상에 키워지거나 증착된 제1 게이트 산화물 층(131), 도핑된 폴리실리콘 또는 다른 적당한 전도성 물질의 전도성 층(132) 및 예를 들어서, 실리콘 산화물(실리콘 다이옥사이드), 질화물(실리콘 나이트라이드), 산화질화물(실리콘 옥시나이트라이드), ON(옥시-나이트라이드), NO(나이트라이드-옥사이드) 또는 ONO(옥사이드-나이트라이드-옥사이드)로 형성된, 제2 절연층(133)으로 구성된다. 제1 및 제2 절연층들(131. 133) 및 전도성 층(132)은, 예를 들어 화학 증기 증착(CVD) 또는 플라즈마 증대 화학 증기 증착(PECVD) 또는 다른 방법 등의 통상적인 증착 방법에 의하여 형성된다.

이하에서 본 발명의 실시예들은, 전달 게이트 스택(130)의 측면에 측벽 스페이서가 없는 것에 대하여 설명이 되지만, 본 발명은 이 실시예에 대하여 국한되지 않는 것으로 이해되어야 한다. 따라서, 본 발명은 또한 전달 게이트의 측면에 절연 측벽 스페이서들을 가지는 게이트 스택의 형성을 또한 고려한다. 원한다면, 측벽 스페이서는, 예를 들어서, 실리콘이산화물, 실리콘질화물, 실리콘산화질화물, ON, NO, ONO 또는 TEOS 또는 다른 것들로 형성될 수 있다.

또한, 원한다면, 실리사이드 층(미도시)이 다중-층 게이트 스택(130) 내에, 전도성 층(132)과 제2 절연층(133) 사이에 형성될 수 있다. 이미져 회로 설계 내의 다른 모든 트랜지스터들의 게이트 구조들도 이와 같은 부가적으로 형성된 실리사이드 층을 가질 수 있다. 이 실리사이드 층은 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 몰리브데늄 실리사이드 또는 탄탈늄 실리사이드일 수 있다. 이러한 부가된 전도성 층은 또한, 장벽 층/내화 금속(예를 들어서, TiN/W 또는 WN_x/W 또는 전적으로 WN_x로 형성된 것)일 수 있다.

도3에 또한 도시된 바와 같이, 절연층(121)은, STI 영역(155) 및 전달 게이트(130)를 포함하는 서브스트레이트(110) 위에 형성될 수 있다. 이 절연층(121)은, 바람직하게는 산화 또는 증착 방법에 의하여 형성된 산화층이고, 약 10 옴스트롱 내지 3,000 옴스트롱의 두께를 가지고, 바람직하게는 20 옴스트롱 내지 1,000 옴스트롱의 두께를 가진다. 이하의 본 발명의 실시예에서는 절연층(121)이 전달 게이트(130)를 포함하는 서브스트레이트(110) 위에 형성되는 것으로 설명되어 있지만, 본 발명은 이 절연층(121)을 형성하지 않는 경우를 또한 고려한다.

도3에 도시된 바와 같이, 제1 전도성 타입의 도핑된 층 또는 웰(120)은 예를 들어서, p-타입이다. 잘 알려진 바와 같이, p-타입 웰(120)은, 픽셀 셀의 활성 영역의 바로 아래에서 서브스트레이트 영역 내에 p-타입 도펀트를 임플란트함에 의하여, 서브스트레이트(110) 내에 형성될 수 있다. p-타입 웰(120)은 얕은 트렌치 분리(STI)(155) 및 게이트 스택(130)의 형성 다음에 형성될 수 있다. 그러나, p-타입 웰은 또한 얕은 트렌치 분리(STI)(155) 및/또는 게이트 스택(130)을 형성하기 전에 형성될 수도 있다. p-타입 웰(120) 내의 임플란트 양은 약 1×10¹¹ 내지 약 3×10¹⁴ 원자/㎠의 범위 내이고, 바람직하게는, 약 1×10¹²내지 약 3×10¹³원자/㎠의 범위 내이다.

도4에 도시된 바와 같이, STI 영역(155) 및 전달 게이트(130)의 생성 후에, 도3의 구조 위에 제1 포토레지스트 층(177)이 약 1,000 옴스트롱 내지 약 20,000 옴소트롱의 두께로 형성된다. 제1 포토레지스트 층(177)은, 전하 축적 영역이 형성될 부분인, 게이트 구조(130)의 에지와 분리 영역(155) 사이의 서브스트레이트(110) 영역 위에 제1 오프닝(178)을 형성되도록 패턴된다.

도4에 도시된 바와 같이, 제1 포토레지스트 층(177)은, 오프닝(178)의 한 측면상에, 제1 포토레지스트 층(177)이 분리 영역(155)을 완전히 덮고, 포토다이오드가 형성될 곳인 포토다이오드 영역(101)까지 뻗도록 패턴된다. 오프닝(178)의 다른 측면 상에는, 제1 포토레지스트 층(177)이 게이트 구조(130)를 단지 부분적으로 덮고 있다. 이러한 방법으로 제1 포토레지스트 층(177)은, 게이트 구조(130)의 전기적으로 활성 부분인, 게이트 전도체(132)의 측벽으로부터 미리 정하여진 제1 오프셋 거리 D₁(도4)만큼 게이트 구조(130)를 덮지 않게 된다. 미리 정해진 제1 오프셋 거리 D₁은 약 100 옴스트롱 내지 약 6,000 옴스트롱이고, 더욱 바람직하게는 약 300 옴스트롱 내지 약 2,000 옴스트롱이다.

도5는 도4의 구조의 평면도이다.

예를 들어서, n-타입인, 제2 전도성 타입의 도펀트를 이용한 제1 '각도를 가지는 도펀트 임플란테이션'(179, 도4)은, 픽셀 셀의 활성 영역의 바로 아래 서브스트레이트(110)의 포토다이오드 영역(101) 내의 제1 오프닝(178)을 통하여 이온을 임플란트하여, 도6에 도시된 바와 같이 n-타입 영역(126)을 형성한다. 임플란트된 n-도핑 영역(126)은 전달 게이트(130)의 에지에 정렬되고 광생성된 전자들을 수집하기 위한 광민감성 전하 저장 영역을 형성한다.

본 발명의 목적을 위하여, '각도를 가지는 임플란테이션(angled implantation)'은 서브스트레이트(110)와의 입사 각도가 0도가 아닌 상태로 수행된 임플란테이션으로 정의하고, 여기서 0도는 실리콘 서브스트레이트에 수직인 것을 지칭한다. 따라서, '각도를 가진 임플란테이션'은 서브스트레이트와의 입사각이 0도 보다 크고 90도 보다는 작은 것을 지칭한다.

제1 '각도를 가지는 이온 임플란테이션'(179, 도4)은 서브스트레이트(110)를 이온 임플란터(ion implanter)내에 두고, 적절한 n-타입 도펀트를 제1 오프닝(178, 도4)을 통하여, 10 keV 내지 1 MeV의 에너지로, 더욱 바람직하게는 30 keV 내지 300 keV로, 서브스트레이트(110) 내로 주입하여 n-도핑된 영역(126)을 형성함에 의하여 수행된다. 도4에 도시된 바와 같이, 비소, 안티몬 또는 인 등과 같은, n-타입 도펀트들이 게이트 구조(130) 및 (x,y) 평면에 대하여 오른쪽에서 왼쪽의 방향으로 주입될 수 있다. n-도핑된 영역(126, 도6)의 임플란트 양은 약 1×10¹¹ 내지 약 1× 10¹⁴원자/㎠의 범위 내이고 바람직하게는, 약 5×10¹¹ 내지 약 1×10¹³ 원자/㎠ 범위내이다. 원한다면, 다중 에너지 임플란트가 또한 n-도핑된 영역(126)의 프로파일을 맞추는데 또한 사용될 수 있다.

제1 '도펀트 임플란테이션'(179)의 각도는, n-타입 영역(126)이 게이트 구조(130)의 에지와 근사적으로 일치하도록 하고 STI 영역(155)으로부터 제2 오프셋 거리(D_2,도6)만큼 이격되도록 맞출 수 있다. 제2 오프셋 거리(D₂)는 약 0 옴스트롱 내지 5,000 옴스트롱, 더욱 바람직하게는 약 500 옴스트롱 내지 약 3,000 옴스트롱이다.

제1 '각도를 가지는 도펀트 임플란테이션'(179)의 각도는, 임플란트 에너지 및 제1 오프셋 거리(D₁, 도4)의 함수이다. 따라서, 제1 오프셋 거리(D₁)는 임플란트 각도 및 임플란트 에너지에 의하여 완벽하게 조절될 수 있다. 제1 '각도를 가지는 임플란테이션'(179)은 서브스트레이트(110)와의 입사각이 약 0도 내지 약 60도, 더욱 바람직하게는 약 3도 내지 약 30도에서 수행될 수 있다. 0 도에 가까운 임플란트 각도에 있어서, n-타입 영역(126)은 게이트 측벽의 두께에 의해 전달 게이트(130)의 활성 부분으로부터 측면으로 이격될 것이다.

제1 '각도를 가지는 임플란트'(179, 도4) 다음으로, 제1 포토레지스트 층(177)이 예를 들어서, 산소 플라즈마와 같은 통상적인 방법에 의하여 제거된다. 이 지점에서의 구조가 도6에 도시되어 있다.

다음으로 제2 포토레지스트 층(167, 도7)이 절연층(121) 위에 약 1,000 옴스트롱 내지 약 20,000 옴스트롱의 두께로 형성된다. 제2 포토레지스트 층(167, 도7)은 제2 오프닝(168)을 얻기 위하여 마스크로 패터닝된다. 같은 방법으로, 제2 오프닝(168)의 한 쪽에서, 제2 포토레지스트 층(167)이 게이트(130)를 오버랩한다. 제2 오프닝(168)의 다른 쪽에서 제2 포토레지스트 층(167)은 거리 D₃ 만큼 STI 영역(155)(도7에서 오른쪽 STI 영역) 위로 뻗쳐있다. 제3 오프셋 거리(D₃, 도7)는 약 0 옴스트롱 내지 약 5,000 옴스트롱, 바람직하게는 약 300 옴스트롱 내지 약 1,500 옴스트롱이다. 각도를 가지는 임플란트의 결과로서, p-타입 임플란트(189)가 x=D₄=t+H tanθ?(여기서, t는 절연층(121)의 측면 두께이고, H는 트랜지스터 게이트 스택(130) 높이로 위쪽의 절연층(121)의 두께를 포함한 게이트 스택의 높이임) 만큼 트랜지스터(130)의 게이트 에지로부터 떨어져 있다. 거리(D₄)는 약 0 옴스트롱 내지 약 5,000 옴스트롱이고, 더욱 바람직하게는 300 옴스트롱 내지 약 3,000 옴스트롱이다.

도8은 도7의 구조의 평면도이다.

예를 들어서 p-타입인, 제1 전도성 타입의 도펀트를 이용하여, 제2 '각도를 가지는 도펀트 임플란테이션'(189, 도7)이, 픽셀 셀의 활성 영역 바로 아래의 서브스트레이트 영역에서, 거리 D₃ 만큼 STI 영역(155)을 측면으로 오버랩하는, 제2 오프닝(168)을 통하여 이온을 임플란트함에 의하여 수행되어, 도9에 도시된 바와 같은 p-타입 핀드 표면 층(188)을 형성한다. 제2 '각도를 가지는 도펀트 임플란테이션'은 게이트 구조(130) 및 (x,y) 평면에 대하여 왼쪽에서 오른쪽 방향으로 수행될 수 있고, 예를 들어서 서브스트레이트(110)에 대한 입사각이 약 0도 내지 약 60도, 더욱 바람직하게는 약 0도 내지 약 30도이다.

도9에 도시된 바와 같이, 임플란트된 p-타입 핀드 표면 층(188)은, 분리 영역(155)의 에지에 접촉되도록 정렬되고, 임플란트(187)의 임플란트 각도에 따라서, 오프셋 거리(D₄) 만큼 게이트 스택(130)으로부터 측면으로 이격되어 있다. 게이트 구조(130)로부터 측면으로 이격되어 있음으로 인하여, p-타입 핀드 층(188)은 전달 게이트 영역에 인접한 임의의 장벽의 형성을 방지하고, 전하 수집 영역(126)으로부터 플로팅 확산 영역(125)으로의 전하 전달에 영향을 미치는, 전달 게이트 임의의 오버랩 영역의 발생을 제거하고 부가적으로 p-타입 웰(120)을 통하여 서브스트레이트로의 전기적인 연결을 우수하게 한다.

이온 임플란테이션은 서브스트레이트(110)를 이온 임플란터내에 두고, 적절한 p-타입 도펀트를 제2 오프닝(168, 도7)을 통하여, 500 eV 내지 100 keV의 에너지로, 더욱 바람직하게는 1 keV 내지 30 keV로 서브스트레이트(110) 내로 주입하여 p-타입 핀드 표면 층(188)을 형성함에 의하여 수행된다. 붕소, 베릴륨, 인듐 또는 마그네슘과 같은, p-타입 도펀트가 제2 임플란트를 위하여 사용될 수 있다. p-타입 핀드 표면 영역(188, 도9)의 임플란트 주입량은 약 1×10¹²내지 약 1×10¹⁴ 원자/㎠의 범위이고 바람직하게는, 약 4×10¹² 내지 약 4×10¹³ 원자/㎠의 범위이다.

도7의 제2 '각도를 가지는 임플란트'(189) 다음으로, 제2 포토레지스트 층(167)이, 산소 플라즈마와 같은 통상의 방법으로 제거되어, 도9에 도시된 바와 같이, 영역들(188, 126)을 형성하는 p-n-p 포토다이오드(199)의 형성을 완성한다. 이 분야에서 알려진 방법에 의하여 플로팅 확산 영역(125)이 또한, 전하 수집 영역(126)의 반대편에 게이트 구조(130)에 인접하게 형성된다.

통상적인 0도 주입에 비교하여 보았을 때에, 전하 수집 영역(126) 및 핀드 표면 층(188)의 형성을 위한 각도를 가지는 임플란트의 결과로서, 각도를 가지고 주입되고 측면으로 이격되어 있는 핀드 표면 층(188) 및 각도를 가지고 주입된 전하 수집 영역(126)을 가지는 포토다이오드(199)에서 이온-임플란트 채널링이 감소한다. 또한, 각도를 가지는 임플란트에 의하여 형성된 n-타입 도핑 영역(126)이 전달 게이트(130)의 에지에 대하여 정렬하고, 위에서 설명한 바와 같이, 전형적으로 전달 게이트(130)의 아래에서 발생하는, 전달 게이트 오버랩 영역을 제거한다. 따라서, n-타입 전하 수집 영역(126)으로부터 플로팅 확산 영역(125)으로의 전하 전달에 영향을 미치는 임의의 바람직하지 않은 장벽 포텐셜이 제거된다.

다음 단계로, 리셋 트랜지스터, 소소 팔로어 트랜지스터 및 열 선택 트랜지스터를 포함하는 픽셀 센서 셀(100)의 디바이스들이 잘 알려진 방법에 의하여 형성된다. 통상적인 공정 단계들이 게이트 라인들 및 픽셀 셀(100) 내의 다른 연결들을 연결하기 위하여 적용될 수 있다. 예를 들어서, 전체 표면이, 예를 들어서 실리콘 이산화물, BSG, PSG 또는 BPGS의 수동적 층으로 덮혀지고, CMP 평면화되고 접촉 홀들을 구성하기 위하여 에칭된 다음, 리셋 게이트, 전달 게이트 및 필요한 다른 픽셀 게이트 구조에 접촉을 제공하기 위하여 금속화된다. 다른 회로 구조에 전도성 및 절연체들의 통상적인 다중 층이 픽셀 센서 셀의 구조를 서로 연결하는데 또한 사용될 수 있다.

도10 내지 도13은, 전하 수집 영역(226, 도13) 만이 '각도를 가지는 임플란테이션'에 의하여 형성된 본 발명의 또 다른 실시예를 설명하는 것이다. 도10의 구조는 도7은 구조와 유사하다; 그러나, 도10의 구조는, 핀드 층(288, 도11)의 형성을 위하여, 제1 실시예에서와 같이 각도를 가지는 임플란트(189)가 아니고, 직선 표면 p-타입 임플란테이션(약 0도 각도의 임플란테이션으로서 정의됨)을 한 것이다.

직선 임플란테이션(169, 도10)은, 도11에서 보이는 바와 같이, 측면 절연체(121)의 두께에 해당되는, 거리 "t" 만큼 게이트 구조(130)로부터 측면으로 이격되어 있고, 서브스트레이트 표면에 바로 아래에 위치한 서브스트레이트(110)의 영역 내로, 붕소, 인듐과 같은 p-타입 이온들을 임플란트하여 수행된다. p-타입 도펀트 이온들은 오프닝(168, 도10)을 통하여 서브스트레이트(110) 내로, 500 eV 내지 약 100 keV, 더욱 바람직하게는 1 keV 내지 30 keV로 주입되어, 게이트 스택(130)의 전자적인 활성 영역으로부터 약 10 옴스트롱 내지 약 3,000 옴스트롱, 바람직하게는 약 20 옴스트롱 내지 약 1,000 옴스트롱의 오프셋 거리 "t" 만큼 이격된, p-타입 핀드 표면 층(288)을 형성한다. 이는 증착된 절연층(121)의 두께를 조절함으로써 달성될 수 있다. p-타입 핀드 층(288, 도11)에서의 임플란트 양은, 약 1×10¹²내지 1×10¹⁴이온/㎠ 범위 내이고, 더욱 바람직하게는 약 4×10¹² 내지 4×10¹³ 이온/㎠의 범위 내이다.

도12 내지 도13은 n-타입 도핑 영역(126, 도6 내지 도9)의 형성에 대하여 위에서 설명한 바와 유사한 방법에 의하여 n-타입 영역(226)의 형성을 설명한다. 따라서, 게이트(130)에 대하여 오른쪽에서 왼쪽으로의 방향의 각도를 가지는 도펀트 임플란테이션(179a, 도12)이 제2 포토레지스트 층(177, 도12) 내에 형성된 오프닝(178)을 통하여 수행된다. 각도를 가지는 임플란테이션(179a)은 제2 전도성 타입, 예를 들어서, n-타입의 도펀트를 이용하여 수행되어, 픽셀 셀의 활성 영역 아래이고 핀드 층(288)으로부터 측면으로 이격된 서브스트레이트의 영역 내에 이온들을 주입하여, 도13에 도시된 바와 같이, n-타입 도핑된 영역(226)을 형성한다. 제1 실시예에서와 마찬가지로, 주입된 n-도핑된 영역(226)은 전달 게이트(13)에 정렬되고 광생성된 전자들을 수집하기 위항 광민감성 전하 저장 영역을 형성한다.

각도를 가지는 도펀트 임플란테이션(179a, 도12)은 서브스트레이트(110)를 이온 임플란터내에 두고, 적절한 n-타입 도펀트를 오프닝(178, 도12)을 통하여, 10 keV 내지 1 MeV의 에너지로, 더욱 바람직하게는 30 keV 내지 300 keV로 서브스트레이트(110) 내로 주입하여 p-타입 핀드 표면 층(288)의 아래에 위치한 n-도핑된 영역(226)을 형성함에 의하여 수행된다. 비소, 안티몬 또는 인과 같은, n-타입 도펀트가 게이트 구조(130)에 대하여 오른쪽에서 왼쪽의 방향으로 임플란트된다. n-타입 도핑 영역(226, 도13)의 임플란트 주입량은 약 1×10¹¹내지 약 1×10¹⁴ 원자/㎠의 범위이고 바람직하게는, 약 5×10¹¹내지 약 1×10¹³ 원자/㎠의 범위이다. 원한다면, 다중 에너지 임플란트가 n-도핑 영역(226)의 프로파일을 맞추는데 또한 사용될 수 있다.

앞에서 설명된 실시예에서와 같이, 각도를 가지는 도펀트 임플란테이션(179a) 다음에, 포토레지스트 층(177)이 통상적인 기술에 의하여 제거되어, 도13에 도시된 바와 같이, 영역들(288, 226)에 의하여 형성된 p-n-p 포토다이오드(299)의 형성을 완성한다.

위 실시예들은, 각각의 핀드 층(188, 288)에 인접하에 형성된 n-타입 전하 수집 영역을 가지는 p-n-p 포토다이오드(199, 도9)(299, 도13)와 같은, p-n-p 포토다이오드의 형성에 대하여 설명되었지만, 본 발명은 이 실시예에 한정되는 것으로 이해되어서는 안된다. 따라서, 본 발명은, 각도를 가지는 임플란테이션에 의하여 형성된 p-타입 전하 수집 영역을 포함하는 n-p-n 포토다이오드에도 동일하게 적용된다. 물론, 모든 구조의 도펀트 및 전도성 타입은 PMOS 트랜지스터에 해당하는 트랜지스터 게이트에 따라서 변화된다. 본 발명은 또한, "핀드" 또는 "표면" 층을 포함하지 아니하는 포토다이오드들인, p-n 또는 n-p 포토다이오드들에 대하여도 적용될 수 있다.

또한, 위에서 설명된 본 발명은, 픽셀 센서 셀(100, 도9)(200, 도13)과 같은 4T 픽셀 셀에 대하여 설명되었지만, 본 발명은 3-트랜지스터(3T) 셀, 5-트랜지스터(5-T) 셀 또는 6-트랜지스터(6T) 셀에 동일하게 적용된다. 알려진 바와 같이, 3T 픽셀 셀은 전달 트랜지스터가 생략되는 점에서 4T 픽셀 셀과 다르다. 5T 픽셀 셀은 셔터 트랜지스터 또는 CMOS 포토게이트 트랜지스터가 추가되는 점에서 4T 픽셀 셀과 다르다. 예를 들어서, 도14 내지 도16은, 리셋 트랜지스터 게이트(40)의 활성 영역으로부터 측면으로부터 이격되어 있고, 전하 수집 영역(326)과 접촉하며, 각도 를 가지는 임플란테이션에 의하여 형성된, 핀드 표면 층(388)을 포함하는 핀드 포토다이오드(399)를 가진 3T 픽셀 셀(300, 도16)의 형성을 설명한다. 핀드 표면 층(388) 및 전하 수집 영역(326)은, 도3 내지 도13를 참조하여 위에서 설명한, 핀드 표면 층들(188, 288) 및 전하 수집 영역들(126, 226)의 형성과 유사한 방법에 의하여 수행된다. 도14는 도5와 부분적으로 유사하고, 전하 수집 영역(326)의 형성 전에 포토레지스트 층(177) 내의 오프닝(378)의 평면도이다. 도15는 도8와 유사하고, 전하 수집 영역(326)의 형성 후에 표면 층(388)의 형성 전에 포토레지스트 층(167) 내의 오프닝(368)의 평면도이다.

본 발명에 따라서 형성된 픽셀을 가지는 CMOS 이미져에 연결되는, 전형적인 프로세서 기반 시스템(600)이 도17에 도시되어 있다. 프로세서 기반 시스템은 CMOS 이미져들을 포함하는 디지털 회로를 가지는 시스템의 예이다. 제한됨이 없이, 이러한 시스템은, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼, 차량 네비게이션, 비디오 폰, 감시 시스템, 자동 초점 시스템, 스타 트랙커 시스템, 움직임 감지 시스템, 이미지 안전화 시스템 및 고-밀도 텔레비전을 위한 데이터 압축 시스템 등을 포함하여, 이 모든 시스템이 본 발명을 이용할 수 있다.

컴퓨터 시스템과 같이, 프로세서 기반 시스템은, 예를 들어서, 중앙 처리 유닛(CPU)(644)을 일반적으로 포함하고, 예를 들어서 버스(652)를 통하여 입력/출력(I/O) 디바이스(646)와 통신하는 마이크로프로세서를 포함한다. CMOS 이미져(642)는 버스(652)를 통하여 시스템과 통신한다. 컴퓨터 시스템(600)은 랜덤 액세스 메모리(RAM)(648)를 또한 포함하고, 버스(652)를 통하여 CPU(644)와 또한 통신하는 플로피 디스크 드라이브(654), 컴팩트 디스크(CD) ROM 드라이브(656) 또는 플래쉬 메모리 카드와 같은 주변 디바이스를 포함할 수 있다. 프로세서(644), CMOS 이미지 센서(642) 및 메모리(648)는 단일의 IC 칩 상에 집적되는 것이 또한 바람직하다.

위에서 본 발명은 CMOS 이미져의 일부로서 4T 픽셀 셀에 대하여 설명이 되었지만, 본 발명은 CCD 이미져의 일부로서, 각각의 핀드 층(188, 288)에 입접하게 형성된 n-타입 전하 수집 영역을 가지는 p-n-p 포토다이오드들(199, 도9)(299 도13)과 같은 포토다이오드에 동일하게 적용될 수 있다. 예를 들어서, 도18은 도5와 유사하게, 포토다이오드 n-타입 임플란트 영역(178)을 보여주는 CCD 이미져(700)의 평면도이다. 도19는 도8과 유사한 것으로서 포토다이오드 p-타입 임플란트 영역(168)을 보여주는 도18의 CCD 이미져(700)의 일부분을 도시한 것이다.

위에서 설명한 내용 및 도면은 본 발명의 목적, 특성 및 잇점을 달성하는 바람직한 실시예를 설명하는 것이다. 장점들과 바람직한 실시예에 대하여 위에서 설명이 되었지만, 당업자라면 본 발명의 사상 및 범위를 벗어나지 않고 치환, 부가, 삭제, 변경 및 다른 변화를 인식할 수 있다. 따라서, 본 발명은 위의 설명에 의하여 제한되지 아니하고 단지 첨부된 청구항들에 의하여만 제한된다.

Claims

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반도체 서브스트레이트 위에 형성된 트랜지스터의 게이트 구조; 및

상기 게이트에 인접한 포토다이오드로서, 상기 포토다이오드는,

제1 전도성 타입의 핀드 층 및 상기 핀드 층 아래에 위치한 제2 전도성 타입의 도핑 영역을 포함하되, 상기 핀드 층은 상기 게이트로부터 300 옴스트롱 내지 3,000 옴스트롱 거리만큼, 게이트의 전기적인 활성 부분으로부터 측면으로 이격되어 있고, 상기 도핑 영역은, 게이트 측벽에 의하여 상기 게이트의 전기적인 활성 부분으로부터 떨어져 있는 것임을 특징으로 하는 이미지 픽셀.
청구항 7에 있어서, 상기 핀드 층은 상기 반도체 서브스트레이트 내에 형성된 분리 영역에 인접하고 접촉되어 있는 것을 특징으로 하는 이미지 픽셀.
청구항 7에 있어서, 상기 제1 전도성 타입은 p-타입이고, 상기 제2 전도성 타입은 n-타입인 것을 특징으로 하는 이미지 픽셀.
청구항 7에 있어서, 상기 핀드 층은, 붕소, 베릴륨, 인듐 및 마그네슘으로 구성된 그룹으로부터 선택된 도펀트로 도핑된 것임을 특징으로 하는 이미지 픽셀.
청구항 7에 있어서, 상기 핀드 층은, 1×10¹²내지 1×10¹⁴원자/㎠ 의 임플란트 양으로 붕소로 도핑된 것을 특징으로 하는 이미지 픽셀.
청구항 7에 있어서, 상기 포토다이오드는 CMOS 이미져의 일부인 것을 특징으로 하는 이미지 픽셀.
청구항 7에 있어서, 상기 포토다이오드는 CCD 이미져의 일부인 것을 특징으로 하는 이미지 픽셀.
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