JP4859045B2 - 固体撮像素子および電子情報機器 - Google Patents

固体撮像素子および電子情報機器 Download PDF

Info

Publication number
JP4859045B2
JP4859045B2 JP2006241993A JP2006241993A JP4859045B2 JP 4859045 B2 JP4859045 B2 JP 4859045B2 JP 2006241993 A JP2006241993 A JP 2006241993A JP 2006241993 A JP2006241993 A JP 2006241993A JP 4859045 B2 JP4859045 B2 JP 4859045B2
Authority
JP
Japan
Prior art keywords
photoelectric conversion
unit
solid
conductivity type
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006241993A
Other languages
English (en)
Other versions
JP2008066480A (ja
Inventor
武文 小西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2006241993A priority Critical patent/JP4859045B2/ja
Priority to PCT/JP2007/067150 priority patent/WO2008029772A1/ja
Priority to TW96133306A priority patent/TWI420658B/zh
Publication of JP2008066480A publication Critical patent/JP2008066480A/ja
Application granted granted Critical
Publication of JP4859045B2 publication Critical patent/JP4859045B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Light Receiving Elements (AREA)

Description

本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子、特に、低電圧駆動が可能なＭＯＳ型イメージセンサなどの固体撮像素子、この固体撮像素子を、画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、各種画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器に関する。
従来、例えばＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは、量産性に優れているため、例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラやカメラ付き携帯電話器などの携帯型電子情報機器において、画像入力デバイスとして利用されている。
このような従来の携帯型電子情報機器は、電池により駆動するため、駆動電力の低電圧化および低消費電力化を図ることが重要であり、さらに、低コスト化およびモジュールサイズの縮小化を実現することも重要である。
このため、このような携帯型電子情報機器に利用される固体撮像素子の分野において、ＭＯＳ型イメージセンサは、ＣＣＤ型イメージセンサに比べて、消費電力がより少なく、また、従来のＣＭＯＳプロセス技術を利用することによって低コスト化が可能であり、センサ素子とその周辺回路素子とを同一チップ上に作製することによってモジュールサイズの縮小化が可能となるなどの利点を有することから、ＭＯＳ型イメージセンサが見直されている。
また、従来のＭＯＳ型イメージセンサにおいて、光信号検出部であるフォトダイオードを埋め込み型構造としたものは、低ノイズ化を図るという観点から非常に有利であり、高画質な画像を得ることができる。
以下に、埋め込み型フォトダイオードを有する従来のＭＯＳ型イメージセンサについて、図１０（ａ）〜図１０（ｃ）を用いて詳細に説明する。
図１０（ａ）は、埋め込み型フォトダイオードを有する従来のＭＯＳ型イメージセンサについて、単位画素部としての１画素分の断面構造図である。なお、従来のＭＯＳ型イメージセンサにおいてはこのような単位画素部が複数、２次元状でマトリクス状に配列されている。
図１０（ａ）に示すように、従来のＭＯＳ型イメージセンサ１００において、その単位画素部は、ｎ型（低濃度ｎ型：ｎ−）またはｐ型（低濃度ｐ型：ｐ−）半導体基板１０１内に形成されたｐ型ウェル領域１０２と、このｐ型ウェル領域１０２内に形成されたｎ型半導体領域からなる光電変換蓄積部１０３と、この光電変換蓄積部１０３上の基板表面側に形成されたｐ型（高濃度ｐ型：ｐ＋）ピンニング層１０４とによって埋め込み型フォトダイオードが構成されている。この場合、光電変換蓄積部１０３は、ｐ型ウェル領域１０２によって半導体基板１０１の領域と分離されており、ｐ型ピンニング層１０４によって半導体基板表面側とも分離されて基板内部に埋め込まれている。
この単位画素部は、半導体基板１０１の表面上にシリコン酸化膜からなる絶縁膜１０５が形成されており、この絶縁膜１０５上に転送ＭＯＳトランジスタのゲート電極（転送ゲート電極）１０６が形成されている。この転送ゲート電極１０６下のｐ型ウェル領域１０２をトランジスタチャネル領域として間に挟んで光電変換蓄積部１０３側とは反対側にｎ型（高濃度ｎ型：ｎ＋）半導体領域からなる電荷検出部１０７が形成されている。
このＭＯＳ型イメージセンサ１００において、光電変換蓄積部１０３に蓄積された光検出信号（信号電荷）を読み出す場合に、転送ゲート電極１０６に転送パルスφＴＸが印加され、電荷検出部１０７に電源電圧Ｖｄが印加されて、光電変換蓄積部１０３から信号電荷が転送ＭＯＳトランジスタを介して電荷検出部１０７に電荷転送されるようになっている。この転送パルスφＴＸは、通常、ＣＭＯＳ駆動回路から供給されるため、ローレベルが接地電圧ＧＮＤ、ハイレベルが電源電圧Ｖｄである。この電源電圧Ｖｄは、携帯型電子情報機器では、通常、２．８Ｖ〜３．３Ｖ程度の電位である。
また、この光電変換蓄積部１０３からｐ型ウェル領域１０２を経て電荷検出部１０７に至る信号電荷の転送経路の両側に素子分離領域１０８がそれぞれ設けられている。
ここで、光電変換蓄積部１０３からｐ型ウェル領域１０２を経て電荷検出部１０７に至る各領域におけるポテンシャルについて図１０（ｂ）および図１０（ｃ）を用いて詳細に説明する。
図１０（ｂ）および図１０（ｃ）は、図１０（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部１０３と、転送ゲート電極１０６下のチャネル領域（ｐ型ウェル領域１０２）と、電荷検出部１０７からなる信号電荷の転送経路におけるポテンシャル分布図であって、図１０（ｂ）は、転送ゲート電極１０６に印加される転送パルスφＴＸがローレベルのときのポテンシャル分布を示し、図１０（ｃ）は、転送ゲート電極１０６に印加される転送パルスφＴＸがハイレベルのときのポテンシャル分布を示している。
図１０（ｂ）に示すように、埋め込み形フォトダイオードを有する従来のＭＯＳ型イメージセンサ１００では、転送ゲート電極１０６に印加される転送パルスφＴＸがローレベルの場合に、半導体基板表面のｐ型ピンニング層１０４によって、光電変換蓄積部１０３が半導体基板表面に対して分離されているため、半導体基板１０１と絶縁膜１０５との界面で発生するノイズ電荷が光電変換蓄積部１０３に流入して暗電圧成分となることが抑制されている。
しかしながら、図１０（ｃ）に示すように、転送ゲート電極１０６に印加される転送パルスφＴＸがハイレベルの場合には、半導体基板表面のｐ型ピンニング層１０４が電荷転送経路ａ−ａ‘に影響を及ぼし、光電変換蓄積部１０３から電荷検出部１０７へと光信号電荷が転送されるに際して障害となる電位障壁が形成される。
この電位障壁によって、信号電荷の読み出し時に、光電変換蓄積部１０３に信号電荷が残留して、フォトダイオードの信号電荷を完全に電荷転送させることができず、ノイズが発生して低ノイズ化できなくなると共に、残像現象が発生するという問題がある。
このような残像現象の発生を防ぐために、例えば特許文献１では、転送ゲート電極１０６に対して光電変換蓄積部１０３とその上の高濃度のｐ型ピンニング層１０４との位置関係を変化させる方法が開示されている。
以下に、特許文献１に開示されている従来のＭＯＳ型イメージセンサについて、図１１（ａ）〜図１１（ｃ）を用いて詳細に説明する。
図１１（ａ）は、特許文献１に開示されている従来の固体撮像素子の一例であるＭＯＳ型イメージセンサ１００Ａについて、単位画素部としての１画素分の断面構造図である。なお、このＭＯＳ型イメージセンサ１００Ａでは、このような単位画素部が複数、２次元状でマトリクス状に配列されている。
図１１（ａ）に示すように、このＭＯＳ型イメージセンサ１００Ａでは、光電変換蓄積部１０３Ａの端部を距離ｂだけ転送ゲート電極１０６下に潜り込ませたオーバーラップ構造となっている。
図１１（ｂ）および図１１（ｃ）は、図１１（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部１０３と、転送ゲート電極１０６下のチャネル領域（ｐ型ウェル領域１０２）と、電荷検出部１０７からなる信号電荷の転送経路におけるポテンシャル分布図であって、図１１（ｂ）は、転送ゲート電極１０６に印加される転送パルスφＴＸがローレベルであるときのポテンシャル分布を示し、図１１（ｃ）は、転送ゲート電極１０６に印加される転送パルスφＴＸがハイレベルであるときのポテンシャル分布を示している。
図１１（ａ）のオーバーラップ構造のＭＯＳ型イメージセンサ１００Ａでは、図１１（ｃ）に示すように、図１０（ｃ）に示すような電位障壁が解消されて、残像現象を抑制することができる。
ところが、このＭＯＳ型イメージセンサ１００Ａでは、光電変換蓄積部１０３Ａの先端部の転送ゲート電極１０６下への潜り込みにより、上記電位障壁は解消されたものの、蓄積可能な電荷容量を十分に確保するべく、光電変換蓄積部１０３Ａの濃度を高めた場合には、図１１（ａ）のように光電変換蓄積部１０３Ａの先端部の転送ゲート電極１０６下への潜り込み幅が大きくなって、図１１（ｃ）に破線で囲ったような電荷溜りが転送ゲート電極１０６下に形成されてしまい、これによって、残像が残るという問題がある。
このような残像を防ぐものとして、従来のＭＯＳ型イメージセンサについて、図１２（ａ）〜図１２（ｃ）を用いて詳細に説明する。
図１２（ａ）は、従来の固体撮像素子の他の一例であるＭＯＳ型イメージセンサ１００Ｂについて、単位画素部としての１画素分の断面構造図である。なお、このＭＯＳ型イメージセンサ１００Ｂでは、このような単位画素部が複数、２次元状でマトリクス状に配列されている。
図１２（ａ）に示すように、このＭＯＳ型イメージセンサ１００Ｂでは、光電変換蓄積部１０３Ｂ上の転送ゲート電極１０６の端面側でｐ型ピンニング層１０４Ｂが形成されていない。即ち、ｐ型ピンニング層１０４Ｂの先端部が転送ゲート電極１０６の端面に対して所定距離を置いて配置されており、これによって、ｐ型ピンニング層１０４Ｂによる電荷転送経路ａ−ａ‘への電位障壁の形成が抑制されている。
図１２（ｂ）および図１２（ｃ）は、図１２（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部１０３Ｂと、転送ゲート電極１０６下のチャネル領域（ｐ型ウェル領域１０２）と、電荷検出部１０７からなる信号電荷の転送経路におけるポテンシャル分布図であって、図１２（ｂ）は、転送ゲート電極１０６に印加される転送パルスφＴＸがローレベルの場合のポテンシャル分布を示し、図１２（ｃ）は、転送ゲート電極１０６に印加される転送パルスφＴＸがハイレベルの場合のポテンシャル分布を示している。
このＭＯＳ型イメージセンサ１００Ｂでは、図１２（ｃ）に示すように、光電変換蓄積部１０３Ｂから電荷検出部１０７に向かってポテンシャルが順次階段状に変化しており、これによって、信号電荷がスムーズに流れて残像発生を回避することができる。
次に、特許文献２には、フォトダイオードを構成する光電変換蓄積部として、ｎ型光電変換部と、転送経路部のみにおいて、それよりも不純物濃度が高い高濃度ｎ型層からなる信号蓄積部とが設けられた従来の固体撮像素子が開示されている。この従来の固体撮像素子において、光電変換部は、電位が最も強くなる部分が、信号走査回路部に信号電荷を読み出す読み出しゲート電極の下に位置するように配置されている。また、信号蓄積部は、信号走査回路を構成するｐ型ウェル領域と離間して光電変換部の表面部に形成されている。この固体撮像素子によれば、フォトダイオードの転送経路部のみが高濃度化されており、ゲート電圧を高くしなくても光電変換部の最深部の電位を変調させることが可能であるため、光電変換された信号電荷を低電圧駆動により信号走査回路部に完全転送させることができる。
特開平１１−１２６８９３号公報 特開２００６−１２０７１１号公報
しかしながら、上述した従来の固体撮像素子には、以下のような問題がある。
特許文献１に開示されている従来のＭＯＳ型イメージセンサ１００Ａでは、前述したように、蓄積可能な電荷容量を十分に確保するべく、光電変換蓄積部１０３Ａの濃度を高めた場合に、図１１（ａ）に示すように光電変換蓄積部１０３Ａの先端部の転送ゲート電極１０６下への潜り込み幅が大きくなり、図１１（ｃ）に破線括弧で示したような電荷溜りが転送ゲート電極１０６下に形成されて、残像が残るという問題がある。
また、従来のＭＯＳ型イメージセンサ１００Ｂでは、図１２（ａ）に示すように、光電変換蓄積部１０３Ｂ上の転送ゲート電極１０６の端部側表面において、ｐ型ピンニング層１０４Ｂが形成されておらず、光電変換蓄積部１０３Ｂが部分的に半導体基板１０１の表面に露出した状態となっている。図１２（ａ）に示す光電変換蓄積部露出領域は、転送ゲート電極１０６の形成時にドライエッチング工程などによってプラズマダメージを受けており、半導体基板表面における界面準位密度が高くなっているため、ノイズ電荷の発生量が多く、また、発生したノイズ電荷が光電変換蓄積部１０３Ｂに流入して低ノイズ化を妨げることになる。
さらに、特許文献２に開示されている従来の固体撮像素子では、転送経路部にのみ、不純物濃度が高い高濃度ｎ型信号蓄積部が設けられているため、電荷を溜める領域が小さく、これ以外のｎ型光電変換部は不純物濃度が低く、十分な信号電荷容量を確保しようとすると、残像が残ると考えられる。
本発明は、上記従来の問題を解決するもので、光電変換蓄積部からの信号電荷を電荷検出部へ完全に電荷転送することができて、ノイズや残像をより抑制した高画質な画像を得ることができる固体撮像素子および、これを撮像部に用いた電子情報機器を提供することを目的とする。
本発明の固体撮像素子は、半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層と、該光電変換蓄積部から該信号電荷を電荷検出部に転送可能とする転送トランジスタのチャネル領域を構成する第２導電型ウェル領域および、該転送トランジスタのゲート電極とを有し、残像を抑制するように、該第２導電型ウェル領域は該光電変換蓄積部側の該ゲート電極端面に対して該電荷検出部側に後退して形成されており、該光電変換蓄積部を構成する第１導電型半導体領域と該チャネル領域を構成する第２導電型ウェル領域との間に、該第１導電型半導体領域よりも低不純物濃度の低濃度第１導電型半導体領域が設けられているものであり、そのことにより上記目的が達成される。また、本発明の固体撮像素子は、半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層と、該光電変換蓄積部から該信号電荷を電荷検出部に転送可能とする転送トランジスタのチャネル領域を構成する第２導電型ウェル領域および、該転送トランジスタのゲート電極とを有し、残像を抑制するように、該光電変換蓄積部はその端部が該ゲート電極下に位置して平面視で該ゲート電極と所定距離だけオーバーラップし、かつ該第２導電型ウェル領域は該光電変換蓄積部側の該ゲート電極端面に対して該電荷検出部側に後退して形成されているものであり、そのことにより上記目的が達成される。
また、好ましくは、本発明の固体撮像素子における第２導電型ウェル領域は、前記光電変換蓄積部に対して該電荷検出部側に後退して形成されている。
さらに、好ましくは、本発明の固体撮像素子における光電変換蓄積部はその端部が前記ゲート電極下に位置して平面視で該ゲート電極とオーバーラップしている。
さらに、好ましくは、本発明の固体撮像素子において、撮像画像に残像が現れないように、平面視で前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅と、前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅とが設定されている。
さらに、好ましくは、本発明の固体撮像素子において、前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅は、前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅が０．２４μｍの場合に、０．０６μｍ以上０．２４μｍ未満の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における光電変換蓄積部と前記ゲート電極とのオーバーラップ幅は、０.２０μｍ±０．０５μｍの範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅は、前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅が０.２０μｍの場合に、０.２０μｍを超え０.４０μｍ以下の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅は、０.２４μｍ以上０.３０μｍ以下の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における第２導電型半導体ピンニング層が前記光電変換蓄積部に対してオフセット形成されている。
さらに、好ましくは、本発明の固体撮像素子において、前記光電変換蓄積部上の半導体基板表面側が、前記第２導電型半導体ピンニング層と前記ゲート電極とによって完全に覆われている。
さらに、好ましくは、本発明の固体撮像素子において、前記第２導電型半導体ピンニング層の電荷検出部側端部と前記ゲート電極の光電変換蓄積部側端部とが一致している。
さらに、好ましくは、本発明の固体撮像素子における低濃度第１導電型半導体領域は第１導電型半導体基板領域である。
さらに、好ましくは、本発明の固体撮像素子において、前記光電変換蓄積部を構成する第１導電型半導体領域の不純物濃度は、１×１０１７ｃｍ−３〜４×１０１７ｃｍ−３の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における低濃度第１導電型半導体領域の不純物濃度は１×１０１４ｃｍ−３〜１×１０１５ｃｍ−３の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における光電変換蓄積部は、平面視でその周囲が、前記単位画素部を分離する素子分離領域と接しないように、前記チャネル領域を構成する第２導電型ウェル領域と同じウェル領域によって覆われている。
さらに、好ましくは、本発明の固体撮像素子における単位画素部は、マトリクス状に複数配列されている。
さらに、好ましくは、本発明の固体撮像素子における単位画素部は、画素内回路部として、前記転送トランジスタから前記電荷検出部に読み出された信号電圧に応じて増幅した信号を出力する増幅トランジスタと、該電荷検出部を所定の電圧にリセット可能とするリセットトランジスタとを有し、該画素内回路部の増幅トランジスタおよびリセットトランジスタの各チャネル領域を構成する第２導電型ウェル領域と、該転送トランジスタのチャネル領域を構成する第２導電型ウェル領域とは不純物濃度が互いに異なっている。また、本発明の固体撮像素子は、半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層と、該光電変換蓄積部から該信号電荷を電荷検出部に転送可能とする転送トランジスタのチャネル領域を構成する第２導電型ウェル領域および、該転送トランジスタのゲート電極とを有し、残像を抑制するように、該第２導電型ウェル領域は該光電変換蓄積部側の該ゲート電極端面に対して該電荷検出部側に後退して形成されており、該単位画素部は、画素内回路部として、該転送トランジスタから該電荷検出部に読み出された信号電圧に応じて増幅した信号を出力する増幅トランジスタと、該電荷検出部を所定の電圧にリセット可能とするリセットトランジスタとを有し、該画素内回路部の各トランジスタチャネル領域を構成する第２導電型ウェル領域と、該転送トランジスタのチャネル領域を構成する第２導電型ウェル領域とは不純物濃度が互いに異なっているものであり、そのことにより上記目的が達成される。また、好ましくは、本発明の固体撮像素子において、前記単位画素部は、画素内回路部として、前記転送トランジスタから前記電荷検出部に読み出された信号電圧に応じて増幅した信号を出力する増幅トランジスタと、該電荷検出部を所定の電圧にリセット可能とするリセットトランジスタとを有する。また、好ましくは、本発明の固体撮像素子において、前記画素内回路部として、前記増幅トランジスタからの信号を出力信号線に読み出し可能とする画素選択トランジスタをさらに有する。さらに、好ましくは、本発明の固体撮像素子において、前記画素内回路部の各トランジスタチャネル領域を構成する第２導電型ウェル領域と、該転送トランジスタのチャネル領域を構成する第２導電型ウェル領域とは不純物濃度が互いに異なっている。
さらに、好ましくは、本発明の固体撮像素子において、前記画素内回路部の各チャネル領域を構成する第２導電型ウェル領域と、前記転送トランジスタのチャネル領域を構成する第２導電型ウェル領域との各不純物濃度がそれぞれ独立して設定制御されている。
さらに、好ましくは、本発明の固体撮像素子において、前記画素内回路部におけるトランジスタチャネル領域を構成する第２導電型ウェル領域の不純物濃度は、例えば２×１０１７ｃｍ−３±１×１０１７ｃｍ−３の範囲に設定され、前記転送トランジスタのチャネル領域を構成する第２導電型ウェル領域の不純物濃度は、例えば３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子における光電変換蓄積部が埋め込み型フォトダイオードから構成されている。
さらに、好ましくは、本発明の固体撮像素子において、前記光電変換蓄積部と第１導電型半導体基板領域とを分離する第２導電型半導体層が設けられ、該第２導電型半導体層と、該光電変換蓄積部を構成する第１導電型半導体領域と、平面視で該光電変換蓄積部の周囲を囲むように設けられた第２導電型ウェル領域と、該光電変換蓄積部上に設けられた第２導電型半導体ピンニング層とによって埋め込み型フォトダイオードが構成されている。
さらに、好ましくは、本発明の固体撮像素子において、前記第１導電型がｎ型であり、前記第２導電型がｐ型であるか、または、該第１導電型がｐ型であり、該第２導電型がｎ型である。
さらに、好ましくは、本発明の固体撮像素子において、前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅は、０.４５μｍ以上０.５５μｍ以下の範囲に設定されている。
さらに、好ましくは、本発明の固体撮像素子において、前記光電変換蓄積部は、光電変換部と電荷蓄積部とが一体的に構成されており、平面視で受光部全域を覆っている。
さらに、好ましくは、本発明の固体撮像素子において、前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅が、電荷転送時に電荷転送が可能な程度の電位障壁以下のレベルになるように設定されている。
本発明の電子情報機器は、本発明の上記固体撮像素子を撮像部に用いたものであり、そのことにより上記目的が達成される。
上記構成により、以下に、本発明の作用について説明する。
本発明の固体撮像素子では、転送トランジスタのチャネル領域を構成する第２導電型ウェル領域が、光電変換蓄積部側のゲート電極端面に対して電荷検出部側に後退しているため、従来のＭＯＳ型イメージセンサのような電荷溜りを防ぎ、残像を解消することが可能となる。
また、光電変換蓄積部の端部が転送トランジスタのゲート電極下に潜り込んで互いにオーバーラップしており、従来のＭＯＳ型イメージセンサのように、光電変換蓄積部から電荷検出部への転送経路に電位障壁が生じるのを防ぐことが可能となる。
さらに、転送トランジスタのチャネル領域を構成する第２導電型ウェル領域を光電変換蓄積部に対して電荷検出部側に後退させることによって、光電変換蓄積部と第２導電型ウェル領域間に半導体基板の低濃度第１導電型半導体領域が形成されている。この第１導電型低濃度半導体領域によって、光電変換蓄積部の転送ゲート電極に対するオーバーラップ幅を小さくすることが可能となる。この構成により、図１１（ｃ）に示した従来のＭＯＳ型イメージセンサのような電荷溜りが発生することを確実に防ぎ、残像発生の原因を解消することが可能となる。
さらに、光電変換蓄積部と半導体基板表面とを分離する第２導電型半導体ピンニング層が光電変換蓄積部上に形成されている。この第２導電型半導体ピンニング層によって低ノイズ化を図ることが可能となる。
この場合に、光電変換蓄積部の半導体基板表面側を、ピンニング層と転送ゲート電極によって完全に覆うことによって、光電変換蓄積部が半導体基板表面に全く露出されない。この構成により、図１２に示した従来のＭＯＳ型イメージセンサのような、転送ゲート電極形成時のドライエッチング工程などによりプラズマダメージを受けて半導体基板と絶縁膜との界面準位密度が高くなることにより特に多発するノイズ電荷が、光電変換蓄積部に流入して暗電圧成分となるという問題を抑制することが可能となる。
さらに、光電変換蓄積部を、半導体基板と絶縁膜との界面を有する素子分離領域と直に接しないように、第２導電型ウェル領域によって分離することによって、半導体基板と絶縁膜との界面で発生するノイズ電荷が光電変換蓄積部に流入して暗電圧成分となることを抑制することが可能となる。
さらに、転送トランジスタのウェル領域と、画素内回路部を構成するトランジスタのウェル領域とにおいて、各不純物濃度を各々独立して設定して、トランジスタの閾値電圧、短チャネル特性およびチャネル部の空乏層伸び量などを調整することが可能となる。ＭＯＳ型イメージセンサにおいて、転送トランジスタに求められるトランジスタ特性としては、電荷転送特性を最大限に確保するべく、閾値電圧が０Ｖ付近まで低くなること、および転送パルスがハイレベルであるときに基板深部に空乏層が十分伸びることが優先され、短チャネル特性はゲート長を十分長く取ることにより確保される。これに対して、画素内回路部を構成するトランジスタに求められる特性としては、画素サイズの微細化要求に応ずるべく、短チャネル特性を確保した上でゲート長を最大限に短くすることが優先される。よって、優先される特性が異なるトランジスタを各々最適化することが可能となり、微細化が可能で、残像が少ない固体撮像素子を実現することが可能となる。
以上により、本発明によれば、転送トランジスタのチャネル領域を構成する第２導電型ウェル領域が、光電変換蓄積部側のゲート電極端面に対して電荷検出部側に後退しているため、従来のＭＯＳ型イメージセンサのような電荷溜りを防ぎ、残像を解消することができる。
また、光電変換蓄積部の端部が転送トランジスタの転送ゲート電極下に潜り込んで互いにオーバーラップしているため、従来のＭＯＳ型イメージセンサのように、光電変換蓄積部から電荷検出部への転送経路に電位障壁が生じるのを防ぐことができる。
さらに、光電変換蓄積部と第２導電型ウェル領域間に半導体基板の低濃度第１導電型半導体領域が形成される。この第１導電型低濃度半導体領域によって、光電変換蓄積部の転送ゲート電極に対するオーバーラップ幅を小さくすることができて、図１１（ｃ）に示した従来のＭＯＳ型イメージセンサのような電荷溜りが発生することをより確実に防ぎ、残像発生の原因を解消することができる。
さらに、光電変換蓄積部と半導体基板表面とを分離する第２導電型半導体ピンニング層を光電変換蓄積部上に形成している。この第２導電型半導体ピンニング層によって低ノイズ化を図ることができる。
この場合、光電変換蓄積部の半導体基板表面側を、第２導電型半導体ピンニング層と転送ゲート電極によって完全に覆い、光電変換蓄積部を半導体基板表面に露出させないことによって、暗電圧成分をより確実に低減させて、ノイズがより少ない画像を得ることができる。
さらに、光電変換蓄積部を、半導体基板と絶縁膜との界面を有する素子分離領域と直に接しないように、第２導電型ウェル領域によって分離することによって、暗電圧成分を低減させて、ノイズがより少ない画像を得ることができる。
さらに、転送トランジスタのウェル領域と、画素内回路部を構成するトランジスタのウェル領域とにおいて、各不純物濃度を各々独立して設定することによって、転送トランジスタの転送特性を低下させることなく、画素内回路を微細化させることが可能となる。これによって、高画質な画像が得られ、微細化された固体撮像素子を実現することができる。
以下に、本発明の固体撮像素子の実施形態１〜３として、埋め込み型フォトダイオードを有するＭＯＳ型イメージセンサに適用した場合について、図面を参照しながら詳細に説明すると共に、本発明の固体撮像素子の実施形態１〜３を撮像部に用いたカメラなどの電子情報機器を本発明の実施形態４として図面を参照しながら詳細に説明する。なお、本発明の固体撮像素子はＭＯＳ型イメージセンサの他にＣＣＤ型イメージセンサに適用することもできる。
（実施形態１）
本実施形態１では、転送トランジスタのチャネル領域を構成するウェル領域が、光電変換蓄積部側のゲート電極端面に対し、かつ光電変換蓄積部に対して電荷検出部側に後退して形成されている特徴構成を図２〜図６で詳細に説明する前に、本実施形態１の単位画素部の回路構成について図１を用いて詳細に説明する。
図１は、本発明の実施形態１に係るＭＯＳ型イメージセンサについて、単位画素部としての１画素分の構成例を示す回路図である。なお、本実施形態１のＭＯＳ型イメージセンサでは、このような単位画素部が複数、２次元状でマトリクス状に配列されている。
図１に示すように、本実施形態１のＭＯＳ型イメージセンサ１０では、この単位画素部として、光を信号電荷に光電変換して蓄積する光電変換素子としての埋め込み型フォトダイオード１と、転送トランジスタ（転送ＭＯＳトランジスタ）２と、画素内回路部を構成する増幅トランジスタ３、リセットトランジスタ４および画素選択トランジスタ５と、画素選択トランジスタ５の出力端に接続される出力信号線６と、転送トランジスタ２の制御端が接続される転送信号線７と、リセットトランジスタ４の制御端が接続されるリセット信号線８と、画素選択トランジスタ５の制御端が接続される画素選択信号線９とを備えている。
フォトダイオード１は、光を信号電荷に光電変換して蓄積する光電変換素子を埋め込み型フォトダイオードで構成されており、これによって、光電変換素子からの信号電荷を転送トランジスタ２によって完全に転送させることが可能となり、低ノイズ化されたより高画質な画像を得ることが可能となる。
転送トランジスタ２は、フォトダイオード１に蓄積された信号電荷の一例として例えば電子を電荷検出部ＦＤ側に電荷転送させるようになっている。
増幅トランジスタ３は、ソースフォロワアンプが構成されており、転送トランジスタ２から電荷検出部ＦＤ側に電荷転送された信号電荷量（信号電圧）に応じて増幅した信号を所定タイミングで出力するようになっている。
リセットトランジスタ４は、電荷検出部ＦＤを電源電圧Ｖｄに所定タイミング毎にリセット可能としている。
画素選択トランジスタ５は、所定タイミングで上記ソースフォロワアンプからの信号を出力信号線６に読み出し可能としている。
出力信号線６は、画素選択トランジスタ５により読み出された信号を伝送するようになっている。
転送信号線７は、転送トランジスタ２のゲート電極に対して転送制御信号を所定タイミングで印加するようになっている。
リセット信号線８は、リセットトランジスタ４のゲート電極にリセット制御信号を所定タイミングで印加するようになっている。
画素選択信号線９は、画素選択トランジスタ５のゲート電極に画素選択制御信号を所定タイミングで印加するようになっている。
上記構成により、まず、リセットトランジスタ４のゲート電極に印加されるリセット制御信号がハイレベルとなってリセットトランジスタ４がオン状態となる。これによって、リセットトランジスタ４を介して電荷検出部ＦＤの電位が電源電位Ｖｄにリセットされる。
次に、リセットトランジスタ４のゲート電極に印加されるリセット制御信号がローレベルとなってリセットトランジスタ４がオフ状態となる。ところが、画素選択トランジスタ５のゲート電極に印加される画素選択制御信号がハイレベルのままであり、画素選択トランジスタ５がオン状態であるため、そのリセットレベルに対応した信号が増幅トランジスタ３から画素選択トランジスタ５を介して出力信号線６に読み出される。これによって、出力信号線６の電位Ｖｓｉｇはハイレベルになる。
その後、転送トランジスタ２のゲート電極に印加される転送制御信号がハイレベルとなって転送トランジスタ２がオン状態となるため、フォトダイオード１に蓄積された信号電荷が転送トランジスタ２を通って電荷検出部ＦＤに転送される。
続いて、転送トランジスタ２のゲート電極に印加される転送制御信号がローレベルとなって転送トランジスタ２がオフ状態となる。これによって、電荷転送された信号電荷の分だけ電荷検出部ＦＤの電位が低下すると共に、この低下した電荷検出部ＦＤの電位に応じて増幅用トランジスタ３で増幅された信号が画素選択トランジスタ５を介して出力信号線６に読み出される。
１水平走査期間（１Ｈ）毎に、以上の動作が繰り返し行われて撮像画像データが得られる。
図２は、本実施形態１のＭＯＳ型イメージセンサ１０について、単位画素部毎のレイアウト構成例を示す平面図である。図３は、図２のＡ−Ａ‘線部分の縦断面図である。なお、以下の説明では、一つの単位画素部１０の構造について説明するが、他の単位画素部についても、同様の構造を有している。
図２および図３に示すように、本実施形態１のＭＯＳ型イメージセンサ１０は、単位画素部毎に、ｎ型（低濃度ｎ型：ｎ−）半導体基板１１内の所定の深さ、例えば半導体基板表面から２μｍ程度のところに、埋め込みｐ型半導体層１２が設けられている。この埋め込みｐ型半導体層１２よりも半導体基板表面側に形成されるフォトダイオード１内に光電変換蓄積部１３を構成するｎ型半導体領域が設けられており、この埋め込みｐ型半導体層１２によって、フォトダイオード１を構成する光電変換蓄積部１３と、その下方のｎ型半導体基板１１の領域とが分離されている。
この光電変換蓄積部１３は、光電変換部と電荷蓄積部とが一体的に構成されており、平面視で矩形状または正方形状の受光部全域を覆っている。この光電変換蓄積部１３の周囲を囲むようにｐ型ウェル領域１４が形成されており、光電変換蓄積部１３と素子分離領域１５とはｐ型ウェル領域１４によって分離されている。この素子分離領域１５は、単位画素部１０間を分離するために設けられており、半導体基板１１上にエッチングなどにより設けられた溝内部に絶縁性材料が埋め込まれて形成されている。
ここで、ｎ型半導体基板１１の不純物濃度は例えば１×１０１４ｃｍ−３〜１×１０１５ｃｍ−３（ここでは１×１０１５ｃｍ−３）設定され、埋め込みｐ型半導体層１２の不純物濃度は例えば７×１０１５ｃｍ−３〜２×１０１７ｃｍ−３（ここでは８×１０１６ｃｍ−３）に設定され、光電変換蓄積部１３におけるｎ型半導体領域の不純物濃度は例えば１×１０１７ｃｍ−３〜４×１０１７ｃｍ−３（ここでは２×１０１７ｃｍ−３）に設定され、ｐ型ウェル領域１４の不純物濃度は例えば３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３（ここでは６×１０１６ｃｍ−３）に設定されている。
さらに、光電変換蓄積部１３上のｎ型半導体基板１１の表面側にはｐ型（高濃度ｐ型：ｐ＋）ピンニング層１６が設けられており、光電変換蓄積部１３と半導体基板１１表面とはｐ型ピンニング層１６によって分離されている。このｐ型ピンニング層１６は、ｐ型ウェル領域１４を介して埋め込みｐ型半導体層１２と電気的に接続されており、光電変換蓄積部１３は、その上のｐ型ピンニング層１６、その周囲のｐ型ウェル領域１４および、その下方の埋め込みｐ型半導体層１２によって囲まれた状態で半導体基板内部に埋め込まれており、これによって、前述したように埋め込み型フォトダイオード１が構成されている。ここで、ｐ型ピンニング層１６の不純物濃度は高濃度の例えば１×１０１８ｃｍ−３に設定されている。
さらに、ｎ型半導体基板１１の表面には、シリコン酸化膜からなる絶縁膜１７を介して転送トランジスタ２のゲート電極（転送ゲート電極）１８、リセットトランジスタ４のゲート電極（リセットゲート電極）１９、増幅トランジスタ３のゲート電極２０（図３では省略）および画素選択トランジスタ５のゲート電極２１(図３では省略)がそれぞれ形成されている。平面視で光電変換蓄積部１３を囲むｐ型ウェル領域１４のうち、転送ゲート電極１８下のウェル領域は、転送トランジスタ２のチャネル領域を構成している。
リセットトランジスタ４のゲート電極１９、増幅トランジスタ３のゲート電極２０および画素選択トランジスタ５のゲート電極２１の下方にはそれぞれ、第１のｐ型ウェル領域１４とは別の第２のｐ型ウェル領域２２がそれぞれ形成されている。この第２のｐ型ウェル領域２２は、画素内回路部の増幅トランジスタ３、リセットトランジスタ４および画素選択トランジスタ５の各チャネル領域をそれぞれ構成している。また、この第２のｐ型ウェル領域２２は、前述した第１のｐ型ウェル領域１４とは不純物濃度が異なるように設定されており、ｐ型ウェル領域１４，２２の各不純物濃度がそれぞれ独立して設定制御されている。
ここでは、画素内回路部の増幅トランジスタ３、リセットトランジスタ４および画素選択トランジスタ５における各チャネル領域を構成するｐ型ウェル領域２２の不純物濃度は、 例えば２×１０１７ｃｍ−３±１×１０１７ｃｍ−３（ここでは２×１０１７ｃｍ−３）の範囲に設定され、転送トランジスタ２のチャネル領域を構成するｐ型ウェル領域１４の不純物濃度は例えば３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３（ここでは６×１０１６ｃｍ−３）の範囲に設定されている。
転送ゲート電極１８の光電変換蓄積部１３側とは反対側であって、これらの第１のｐ型ウェル領域１４および第２のｐ型ウェル領域２２上の半導体基板表面側に、電荷検出部ＦＤとなるｎ型半導体領域２３が形成されている。
本実施形態１のＭＯＳ型イメージセンサ１０では、光電変換蓄積部１３の先端部が転送ゲート電極１８と上下位置（平面視）でオーバーラップしており、ｐ型ピンニング層１６の電荷検出部側端部と、転送トランジスタ２の転送ゲート電極１８におけるフォトダイオード１側端部とが平面視で一致しているため、ｐ型ピンニング層１６は光電変換蓄積部１３に対してオフセット形成されている。要するに、光電変換蓄積部１３上のｎ型半導体基板１１の表面側が、ｐ型ピンニング層１６と転送トランジスタ２の転送ゲート電極１８とによって完全に覆われており、これによって、低ノイズ化が達成される。
また、ｐ型ウェル領域１４は、転送トランジスタ２のゲート電極１８の下部において、光電変換蓄積部１３に対して電荷検出部２３側に所定量だけ後退している。このｐ型ウェル領域１４の転送ゲート電極１８の端面に対する電荷検出部２３（ＦＤ）側への後退幅は、電荷転送時に電荷転送が可能な程度の電位障壁以下のレベル（完全にフラットでなくってもよい）になるように設定されている。また、光電変換蓄積部１３とｐ型ウェル領域１４との間には、ｎ型低濃度半導体領域２４が介在している。ここで、図３に矢印ｂで示す光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ幅は例えば０．２０μｍ程度であり、図３に矢印ｃで示すｐ型ウェル領域１４の転送ゲート電極１８の端面に対する後退幅は例えば０．２４μｍ程度である。
図４（ａ）は、本実施形態１のＭＯＳ型イメージセンサ１０について、フォトダイオード部１から転送トランジスタ２を介して電荷検出部ＦＤに至る信号電荷の転送経路の断面構造図（０＜ｂ＜ｃの場合）であって、図４（ｂ）および図４（ｃ）は、図４（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部１３と、転送ゲート電極１８下のチャネル領域（ｎ型低濃度半導体領域２４およびｐ型ウェル領域１４）と、電荷検出部２３（ＦＤ）からなる信号電荷の転送経路におけるポテンシャル分布図であって、図４（ｂ）は、転送ゲート電極１８に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布を示し、図４（ｃ）は、転送ゲート電極１８に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布を示している。
図４（ｃ）に示すように、本実施形態１のＭＯＳ型イメージセンサ１０における単位画素部では、ｐ型ピンニング層１６が光電変換蓄積部１３に対して先端部がずれるようにオフセット形成され、光電変換蓄積部１３が転送ゲート電極１８の下方に潜り込んで転送ゲート電極１８と上下（平面視）でオーバーラップして形成されている。このため、光電変換蓄積部１３から電荷検出部２３（ＦＤ）への電荷転送経路において、図１０（ｃ）に示すような電位障壁の形成が抑制されている。また、光電変換蓄積部１３が転送ゲート電極１８とオーバーラップしている場合に、従来のＭＯＳ型イメージセンサでは図１１（ｃ）に示すような電荷溜りが形成されるが、本実施形態１のＭＯＳ型イメージセンサ１０では、光電変換蓄積部１３に対してｐ型ウェル領域１４が電荷検出部２３（ＦＤ）側に後退して形成されており、この結果、光電変換蓄積部１３とｐ型ウェル領域１４との間に、ｎ型半導体基板１１のｎ型低濃度半導体領域２４が残って存在しているため、従来構造に比べて、光電変換蓄積部１３の転送ゲート電極１８に対するオーバーラップ幅（図４に矢印ｂで示す距離）をより小さくすることが可能となり、したがって、従来のような残像発生の原因となる電荷溜りの形成を回避することができる。
ここで、本実施形態１において、撮像画像に残像が現れないように、光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ幅ｂと、ｐ型ウェル領域１４の転送ゲート電極１８における光電変換蓄積部側端面に対する電荷検出部ＦＤ側への後退幅ｃとが設定される。これらのオーバーラップ幅ｂとｐ型ウェル領域１４の後退幅ｃとの関係について図５および図６を用いて説明する。
図５および図６は、本発明者らが本発明のＭＯＳ型イメージセンサの試作品を用いて測定した、光電変換蓄積部１３およびｐ型ウェル領域１４の位置関係（光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ量ｂと、転送ゲート電極１８の光電変換蓄積部１３側の端面からのｐ型ウェル領域１４の後退幅ｃとの関係）に対する残像発生の依存性を示すグラフであって、図５は、ｐ型ウェル領域１４の後退幅ｃを０．２４μｍに固定した場合のオーバーラップ量ｂと残像発生の依存性を示すグラフ、図６は、オーバーラップ量ｂを０．２０μｍに固定した場合のｐ型ウェル領域１４の後退幅ｃと残像発生の依存性を示すグラフである。
図５において、横軸は図３に矢印ｂで示す光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ量であり、縦軸は各状態での残像測定値(任意単位)である。なお、図５では、図３に矢印ｃで示すｐ型ウェル領域１４の転送ゲート１８の光電変換蓄積部１３側の端面に対する後退量（後退距離）が０．１５μｍである場合を白い菱形で示し、その後退量（後退距離）が０．２４μｍである場合を黒い四角で示している。なお、この場合の判断基準の「残像測定値」について説明すると、単に観察者が残像を認識できるか否かで、残像の有無を判断することができるが、ここでは、さらに厳しい基準として、モード切替直後（例えば間引きモードからスキャンモードへの切り換え時に残像が現れやすい）に残像の有無（ここでは残像無しを残像上限値としている）を観察者が判断することにより行っている。
図５に示すように、図３に矢印ｂで示すオーバーラップ量に対する残像値の変化は下に凸状のグラフとなり、中間的な値で最小下限値を有している。ここで、図３に矢印ｃで示す後退量が０．１５μｍの場合には、下に凸状のグラフとなるものの、図３に示すオーバーラップ量ｂの値を変動させても残像測定値の下限値は目標とする残像上限スペック以下（残像がないと判断される基準値以下）とならない。即ち、残像が現れる。これに対して、図３に示す後退量ｃの値が０．２４μｍの場合には、図３に示すオーバーラップ量ｂの値が０．０６μｍ〜０．２７μｍの範囲で残像値が上限スペック以下となり、残像が発生しない断面構造（図３および図４）を実現することができる。
これらの結果から、撮像画面から残像を完全になくすためには、本実施形態１のＭＯＳ型イメージセンサのように、光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ部分が存在し、光電変換蓄積部１３に対してｎ型低濃度半導体領域２４とｐ型ウェル領域１４との境界が転送ゲート１８のフォトダイオード側端面から電荷検出部２３（ＦＤ）側に所定量だけ後退している断面構造（図３および図４）が有用であることが分かる。
図６において、横軸は図３に矢印ｃで示す転送ゲート電極１８の端面からのｐ型ウェル領域１４の後退幅であり、縦軸は各状態での残像測定値(任意単位)である。なお、図６では、図３に矢印ｂで示す光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ量が０．２０μｍである場合を黒い四角で示している。
図６に示すように、図３に矢印ｃで示す転送ゲート電極１８の端面からのｐ型ウェル領域１４の後退幅に対する残像値の変化も下に凸状のグラフとなり、中間的な値で最小下限値を有している。ここでは、図３に示すオーバーラップ量ｂの値が０．２０μｍの場合に、図３に示すｐ型ウェル領域１４の後退幅ｃの値が０．２０μｍ〜０．４０μｍの範囲で残像値が上限スペック以下となり、残像が発生しない断面構造を実現することができる。
これらの結果から、撮像画面から残像を完全になくすためには、本実施形態１のＭＯＳ型イメージセンサのように、光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ部分が存在し、光電変換蓄積部１３に対してｎ型低濃度半導体領域２４とｐ型ウェル領域１４との境界が転送ゲート１８のフォトダイオード側端面から電荷検出部２３（ＦＤ）側に所定量だけ後退している構造が有用であることが分かる。
したがって、光電変換蓄積部１３と転送ゲート電極１８とのオーバーラップ幅ｂは、ｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃが０．２４μｍの場合に、０．０６μｍ以上０．２７μｍ以下の範囲に設定すれば、残像値を上限スペック以下とすることができる。この場合に、図５からも明らかなように、光電変換蓄積部１３の先端部と転送ゲート電極１８とのオーバーラップ幅ｂは、残像発生の最低値に対応した０.２０μｍ±０．０５μｍの範囲に設定すれば、残像を最小にできてより好ましい。
また同様に、ｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃは、光電変換蓄積部１３の先端部と転送ゲート電極１８とのオーバーラップ幅ｂが０.２０μｍの場合に、０.２０μｍ以上０.４０μｍ以下の範囲に設定すれば、残像値を上限スペック以下とすることができる。この場合に、図６からも明らかなように、ｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃは、残像発生の最低値に対応した０.２４μｍ以上０.３０μｍ以下の範囲に設定すれば、残像を最小にできてより好ましい。
なお、図５では、オーバーラップ幅ｂとｐ型ウェル領域１４の後退幅ｃとが共に０.２４で同じ場合にも残像値を上限スペック値以下にでき、図６では、オーバーラップ幅ｂとｐ型ウェル領域１４の後退幅ｃとが共に０.２０で同じ場合にも残像値を上限スペック値にできる。このように、ｂ＝ｃの場合、さらにｂ≧ｃの場合にも、残像値を上限スペック値にでき、この場合について、次の実施形態２として説明する。
（実施形態２）
本実施形態１では、ｐ型ウェル領域１４は光電変換蓄積部１３の先端部に対して電荷検出部２３（ＦＤ）側に所定量（所定距離）だけ後退して形成され、かつ光電変換蓄積部１３はその端部がゲート電極１８下に潜り込んで平面視でゲート電極１８とオーバーラップしている場合について説明したが、本実施形態２では、光電変換蓄積部１３の先端部が、ゲート電極１８下において、ｎ型低濃度半導体領域２４とｐ型ウェル領域１４との界面Ｚに接する（ｂ＝ｃの場合）かまたは、その端部がｐ型ウェル領域１４の界面Ｚ内に入って位置している場合（ｂ≧ｃの場合）について説明する。
図７（ａ）は、本発明の実施形態２のＭＯＳ型イメージセンサ１０Ａについて、フォトダイオード部１から転送トランジスタ２を介して電荷検出部ＦＤに至る信号電荷の転送経路の断面構造図（ｂ≧ｃ＞０の場合）であって、図７（ｂ）および図７（ｃ）は、図７（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部１３Ｂと、転送ゲート電極１８下のチャネル領域（ｐ型ウェル領域１４）と、電荷検出部２３（ＦＤ）からなる信号電荷の転送経路におけるポテンシャル分布図であって、図７（ｂ）は、転送ゲート電極１８に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布を示し、図７（ｃ）は、転送ゲート電極１８に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布を示している。
図７（ａ）に示すように、本実施形態２のＭＯＳ型イメージセンサ１０Ａの単位画素部では、ｐ型ピンニング層１６が光電変換蓄積部１３Ａに対して互いの先端部がずれるようにオフセット形成され、光電変換蓄積部１３が転送ゲート電極１８の下方に潜り込んで転送ゲート電極１８と上下（平面視）でオーバーラップして形成されている。このため、光電変換蓄積部１３から電荷検出部２３（ＦＤ）への電荷転送経路において、図１０（ｃ）に示すような電位障壁の形成が抑制されている。また、光電変換蓄積部１３の先端部が転送ゲート電極１８とオーバーラップしている場合に、従来のＭＯＳ型イメージセンサでは図１１（ｃ）に示すような電荷溜りが形成されるが、本実施形態２のＭＯＳ型イメージセンサ１０Ａでは、転送ゲート電極１８の光電変換蓄積部側端面に対してｐ型ウェル領域１４の界面Ｚが電荷検出部２３（ＦＤ）側に所定値（所定距離）だけ後退して形成されており、しかも、光電変換蓄積部１３Ａの先端部は、ゲート電極１８下において、ｐ型ウェル領域１４の界面Ｚに接している（ｂ＝ｃの場合）かまたは、その先端部がｐ型ウェル領域１４の界面Ｚ内（ｐ型ウェル領域１４内）に入って位置している（ｂ≧ｃの場合）。この結果、光電変換蓄積部１３Ａとｐ型ウェル領域１４との間には、上記実施形態１のようにｎ型半導体基板１１のｎ型低濃度半導体領域２４が存在していない。
この場合、図５に示すように、光電変換蓄積部１３Ａと転送ゲート電極１８とのオーバーラップ幅ｂは、ｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃが０．２４μｍの場合に、０．２４μｍ以上０．２７μｍ以下の範囲に設定すれば、残像値を上限スペック以下とすることができる。
また同様に、ｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃは、光電変換蓄積部１３Ａの先端部と転送ゲート電極１８とのオーバーラップ幅ｂが０.２０μｍの場合に、０.２０μｍに設定すれば、残像値を上限スペック値とすることができる。したがって、従来のような残像発生の原因となる電荷溜りの形成を回避することができる。
以上により、上記実施形態１，２によれば、ＭＯＳ型イメージセンサ１０または１０Ａの単位画素部において、光電変換蓄積部１３または１３Ａが転送ゲート電極１８に対してオーバーラップ部分を有しており、かつｐ型ピンニング層１６が光電変換蓄積部１３または１３Ａに対してオフセット形成されている。これにより、光電変換蓄積部１３または１３Ａから電荷検出部２３（ＦＤ）への電荷転送経路において電位障壁の形成を抑制することができる。また、転送トランジスタ２（ＭＯＳトランジスタ）のチャネル領域を構成するｐ型ウェル領域１４の界面が転送ゲート電極１８の光電変換蓄積部側端面に対して電荷検出部２３（ＦＤ）側に所定値だけ後退しており、結果的に残像発生の原因となる電荷溜り形成が回避される。よって、フォトダイオード１から電荷検出部ＦＤへの信号電荷を完全に転送することができて、ノイズや残像が大幅に少ない高画質な画像を得ることができる。
なお、図５では、ｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃが０.２４μｍの場合に、光電変換蓄積部１３の先端部と転送ゲート電極１８とのオーバーラップ幅ｂを０以下に変化させても残像値を上限スペック値以下にすることはできない。ところが、このｐ型ウェル領域１４の転送ゲート電極端面に対する電荷検出部ＦＤ側への後退幅ｃの値が０.２４μｍを十分に超えて大きい場合には、光電変換蓄積部１３の先端部と転送ゲート電極１８とのオーバーラップ幅ｂが「０」かまたは図８に示すように負の場合（ｂ＜０の場合；電変換蓄積部１３の先端部と転送ゲート電極１８とがオーバーラップしていない場合）であっても、残像をなくすかまたは残像をある程度抑制することができる。この場合について次の実施形態３で説明する。
（実施形態３）
図８（ａ）は、本発明の実施形態３のＭＯＳ型イメージセンサ１０Ｂについて、フォトダイオード部から転送トランジスタを介して電荷検出部に至る信号電荷の転送経路の断面構造図（ｂ＜０の場合）であって、図８（ｂ）および図８（ｃ）は、図８（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、図８（ｂ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布図、図８（ｃ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。
図８（ａ）に示すように、本実施形態３のＭＯＳ型イメージセンサ１０Ｂの単位画素部では、転送ゲート電極１８の光電変換蓄積部側端面に対して信号検出部２３（ＦＤ）側にｐ型ウェル領域１４の界面Ｚが０.２４μｍを超えて十分に後退させる必要がある。このｐ型ウェル領域１４の後退幅ｃは、残像を抑制するために０.４５μｍ以上０.５５μｍ以下（電極幅）、または、残像を無くすために０.５０μｍ以上０.５５μｍ（電極幅）以下の範囲の値に設定される（この場合、転送ゲート電極１８の幅を０.５５μｍ以上としてする）。しかも、ここでは、ｐ型ピンニング層１６が光電変換蓄積部１３Ｂに対して互いの先端部がずれるようにオフセット形成され、ｐ型ピンニング層１６の先端部と転送ゲート電極１８のピンニング層側端面とは一致しているものの、光電変換蓄積部１３Ｂの先端部は転送ゲート電極１８の下方に潜り込んでおらず（転送ゲート電極１８と上下（平面視）でオーバーラップしておらず）、光電変換蓄積部１３Ｂの先端部が転送ゲート電極１８のピンニング層側端面からピンニング層側に後退している（オーバーラップ幅ｂ＜０の場合）。これによって、光電変換蓄積部１３Ｂとｐ型ウェル領域１４との間には、上記実施形態１のようなｎ型半導体基板１１のｎ型低濃度半導体領域２４がより広く存在している。この場合にも、光電変換蓄積部１３Ｂから電荷検出部２３（ＦＤ）への電荷転送経路において、図８（ｃ）に示すように、図１０（ｃ）に示すような電位障壁が形成されるものの、信号電荷は十分に乗り越えられる程度の電位障壁であり、従来のＭＯＳ型イメージセンサでは図１１（ｃ）に示すような電荷溜りの形成もなく、残像をなくするかまたは残像をある程度抑制することができる。
以上により、上記実施形態３によれば、ＭＯＳ型イメージセンサ１０Ｂの単位画素部において、光電変換蓄積部１３Ｂが転送ゲート電極１８に対してオーバーラップしていないが、転送トランジスタ２のチャネル領域を構成するｐ型ウェル領域１４の界面Ｚが転送ゲート電極１８の光電変換蓄積部側端面に対して電荷検出部２３（ＦＤ）側に０.４５μｍ以上に後退しており、結果的に残像発生の原因となる電荷溜り形成が回避可能とされる。よって、フォトダイオード１から電荷検出部ＦＤへの信号電荷を完全に転送することができて、ノイズや残像が大幅に少ない高画質な画像を得ることができる。
また、上記実施形態１〜３によれば、このＭＯＳ型イメージセンサ１０，１０Ａまたは１０Ｂによれば、光電変換蓄積部１３，１３Ａまたは１３Ｂが素子分離領域１５に対してｐ型ウェル領域１４によって分離されている。これにより、半導体基板１１とシリコン酸化膜からなる絶縁膜１７との界面で発生するノイズ電荷が光電変換蓄積部１３，１３Ａまたは１３Ｂに流入して暗電圧成分となることを抑制することができる。
さらに、このＭＯＳ型イメージセンサ１０，１０Ａまたは１０Ｂによれば、ｐ型ピンニング層１６の端部が転送ゲート電極１８のフォトダイオード側端部に一致しており、光電変換蓄積部１３，１３Ａまたは１３Ｂがｎ型半導体基板の１１の表面に露出されていない。ｎ型半導体基板１１の表面はゲート電極形成時のドライエッチング工程などにおいてプラズマダメージを受けることにより、ｎ型半導体基板１１と絶縁膜１７との界面準位密度が高くなるため、特に、ノイズ電荷の発生が多くなるが、光電変換蓄積部１３のｎ型半導体基板１１の表面への露出を防ぐことにより、暗電圧成分となるこれらのノイズ電荷は光電変換蓄積部１３，１３Ａまたは１３Ｂに流れ込まない。
さらに、このＭＯＳ型イメージセンサ１０，１０Ａまたは１０Ｂによれば、転送トランジスタ２のｐ型ウェル領域１４と、画素内回路部を構成するリセットトランジスタ４、増幅トランジスタ３および画素選択トランジスタ５の各ｐ型ウェル領域２２とを異なる不純物濃度とすることが可能であり、転送トランジスタ２の転送特性を低下させることなく、画素内回路の微細化を実現することができる。
（実施形態４）
図９は、本発明の実施形態４として、本発明の実施形態１の単位画素部を有する固体撮像素子としてのＭＯＳ型イメージセンサを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。
図９において、本実施形態３の電子情報機器７０は、上記実施形態１の単位画素部（または上記実施形態２または３の単位画素部）を有するＭＯＳ型イメージセンサ１０（または１０Ａまたは１０Ｂ）を撮像駆動して撮像信号を得、これに所定の信号処理を行って画像信号を得る固体撮像装置３０と、固体撮像装置３０からの高品位な画像信号を記録用に所定の信号処理した後にデータ記録可能とする記録メディアなどのメモリ部４０と、この固体撮像装置３０からの高品位な画像信号を表示用に所定の信号処理した後に液晶表示画面などの表示画面上に表示可能とする液晶表示装置などの表示手段５０と、この固体撮像装置３０からの高品位な画像信号を通信用に所定の信号処理をした後に通信処理可能とする送受信装置などの通信手段６０とを有している。
この電子情報機器７０としては、例えばデジタルビデオカメラ、デジタルスチルカメラなどのデジタルカメラや、監視カメラ、ドアホンカメラ、車載カメラおよびテレビジョン電話用カメラなどの画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの画像入力デバイスを有した電子機器が考えられる。
以上により、本実施形態４によれば、固体撮像装置３０からの低ノイズで残像のない高品位な画像信号に基づいて、これを表示画面上に良好に表示したり、これを紙面にて良好にプリントアウトしたり、これを通信データとして有線または無線にて良好に通信したり、これをメモリ部４０に所定のデータ圧縮処理を行って良好に記憶したり、各種データ処理良好に行うことができる。
なお、本発明の電子情報機器は、本実施形態４の電子情報機器７０の他に、この固体撮像装置３０からの高品位な画像信号を印刷（印字）して出力（プリントアウト）する画像出力手段をさらに有していてもよく、また、本発明の電子情報機器は、この固体撮像装置３０の他に、メモリ部４０、表示手段５０、通信手段６０および画像出力手段のうちの少なくともいずれかを有していてもよい。
また、上記実施形態１〜４では、信号電荷として電子を採用し、第１導電型をｎ型、第２導電型をｐ型としたが、本発明では、フォトダイオード、ＭＯＳトランジスタ、各不純物層や駆動電圧など、全ての極性を反対にして、信号電荷として正孔を採用しても良いことは言うまでもない。
さらに、上記実施形態１〜４では、単位画素部の構成として、フォトダイオード１以外に、転送トランジスタ２、リセットトランジスタ４、増幅トランジスタ３および画素選択トランジスタ５からなる回路構成を用いたが、画素内回路の構成はフォトダイオード１で変換されて得られた信号を増幅する増幅トランジスタ３と、この信号をリセットするリセットトランジスタ４を有するものであればよく、その他のトランジスタ、例えば画素選択トランジスタ５は必要に応じて用いればよい。
以上のように、本発明の好ましい実施形態１〜４を用いて本発明を例示してきたが、本発明は、この実施形態１〜４に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜４の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
本発明は、被写体からの画像光を光電変換して撮像する半導体素子で構成された固体撮像素子、特に、低電圧駆動が可能なＭＯＳ型イメージセンサなどの固体撮像素子、この固体撮像素子を、画像入力デバイスとして撮像部に用いた例えばデジタルビデオカメラおよびデジタルスチルカメラなどのデジタルカメラや、各種画像入力カメラ、スキャナ、ファクシミリ、カメラ付き携帯電話装置などの電子情報機器の分野において、転送トランジスタのチャネル領域を構成する第２導電型ウェル領域が、光電変換蓄積部側のゲート電極端面に対して電荷検出部側に後退しているため、従来のＭＯＳ型イメージセンサのような電荷溜りを防ぎ、残像を解消することができる。
また、光電変換蓄積部の端部が転送トランジスタの転送ゲート電極下に潜り込んで互いにオーバーラップしているため、従来のＭＯＳ型イメージセンサのように、光電変換蓄積部から電荷検出部への転送経路に電位障壁が生じるのを防ぐことができる。
さらに、光電変換蓄積部と第２導電型ウェル領域間に半導体基板の低濃度第１導電型半導体領域が形成される。この第１導電型低濃度半導体領域によって、光電変換蓄積部の転送ゲート電極に対するオーバーラップ幅を小さくすることができて、図１１（ｃ）に示した従来のＭＯＳ型イメージセンサのような電荷溜りが発生することをより確実に防ぎ、残像発生の原因を解消することができる。
さらに、光電変換蓄積部と半導体基板表面とを分離する第２導電型半導体ピンニング層を光電変換蓄積部上に形成している。この第２導電型半導体ピンニング層によって低ノイズ化を図ることができる。
この場合、光電変換蓄積部の半導体基板表面側を、第２導電型半導体ピンニング層と転送ゲート電極によって完全に覆い、光電変換蓄積部を半導体基板表面に露出させないことによって、暗電圧成分をより確実に低減させて、ノイズがより少ない画像を得ることができる。
さらに、光電変換蓄積部を、半導体基板と絶縁膜との界面を有する素子分離領域と直に接しないように、第２導電型ウェル領域によって分離することによって、暗電圧成分を低減させて、ノイズがより少ない画像を得ることができる。
さらに、転送トランジスタのウェル領域と、画素内回路部を構成するトランジスタのウェル領域とにおいて、各不純物濃度を各々独立して設定することによって、転送トランジスタの転送特性を低下させることなく、画素内回路を微細化させることが可能となる。これによって、高画質な画像が得られ、微細化された固体撮像素子を実現することができる。
本発明の実施形態１に係るＭＯＳ型イメージセンサについて、単位画素部としての１画素分の構成例を示す回路図である。 本発明の実施形態１のＭＯＳ型イメージセンサについて、単位画素部毎のレイアウト構成例を示す平面図である。 図２のＡ−Ａ‘線部分の縦断面図である。 （ａ）は、本発明の実施形態１のＭＯＳ型イメージセンサについて、フォトダイオード部から転送トランジスタを介して電荷検出部に至る信号電荷の転送経路の断面構造図（０＜ｂ＜ｃの場合）であって、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。 本発明者らが本発明のＭＯＳ型イメージセンサの試作品を用いて測定した、光電変換蓄積部とｐ型ウェル領域との位置関係に対する残像発生の依存性を示すグラフであって、ｐ型ウェル領域の後退幅ｃを０．１５μｍおよび０．２４μｍに固定した場合のオーバーラップ量ｂと残像発生の依存性を示すグラフである。 本発明者らが本発明のＭＯＳ型イメージセンサの試作品を用いて測定した、光電変換蓄積部とｐ型ウェル領域との位置関係に対する残像発生の依存性を示すグラフであって、オーバーラップ量ｂを０．２０μｍに固定した場合のｐ型ウェル領域の後退幅ｃと残像発生の依存性を示すグラフである。 （ａ）は、本発明の実施形態２のＭＯＳ型イメージセンサについて、フォトダイオード部から転送トランジスタを介して電荷検出部に至る信号電荷の転送経路の断面構造図（ｂ≧ｃ＞０の場合）であって、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。 （ａ）は、本発明の実施形態３のＭＯＳ型イメージセンサについて、フォトダイオード部から転送トランジスタを介して電荷検出部に至る信号電荷の転送経路の断面構造図（ｂ＜０の場合）であって、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがローレベルであるときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送制御信号としての転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。 本発明の実施形態４として、本発明の実施形態１の単位画素部１０を有する固体撮像素子としてのＭＯＳ型イメージセンサを撮像部に用いた電子情報機器の概略構成例を示すブロック図である。 （ａ）は、埋め込み型フォトダイオードを有する従来のＭＯＳ型イメージセンサについて、単位画素部としての１画素分の断面構造図、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルのときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルのときのポテンシャル分布図である。 （ａ）は、特許文献１に開示されている従来の固体撮像素子の一例であるＭＯＳ型イメージセンサについて、単位画素部としての１画素分の断面構造図、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルであるときのポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルであるときのポテンシャル分布図である。 （ａ）は、従来の固体撮像素子の他の一例であるＭＯＳ型イメージセンサについて、単位画素部としての１画素分の断面構造図、（ｂ）および（ｃ）は、（ａ）において点線でａ−ａ‘で示す、光電変換蓄積部と、転送ゲート電極下のチャネル領域と、電荷検出部からなる信号電荷の転送経路におけるポテンシャル分布図であって、（ｂ）は、転送ゲート電極に印加される転送パルスφＴＸがローレベルの場合のポテンシャル分布図、（ｃ）は、転送ゲート電極に印加される転送パルスφＴＸがハイレベルの場合のポテンシャル分布図である。
符号の説明
１ 埋め込み型フォトダイオード
２ 転送トランジスタ
３ 増幅トランジスタ
４ リセットトランジスタ
５ 画素選択トランジスタ
６ 出力信号線
７ 転送信号線
８ リセット信号線
９ 画素選択信号線
１０，１０Ａ，１０Ｂ ＭＯＳ型イメージセンサ
１１ 半導体基板（半導体基板領域）
１２ 埋め込み半導体層
１３，１３Ａ，１３Ｂ 光電変換蓄積部
１４ 第１の半導体ウェル領域
１５ 素子分離領域
１６ ピンニング層
１７ 絶縁膜
１８ 転送ゲート電極
１９ リセットトランジスタのゲート電極
２０ 増幅トランジスタのゲート電極
２１ 画素選択トランジスタのゲート電極
２２ 第２の半導体ウェル領域
２３ 電荷検出部
２４ 低濃度半導体領域
３０ 固体撮像装置
４０ メモリ部
５０ 表示手段
６０ 通信手段
７０ 電子情報機器

Claims (29)

  1. 半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層と、該光電変換蓄積部から該信号電荷を電荷検出部に転送可能とする転送トランジスタのチャネル領域を構成する第２導電型ウェル領域および、該転送トランジスタのゲート電極とを有し、
    残像を抑制するように、該第２導電型ウェル領域は該光電変換蓄積部側の該ゲート電極端面に対して該電荷検出部側に後退して形成されており、
    該光電変換蓄積部を構成する第１導電型半導体領域と該チャネル領域を構成する第２導電型ウェル領域との間に、該第１導電型半導体領域よりも低不純物濃度の低濃度第１導電型半導体領域が設けられている固体撮像素子。
  2. 前記第２導電型ウェル領域は、前記光電変換蓄積部に対して該電荷検出部側に後退して形成されている請求項１に記載の固体撮像素子。
  3. 前記光電変換蓄積部はその端部が前記ゲート電極下に位置して平面視で該ゲート電極とオーバーラップしている請求項１または２に記載の固体撮像素子。
  4. 撮像画像に残像が現れないように、平面視で前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅と、前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅とが設定されている請求項３に記載の固体撮像素子。
  5. 前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅は、前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅が０．２４μｍの場合に、０．０６μｍ以上０．２４μｍ未満の範囲に設定されている請求項３または４に記載の固体撮像素子。
  6. 前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅は、０.２０μｍ±０．０５μｍの範囲に設定されている請求項５に記載の固体撮像素子。
  7. 前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅は、前記光電変換蓄積部と前記ゲート電極とのオーバーラップ幅が０.２０μｍの場合に、０.２０μｍを超え０.４０μｍ以下の範囲に設定されている請求項３または４に記載の固体撮像素子。
  8. 前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅は、０.２４μｍ以上０.３０μｍ以下の範囲に設定されている請求項７に記載の固体撮像素子。
  9. 前記第２導電型半導体ピンニング層が前記光電変換蓄積部に対してオフセット形成されている請求項１に記載の固体撮像素子。
  10. 前記光電変換蓄積部上の半導体基板表面側が、前記第２導電型半導体ピンニング層と前記ゲート電極とによって完全に覆われている請求項１または９に記載の固体撮像素子。
  11. 前記第２導電型半導体ピンニング層の電荷検出部側端部と前記ゲート電極の光電変換蓄積部側端部とが一致している請求項１、９および１０のいずれかに記載の固体撮像素子。
  12. 前記低濃度第１導電型半導体領域は第１導電型半導体基板領域である請求項１に記載の固体撮像素子。
  13. 前記光電変換蓄積部を構成する第１導電型半導体領域の不純物濃度は、１×１０１７ｃｍ−３〜４×１０１７ｃｍ−３の範囲に設定されている請求項１に記載の固体撮像素子。
  14. 前記低濃度第１導電型半導体領域の不純物濃度は、１×１０１４ｃｍ−３〜１×１０１５ｃｍ−３の範囲に設定されている請求項１または１２に記載の固体撮像素子。
  15. 前記光電変換蓄積部は、平面視でその周囲が、前記単位画素部を分離する素子分離領域と接しないように、前記チャネル領域を構成する第２導電型ウェル領域と同じウェル領域によって覆われている請求項１に記載の固体撮像素子。
  16. 前記単位画素部は、マトリクス状に複数配列されている請求項１に記載の固体撮像素子。
  17. 半導体基板に設けられた単位画素部として、光を信号電荷に光電変換して蓄積する光電変換蓄積部を構成する第１導電型半導体領域と、該光電変換蓄積部と該半導体基板の表面とを分離する第２導電型半導体ピンニング層と、該光電変換蓄積部から該信号電荷を電荷検出部に転送可能とする転送トランジスタのチャネル領域を構成する第２導電型ウェル領域および、該転送トランジスタのゲート電極とを有し、
    残像を抑制するように、該第２導電型ウェル領域は該光電変換蓄積部側の該ゲート電極端面に対して該電荷検出部側に後退して形成されており、
    該単位画素部は、画素内回路部として、該転送トランジスタから該電荷検出部に読み出された信号電圧に応じて増幅した信号を出力する増幅トランジスタと、該電荷検出部を所定の電圧にリセット可能とするリセットトランジスタとを有し、
    該画素内回路部の各トランジスタチャネル領域を構成する第２導電型ウェル領域と、該転送トランジスタのチャネル領域を構成する第２導電型ウェル領域とは不純物濃度が互いに異なっている固体撮像素子。
  18. 前記単位画素部は、画素内回路部として、前記転送トランジスタから前記電荷検出部に読み出された信号電圧に応じて増幅した信号を出力する増幅トランジスタと、該電荷検出部を所定の電圧にリセット可能とするリセットトランジスタとを有する請求項１または１６に記載の固体撮像素子。
  19. 前記画素内回路部として、前記増幅トランジスタからの信号を出力信号線に読み出し可能とする画素選択トランジスタをさらに有する請求項１８に記載の固体撮像素子。
  20. 前記画素内回路部の各トランジスタチャネル領域を構成する第２導電型ウェル領域と、該転送トランジスタのチャネル領域を構成する第２導電型ウェル領域とは不純物濃度が互いに異なっている請求項１８または１９に記載の固体撮像素子。
  21. 前記画素内回路部の各トランジスタチャネル領域を構成する第２導電型ウェル領域と、前記転送トランジスタのチャネル領域を構成する第２導電型ウェル領域との各不純物濃度がそれぞれ独立して設定制御されている請求項１７〜２０のいずれかに記載の固体撮像素子。
  22. 前記画素内回路部におけるトランジスタチャネル領域を構成する第２導電型ウェル領域の不純物濃度は、２×１０１７ｃｍ−３±１×１０１７ｃｍ−３の範囲に設定され、前記転送トランジスタのチャネル領域を構成する第２導電型ウェル領域の不純物濃度は、３×１０１６ｃｍ−３〜１×１０１７ｃｍ−３の範囲に設定されている請求項１７〜２１のいずれかに記載の固体撮像素子。
  23. 前記光電変換蓄積部が埋め込み型フォトダイオードから構成されている請求項１〜３のいずれかに記載の固体撮像素子。
  24. 前記光電変換蓄積部と第１導電型半導体基板領域とを分離する第２導電型半導体層が設けられ、該光電変換蓄積部を構成する第１導電型半導体領域が、該第２導電型半導体層と、平面視で該光電変換蓄積部の周囲を囲むように設けられた第２導電型ウェル領域と、該光電変換蓄積部上に設けられた第２導電型半導体ピンニング層とによって埋め込まれて埋め込み型フォトダイオードが構成されている請求項１〜３および２３のいずれかに記載の固体撮像素子。
  25. 前記第１導電型がｎ型であり、前記第２導電型がｐ型であるか、または、該第１導電型がｐ型であり、該第２導電型がｎ型である請求項１に記載の固体撮像素子。
  26. 前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅は、０.４５μｍ以上０.５５μｍ以下の範囲に設定されている請求項１に記載の固体撮像素子。
  27. 前記光電変換蓄積部は、光電変換部と電荷蓄積部とが一体的に構成されており、平面視で受光部全域を覆っている請求項１に記載の固体撮像素子。
  28. 前記第２導電型ウェル領域の前記ゲート電極端面に対する前記電荷検出部側への後退幅が、電荷転送時に電荷転送が可能な程度の電位障壁以下のレベルになるように設定されている請求項１に記載の固体撮像素子。
  29. 請求項１〜２８のいずれかに記載の固体撮像素子を撮像部に用いた電子情報機器。
JP2006241993A 2006-09-06 2006-09-06 固体撮像素子および電子情報機器 Active JP4859045B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006241993A JP4859045B2 (ja) 2006-09-06 2006-09-06 固体撮像素子および電子情報機器
PCT/JP2007/067150 WO2008029772A1 (fr) 2006-09-06 2007-09-03 Élément d'imagerie semi-conducteur et dispositif d'information électronique
TW96133306A TWI420658B (zh) 2006-09-06 2007-09-06 固體攝像元件及電子資訊機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006241993A JP4859045B2 (ja) 2006-09-06 2006-09-06 固体撮像素子および電子情報機器

Publications (2)

Publication Number Publication Date
JP2008066480A JP2008066480A (ja) 2008-03-21
JP4859045B2 true JP4859045B2 (ja) 2012-01-18

Family

ID=39157198

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006241993A Active JP4859045B2 (ja) 2006-09-06 2006-09-06 固体撮像素子および電子情報機器

Country Status (3)

Country Link
JP (1) JP4859045B2 (ja)
TW (1) TWI420658B (ja)
WO (1) WO2008029772A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200903790A (en) * 2007-04-18 2009-01-16 Rosnes Corp Solid-state imaging device
US20090243025A1 (en) * 2008-03-25 2009-10-01 Stevens Eric G Pixel structure with a photodetector having an extended depletion depth
JP2010206174A (ja) * 2009-02-06 2010-09-16 Canon Inc 光電変換装置およびその製造方法ならびにカメラ
JP2015084425A (ja) * 2009-02-06 2015-04-30 キヤノン株式会社 光電変換装置およびその製造方法ならびにカメラ
JP2010206173A (ja) 2009-02-06 2010-09-16 Canon Inc 光電変換装置およびカメラ
JP4832541B2 (ja) * 2009-03-17 2011-12-07 シャープ株式会社 固体撮像素子および電子情報機器
JP5215963B2 (ja) 2009-04-10 2013-06-19 シャープ株式会社 固体撮像素子およびその駆動方法、固体撮像素子の製造方法、電子情報機器
JP2012244125A (ja) 2011-05-24 2012-12-10 Toshiba Corp 固体撮像装置及びその製造方法
JP2013012551A (ja) 2011-06-28 2013-01-17 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP5508356B2 (ja) * 2011-07-26 2014-05-28 シャープ株式会社 固体撮像装置およびその駆動方法、固体撮像装置の製造方法、並びに電子情報機器
JP6595750B2 (ja) * 2014-03-14 2019-10-23 キヤノン株式会社 固体撮像装置及び撮像システム
JP6399301B2 (ja) * 2014-11-25 2018-10-03 セイコーエプソン株式会社 固体撮像装置およびその製造方法
JP6650909B2 (ja) * 2017-06-20 2020-02-19 キヤノン株式会社 撮像装置、撮像システム、移動体、および、撮像装置の製造方法
CN107895732B (zh) * 2017-11-10 2020-07-31 中国电子科技集团公司第四十四研究所 大满阱容量的ccd
CN113066810B (zh) * 2021-03-25 2022-09-06 中国科学院半导体研究所 像素器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815791B1 (en) * 1997-02-10 2004-11-09 Fillfactory Buried, fully depletable, high fill factor photodiodes
EP1109229A3 (en) * 1999-12-14 2008-03-26 Fillfactory N.V. Buried, fully depletable, high fill factor photodiodes
JP4470734B2 (ja) * 2002-05-14 2010-06-02 ソニー株式会社 半導体装置とその製造方法、並びに電子機器
JP4479167B2 (ja) * 2003-05-27 2010-06-09 ソニー株式会社 固体撮像素子および固体撮像素子の製造方法
US6900484B2 (en) * 2003-07-30 2005-05-31 Micron Technology, Inc. Angled pinned photodiode for high quantum efficiency
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置

Also Published As

Publication number Publication date
TWI420658B (zh) 2013-12-21
WO2008029772A1 (fr) 2008-03-13
JP2008066480A (ja) 2008-03-21
TW200832690A (en) 2008-08-01

Similar Documents

Publication Publication Date Title
JP4859045B2 (ja) 固体撮像素子および電子情報機器
US11570388B2 (en) Solid-state imaging device and driving method thereof, and electronic apparatus
JP5215963B2 (ja) 固体撮像素子およびその駆動方法、固体撮像素子の製造方法、電子情報機器
US8946794B2 (en) Image sensor
JP2015053411A (ja) 固体撮像素子、固体撮像素子の製造方法、および電子機器
US8264013B2 (en) Solid-state image capturing device and electronic information device
KR20100090189A (ko) 고체 촬상 장치, 고체 촬상 장치의 제조 방법, 고체 촬상 장치의 구동 방법, 전자 기기
JP2011159757A (ja) 固体撮像装置とその製造方法、固体撮像装置の駆動方法、及び電子機器
KR20160077055A (ko) 고체 촬상 소자 및 그 제조 방법, 및 전자 기기
KR20150002593A (ko) 고체 촬상 장치 및 전자 기기
US20130050552A1 (en) Solid-state imaging apparatus, method of manufacturing solid-state imaging apparatus, and electronic apparatus
US20100066882A1 (en) Solid-state image capturing element and electronic information device
JP4241527B2 (ja) 光電変換素子
JP5319965B2 (ja) 増幅型固体撮像素子および電子情報機器
JP2005167588A (ja) 固体撮像素子の駆動方法、固体撮像装置
JP5693871B2 (ja) 固体撮像素子および電子情報機器
JP2012084748A (ja) 固体撮像素子および電子情報機器
JP5706212B2 (ja) 固体撮像素子およびその製造方法、電子情報機器
JP2009182047A (ja) 固体撮像素子および電子情報機器
JP2011155072A (ja) 固体撮像素子および電子情報機器
JP2014033149A (ja) 固体撮像素子およびその製造方法、電子情報機器
JP2012104664A (ja) 半導体装置およびその製造方法、固体撮像素子、電子情報機器
JP5697961B2 (ja) 固体撮像素子およびその製造方法、電子情報機器
JP2011003737A (ja) 固体撮像素子、撮像装置
JP2011119309A (ja) 固体撮像素子および電子情報機器

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111027

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111027

R150 Certificate of patent or registration of utility model

Ref document number: 4859045

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D04