JP2012204583A - トンネルトランジスタの製造方法 - Google Patents
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Abstract
【課題】１回のリソグラフィ工程によりセルフアラインでトンネルトランジスタを製造する方法を提供する。
【解決手段】ゲート絶縁膜及びゲート電極が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型不純物を半導体基板に導入しソースを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート電極を形成した後、第２導電型不純物を半導体基板に導入しドレインを形成する工程を含むトンネルトランジスタの製造方法。
【選択図】図８
【解決手段】ゲート絶縁膜及びゲート電極が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型不純物を半導体基板に導入しソースを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート電極を形成した後、第２導電型不純物を半導体基板に導入しドレインを形成する工程を含むトンネルトランジスタの製造方法。
【選択図】図８
Description
本発明は、トンネルトランジスタの製造方法に関するものである。
トンネル電流をゲート電圧で制御することで動作するトンネルトランジスタは、半導体集積回路の基本素子として現在用いられている電界効果トランジスタに比べて低電圧で動作可能であるという特徴を持つ（例えば、非特許文献１参照）。トンネルトランジスタを半導体集積回路の基本素子として用いることによって、半導体集積回路の消費電力の低減化を図ることができる。
トンネルトランジスタは、ソース領域とドレイン領域とが反対の導電型を有することを特徴とする。それゆえに従来型電界効果トランジスタのように、セルフアラインでソース領域とドレイン領域とを同時に形成することができない。
平面型トンネルトランジスタの製造方法は、例えば特許文献１、２に記載されている。
平面型トンネルトランジスタの製造方法は、例えば特許文献１、２に記載されている。
W.Y.Choi et al., IEEE Electron Device Letters vol.28, p743(2007)
従来のトンネルトランジスタの製造方法では、その構造上複雑なマスク工程を必要としていた。
したがって本発明は、複雑なマスク工程を必要とすることなく、１回のリソグラフィ工程によるセルフアラインで、トンネルトランジスタを製造する方法を提供することを課題とする。
したがって本発明は、複雑なマスク工程を必要とすることなく、１回のリソグラフィ工程によるセルフアラインで、トンネルトランジスタを製造する方法を提供することを課題とする。
上記の課題は、以下のトンネルトランジスタの製造方法によって解決される。
（１）ゲート絶縁膜となる層及びゲート電極となる層が積層された半導体基板上に第１の膜を形成しリソグラフィにより第２の膜の形成位置を画定する工程と、第１の膜の端部に第１の膜とは薬品選択性が異なりゲート電極位置を画定する第２の膜を形成する工程と、第１及び第２の膜をマスクにゲート絶縁膜となる層及びゲート電極となる層を選択的に除去してゲート絶縁膜及びゲート電極の一端を画定する工程と、第１及び第２の膜をマスクにして第１導電型又は第２導電型の不純物を半導体基板に導入しソース又はドレインを形成する工程と、半導体基板全面に第１の膜とは薬品選択性が異なる第３の膜を被覆する工程と、該第３の膜の一部を除去することにより第１の膜の表面を露出する工程と、該第１の膜を選択的に除去する工程と、第２及び第３の膜をマスクにしてゲート絶縁膜となる層及びゲート電極となる層を選択的に除去し、ゲート絶縁膜及びゲート電極を形成した後、第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程を含むことを特徴とするトンネルトランジスタの製造方法。
（２）ゲート絶縁膜となる層及びゲート電極となる層が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第２の絶縁膜の形成位置を画定する工程と、第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート絶縁膜となる層及びゲート電極となる層を選択的に除去してゲート絶縁膜及びゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型又は第２導電型の不純物を半導体基板に導入しソース又はドレインを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより第１の絶縁膜の表面を露出する工程と、該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート絶縁膜となる層及びゲート電極となる層を選択的に除去し、ゲート絶縁膜及びゲート電極を形成した後、第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程を含むことを特徴とするトンネルトランジスタの製造方法。
（３）上記第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程において、上記第２導電型又は第１導電型の不純物は、半導体基板に斜めイオン注入して導入することを特徴とする（２）に記載のトンネルトランジスタの製造方法。
（４）上記第２及び第３の絶縁膜をマスクにして第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程の後に、上記第２及び第３の絶縁膜を除去する工程、及びドレイン又はソース上に金属層を堆積し、加熱することによりドレイン又はソースの一部に金属・半導体合金電極を形成する工程をさらに含むことを特徴とする（２）又は（３）に記載のトンネルトランジスタの製造方法。
（５）上記半導体基板はＳｉ基板であることを特徴とする（２）ないし（４）のいずれかに記載のトンネルトランジスタの製造方法。
（６）上記金属・半導体合金電極は、ＮｉＳｉ２であることを特徴とする（４）又は（５）に記載のトンネルトランジスタの製造方法。
（１）ゲート絶縁膜となる層及びゲート電極となる層が積層された半導体基板上に第１の膜を形成しリソグラフィにより第２の膜の形成位置を画定する工程と、第１の膜の端部に第１の膜とは薬品選択性が異なりゲート電極位置を画定する第２の膜を形成する工程と、第１及び第２の膜をマスクにゲート絶縁膜となる層及びゲート電極となる層を選択的に除去してゲート絶縁膜及びゲート電極の一端を画定する工程と、第１及び第２の膜をマスクにして第１導電型又は第２導電型の不純物を半導体基板に導入しソース又はドレインを形成する工程と、半導体基板全面に第１の膜とは薬品選択性が異なる第３の膜を被覆する工程と、該第３の膜の一部を除去することにより第１の膜の表面を露出する工程と、該第１の膜を選択的に除去する工程と、第２及び第３の膜をマスクにしてゲート絶縁膜となる層及びゲート電極となる層を選択的に除去し、ゲート絶縁膜及びゲート電極を形成した後、第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程を含むことを特徴とするトンネルトランジスタの製造方法。
（２）ゲート絶縁膜となる層及びゲート電極となる層が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第２の絶縁膜の形成位置を画定する工程と、第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート絶縁膜となる層及びゲート電極となる層を選択的に除去してゲート絶縁膜及びゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型又は第２導電型の不純物を半導体基板に導入しソース又はドレインを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより第１の絶縁膜の表面を露出する工程と、該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート絶縁膜となる層及びゲート電極となる層を選択的に除去し、ゲート絶縁膜及びゲート電極を形成した後、第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程を含むことを特徴とするトンネルトランジスタの製造方法。
（３）上記第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程において、上記第２導電型又は第１導電型の不純物は、半導体基板に斜めイオン注入して導入することを特徴とする（２）に記載のトンネルトランジスタの製造方法。
（４）上記第２及び第３の絶縁膜をマスクにして第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程の後に、上記第２及び第３の絶縁膜を除去する工程、及びドレイン又はソース上に金属層を堆積し、加熱することによりドレイン又はソースの一部に金属・半導体合金電極を形成する工程をさらに含むことを特徴とする（２）又は（３）に記載のトンネルトランジスタの製造方法。
（５）上記半導体基板はＳｉ基板であることを特徴とする（２）ないし（４）のいずれかに記載のトンネルトランジスタの製造方法。
（６）上記金属・半導体合金電極は、ＮｉＳｉ２であることを特徴とする（４）又は（５）に記載のトンネルトランジスタの製造方法。
本発明によれば、リソグラフィ工程が１回で済む。すなわち、マスク枚数が１枚で済む利点がある。
さらに、リソグラフィの位置精度に依存せずゲート長を決定できるので、微細なトンネルトランジスタの製造が可能となる。
さらに、リソグラフィの位置精度に依存せずゲート長を決定できるので、微細なトンネルトランジスタの製造が可能となる。
(実施例）
本発明に係るトンネルトランジスタの製造工程について、図１〜８を参照して詳細に説明する。
本発明に係るトンネルトランジスタの製造工程について、図１〜８を参照して詳細に説明する。
半導体基板１上にゲート絶縁膜となる層２、ゲート電極となる層３及び第１の膜４を順次堆積する。
実施例では、半導体基板１としてＳｉ基板を用い、その上にゲート絶縁層２としてＨｆＡｌＯｘ（ハフニウムアルミニウムオキサイド）をＡＬＤ法によって堆積し、さらにゲート電極層３としてＴａＮ（タンタルナイトライド）とポリシリコンの２層をそれぞれスパッタ法及びＣＶＤ法で堆積する。さらに第１の膜４として実施例ではＳｉＮ（シリコンナイトライド）をＣＶＤ法で堆積する。
実施例では、半導体基板１としてＳｉ基板を用い、その上にゲート絶縁層２としてＨｆＡｌＯｘ（ハフニウムアルミニウムオキサイド）をＡＬＤ法によって堆積し、さらにゲート電極層３としてＴａＮ（タンタルナイトライド）とポリシリコンの２層をそれぞれスパッタ法及びＣＶＤ法で堆積する。さらに第１の膜４として実施例ではＳｉＮ（シリコンナイトライド）をＣＶＤ法で堆積する。
次にリソグラフィ工程とエッチングにより、第１の膜４を加工し、部分的にゲート電極層３を表出させる（図１参照）。第１の膜４の端部位置で次工程で形成される第２の膜５の位置が画定される。
実施例では、リソグラフィはネガレジストを用いた液浸リソグラフィ法で、エッチングは反応性イオンエッチングで行う。
実施例では、リソグラフィはネガレジストを用いた液浸リソグラフィ法で、エッチングは反応性イオンエッチングで行う。
次に第２の膜５を堆積し、加工してサイドウォールを形成する（図２参照）。
実施例では、ＳｉＯ２をＣＶＤ法で堆積し、これを反応性イオンエッチングにより堆積膜厚等量分だけエッチングし、サイドウォールを形成する。この加工された第２の膜５によってトンネルトランジスタのゲート位置が画定される。
実施例では、ＳｉＯ２をＣＶＤ法で堆積し、これを反応性イオンエッチングにより堆積膜厚等量分だけエッチングし、サイドウォールを形成する。この加工された第２の膜５によってトンネルトランジスタのゲート位置が画定される。
次にゲート電極となる層３とゲート絶縁膜となる層２を、第１の膜４と第２の膜５とをマスクとして選択的にエッチングし、ゲート電極及びゲート絶縁膜の端部位置を画定する。
次にトンネルトランジスタのソース又はドレインとなる領域の半導体基板１を表出させ、第１又は第２の導電型の不純物を導入しソース又はドレイン領域を形成する（図３参照）。
次にトンネルトランジスタのソース又はドレインとなる領域の半導体基板１を表出させ、第１又は第２の導電型の不純物を導入しソース又はドレイン領域を形成する（図３参照）。
実施例では、反応性イオンエッチングによりポリシリコン／ＴａＮのゲート電極層３を選択エッチングし、その後フッ酸によりＨｆＡｌＯｘのゲート絶縁層２をエッチングする。このエッチング工程において、第２の膜５が部分的もしくは全体的に除去されることは問題にならない。不純物の導入は例えばイオン注入によって行う。
次に第３の膜６を堆積する（図４参照）。ここで、第３の膜６と第２の膜５は同一の材料であってもよい。実施例では、ＣＶＤ法によってＳｉＯ２を堆積する。
次に第３の膜６を加工し、第１の膜４を露出させる（図５参照）。例えば、ＣＭＰ（化学機械研磨）によって行う。
次に第３の膜６を加工し、第１の膜４を露出させる（図５参照）。例えば、ＣＭＰ（化学機械研磨）によって行う。
次に第１の膜４を第２の膜５及び第３の膜６に対して選択的に除去する（図６参照）。
実施例では、リン酸（Ｈ３ＰＯ４）によってＳｉＮ（第１の膜４）をＳｉＯ２（第２の膜５及び第３の膜６）と選択的に除去する。
実施例では、リン酸（Ｈ３ＰＯ４）によってＳｉＮ（第１の膜４）をＳｉＯ２（第２の膜５及び第３の膜６）と選択的に除去する。
次に第２の膜５及び第３の膜６をマスクとして、ゲート電極１０とゲート絶縁膜９とを画定する。次いでトンネルトランジスタのドレイン又はソースとなる領域の半導体基板１を表出させ、第１又は第２の導電型の不純物を導入しソース又はドレイン領域を形成する（図７参照）。
実施例では、反応性イオンエッチングによりポリシリコン／ＴａＮのゲート電極となる層３を選択エッチングし、その後フッ酸によりＨｆＡｌＯｘのゲート絶縁膜となる層２をエッチングする。この際、第２の膜５及び第３の膜６が部分的に除去されることは問題にならない。半導体基板１を表出させたら、不純物を導入し、トンネルトランジスタのドレイン又はソースとなる領域を形成する（図７参照）。これは、例えばイオン注入によって行う。
最後に第２の膜５及び第３の膜６を除去し、トンネルトランジスタが完成する。例えば、フッ酸によってＳｉＯ２（第２の膜５及び第３の膜６）をエッチングする（図８参照）。
なお、この実施例では図中でゲート電極の左側をソース、右側をドレインとしたが、逆であっても問題はない。
なお、この実施例では図中でゲート電極の左側をソース、右側をドレインとしたが、逆であっても問題はない。
(変形例）
本発明に係るトンネルトランジスタの製造工程の変形例について、図９〜１０を参照して説明する。
本発明に係るトンネルトランジスタの製造工程の変形例について、図９〜１０を参照して説明する。
図７において、トンネルトランジスタのドレイン又はソース８となる領域の半導体基板１を表出させるまでの工程は、実施例のものと同一である。ここでは、領域８をドレインであるとして説明する。このとき、不純物導入工程として斜めイオン注入法を用いると、影効果によってドレインがゲート構造端部から離れたところに形成される（オフセットドレイン構造）。
最終的なトンネルトランジスタの構造を図１０に示す。
最終的なトンネルトランジスタの構造を図１０に示す。
このように、本発明による製造プロセスはオフセットドレイン構造を持つトンネルトランジスタの製造プロセスにも用いることができる。
オフセットドレイン構造の効果については例えば特許文献３（特開２００８−２５２０８６号公報）に記載されている。
なお、図３における不純物導入時に斜めイオン注入法を用いれば、領域７をドレインとする場合にもオフセットドレイン構造をもつトンネルトランジスタを作製できる。
オフセットドレイン構造の効果については例えば特許文献３（特開２００８−２５２０８６号公報）に記載されている。
なお、図３における不純物導入時に斜めイオン注入法を用いれば、領域７をドレインとする場合にもオフセットドレイン構造をもつトンネルトランジスタを作製できる。
(他の変形例）
本発明に係るトンネルトランジスタの製造工程の他の変形例について、図１１〜１２を参照して説明する。
本発明に係るトンネルトランジスタの製造工程の他の変形例について、図１１〜１２を参照して説明する。
図８のトンネルトランジスタ構造上に、金属層１１を形成する（図１１参照）。金属層１１は、例えば、Ｎｉ（ニッケル）層をスパッタ法により堆積することで形成される。
次に図１１の状態にあるトンネルトランジスタに加熱をすることで、ソース及びドレイン領域にシリサイド１２が形成される。このときソース及びドレイン領域にある不純物はシリサイド端に濃縮され、その後金属層１１を除去することでメタルソースドレイン型のトンネルトランジスタが作製される（図１２参照）。
次に図１１の状態にあるトンネルトランジスタに加熱をすることで、ソース及びドレイン領域にシリサイド１２が形成される。このときソース及びドレイン領域にある不純物はシリサイド端に濃縮され、その後金属層１１を除去することでメタルソースドレイン型のトンネルトランジスタが作製される（図１２参照）。
この変形例では、例えば、ＲＴＡ（急速加熱アニール法）によって加熱するとシリサイド１２として、ＮｉＳｉ２が形成される。
メタルソースドレイン型のトンネルトランジスタの効果については、例えば特許文献４（特開２００６−１４７８６１号公報）に記載されている。
メタルソースドレイン型のトンネルトランジスタの効果については、例えば特許文献４（特開２００６−１４７８６１号公報）に記載されている。
なお、上記の実施例、変形例は、あくまでも本発明の理解を容易にするためのものであり、この実施例、変形例に限定されるものではない。すなわち、本発明の技術思想に基づく変形、他の態様は、当然本発明に包含されるものである。
例えばトンネルトランジスタは、ドレイン領域にゲート電極による被覆が無い構造にすると特性が向上するが、本発明によればこのような構造のトンネルトランジスタを製造することも可能である。
また本発明によれば、平面型トンネルトランジスタのみではなく、ＦｉｎＦＥＴのような立体構造を有するトンネルトランジスタにも適用可能である。
さらにソース、ドレイン領域の形成は、例えば、イオン注入、固相ドーピング、メタルソースドレインによることもできる。
また本発明によれば、平面型トンネルトランジスタのみではなく、ＦｉｎＦＥＴのような立体構造を有するトンネルトランジスタにも適用可能である。
さらにソース、ドレイン領域の形成は、例えば、イオン注入、固相ドーピング、メタルソースドレインによることもできる。
１ 半導体基板
２ ゲート絶縁膜となる層
３ ゲート電極となる層
４ 第１の膜
５ 第２の膜
６ 第３の膜
７ トンネルトランジスタのソース又はドレイン
８ トンネルトランジスタのドレイン又はソース
９ トンネルトランジスタのゲート絶縁膜
１０ トンネルトランジスタのゲート電極
１１ 金属層
１２ シリサイド
２ ゲート絶縁膜となる層
３ ゲート電極となる層
４ 第１の膜
５ 第２の膜
６ 第３の膜
７ トンネルトランジスタのソース又はドレイン
８ トンネルトランジスタのドレイン又はソース
９ トンネルトランジスタのゲート絶縁膜
１０ トンネルトランジスタのゲート電極
１１ 金属層
１２ シリサイド
Claims (6)
- ゲート絶縁膜となる層及びゲート電極となる層が積層された半導体基板上に第１の膜を形成しリソグラフィにより第２の膜の形成位置を画定する工程と、第１の膜の端部に第１の膜とは薬品選択性が異なりゲート電極位置を画定する第２の膜を形成する工程と、第１及び第２の膜をマスクにゲート絶縁膜となる層及びゲート電極となる層を選択的に除去してゲート絶縁膜及びゲート電極の一端を画定する工程と、第１及び第２の膜をマスクにして第１導電型又は第２導電型の不純物を半導体基板に導入しソース又はドレインを形成する工程と、半導体基板全面に第１の膜とは薬品選択性が異なる第３の膜を被覆する工程と、該第３の膜の一部を除去することにより第１の膜の表面を露出する工程と、該第１の膜を選択的に除去する工程と、第２及び第３の膜をマスクにしてゲート絶縁膜となる層及びゲート電極となる層を選択的に除去し、ゲート絶縁膜及びゲート電極を形成した後、第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程を含むことを特徴とするトンネルトランジスタの製造方法。
- ゲート絶縁膜となる層及びゲート電極となる層が積層された半導体基板上に第１の絶縁膜を形成しリソグラフィにより第２の絶縁膜の形成位置を画定する工程と、第１の絶縁膜の端部に第１の絶縁膜とは薬品選択性が異なりゲート電極位置を画定する第２の絶縁膜を形成する工程と、第１及び第２の絶縁膜をマスクにゲート絶縁膜となる層及びゲート電極となる層を選択的に除去してゲート絶縁膜及びゲート電極の一端を画定する工程と、第１及び第２の絶縁膜をマスクにして第１導電型又は第２導電型の不純物を半導体基板に導入しソース又はドレインを形成する工程と、半導体基板全面に第１の絶縁膜とは薬品選択性が異なる第３の絶縁膜を被覆する工程と、該第３の絶縁膜の一部を除去することにより第１の絶縁膜の表面を露出する工程と、該第１の絶縁膜を選択的に除去する工程と、第２及び第３の絶縁膜をマスクにしてゲート絶縁膜となる層及びゲート電極となる層を選択的に除去し、ゲート絶縁膜及びゲート電極を形成した後、第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程を含むことを特徴とするトンネルトランジスタの製造方法。
- 上記第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程において、上記第２導電型又は第１導電型の不純物は、半導体基板に斜めイオン注入して導入することを特徴とする請求項２に記載のトンネルトランジスタの製造方法。
- 上記第２及び第３の絶縁膜をマスクにして第２導電型又は第１導電型の不純物を半導体基板に導入しドレイン又はソースを形成する工程の後に、上記第２及び第３の絶縁膜を除去する工程、及びドレイン又はソース上に金属層を堆積し、加熱することによりドレイン又はソースの一部に金属・半導体合金電極を形成する工程をさらに含むことを特徴とする請求項２又は３に記載のトンネルトランジスタの製造方法。
- 上記半導体基板はＳｉ基板であることを特徴とする請求項２ないし請求項４のいずれか１項に記載のトンネルトランジスタの製造方法。
- 上記金属・半導体合金電極は、ＮｉＳｉ２であることを特徴とする請求項４又は５に記載のトンネルトランジスタの製造方法。
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| A977 | Report on retrieval |
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|
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