WO2015033706A1 - 半導体素子及びその製造方法、並びに半導体集積回路 - Google Patents

半導体素子及びその製造方法、並びに半導体集積回路 Download PDF

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Definitions

  • the present invention relates to a semiconductor element using a tunnel phenomenon as an operation principle, a method for manufacturing the same, and a semiconductor integrated circuit having the semiconductor element.
  • Tunneling is a phenomenon in which electrons with energy that does not cross the barrier due to potential pass with a certain probability to the other side of the barrier.
  • tunnel barrier the tunnel current that passes through the energy barrier called tunnel barrier is reduced. Operation is possible by controlling with the gate voltage, and operation is possible with a voltage lower than that of a conventional MOS transistor (see Non-Patent Document 1, for example).
  • the tunnel field effect transistor has a large tunnel resistance that defines the amount of tunnel current passing through the tunnel barrier, the current (ON current) during the ON operation is small, and high-speed operation is difficult. For this reason, several methods for increasing the ON current have been proposed. For example, a method has been proposed in which the impurity concentration in the source region and the drain region is extremely high, and the thickness of these regions is thinned so that a steep impurity profile can be formed and the tunnel current is increased (Patent Document). 1). However, even with this method, it is difficult to increase the tunnel current to a practical level.
  • Patent Document 2 a method has been proposed in which a tunnel current is increased by increasing the area of a region where a tunnel phenomenon occurs using a semiconductor substrate provided with a step.
  • Patent Document 2 a technique for increasing a tunnel current by using a direct transition type compound semiconductor as a material for forming a semiconductor layer has been proposed (see Non-Patent Document 2).
  • Non-Patent Document 2 a technique for increasing a tunnel current by using a direct transition type compound semiconductor as a material for forming a semiconductor layer has been proposed (see Non-Patent Document 2).
  • such a method cannot be manufactured with many existing facilities, so that new facility investment is required, and there is a problem that the manufacturing cost increases. Therefore, the present situation is that there are no satisfactory semiconductor devices that can be manufactured easily and at low cost, have a large tunnel current, and have excellent operating characteristics.
  • tunneling current is a problem that is commonly required for semiconductor elements other than tunnel field effect transistors, such as resonant tunneling diodes and Esaki diodes that utilize the tunnel phenomenon.
  • an object of the present invention is to provide a semiconductor device that can be manufactured easily and at low cost, obtains a large tunnel current, has excellent operating characteristics, a manufacturing method thereof, and a semiconductor integrated circuit having the semiconductor device. To do.
  • Means for solving the problems are as follows. That is, ⁇ 1> A semiconductor element characterized in that the tunnel junction is entirely or partly composed of a semiconductor region of an indirect transition semiconductor containing an isoelectronic trap forming impurity. ⁇ 2> The semiconductor element according to ⁇ 1>, wherein the indirect transition semiconductor is any one of silicon, germanium, and a mixed crystal thereof. ⁇ 3> The semiconductor element according to ⁇ 2>, wherein the indirect transition semiconductor is silicon and the isoelectronic trap forming impurities are Al and N. ⁇ 4> The semiconductor element according to any one of ⁇ 1> to ⁇ 3>, wherein the tunnel junction is a PN junction.
  • ⁇ 5> The semiconductor device according to any one of ⁇ 1> to ⁇ 3>, wherein the tunnel junction is formed of a Schottky junction.
  • ⁇ 6> The device according to any one of ⁇ 1> to ⁇ 5>, which has an element structure of a tunnel field-effect transistor in which a tunnel junction is entirely or partially formed in a semiconductor region of an indirect transition semiconductor including an isoelectronic trap-forming impurity.
  • ⁇ 7> A method of manufacturing a semiconductor device, comprising a step of forming a semiconductor region of an indirect transition semiconductor into which an isoelectronic trap forming impurity is introduced so as to constitute all or part of a tunnel junction.
  • ⁇ 8> A semiconductor integrated circuit comprising the semiconductor element according to any one of ⁇ 1> to ⁇ 6>.
  • the semiconductor device can be manufactured easily and at low cost, a large tunnel current can be obtained, and the semiconductor device has excellent operating characteristics, and the manufacturing method thereof, and the semiconductor A semiconductor integrated circuit including an element can be provided.
  • FIG. (1) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. (2) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. (3) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG (4) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG (5) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG (6) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. (7) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. (8) which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. 9 which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. 10 which shows an example of the manufacturing process of a tunnel field effect transistor.
  • FIG. 10 which shows the emission spectrum when light-emitting the Si wafer containing an isoelectronic trap formation impurity, and the Si wafer for a comparison.
  • FIG. 6 is a diagram illustrating a result of a comparison simulation of tunnel currents of the tunnel field effect transistor of Example 1 and the tunnel field transistor of Comparative Example 1;
  • FIG. 6 is a diagram showing measurement results of IV characteristics of tunnel diodes according to Example 2 and Comparative Example 2.
  • FIG. 6 is a diagram showing the results of measuring drain voltage-drain current characteristics of tunnel field effect transistors according to Example 3 and Comparative Example 3.
  • FIG. 6 is a diagram showing the results of measuring gate voltage-drain current characteristics of tunnel field effect transistors according to Example 3 and Comparative Example 3.
  • the semiconductor element of the present invention is characterized in that an isoelectronic trap forming impurity is contained in a semiconductor region of an indirect transition type semiconductor constituting the whole or a part of a tunnel junction.
  • the method for manufacturing a semiconductor device according to the present invention includes a step of forming the semiconductor region of the indirect transition semiconductor into which the isoelectronic trap forming impurity is introduced so as to constitute all or part of the tunnel junction. It is characterized by including. As a result, a semiconductor device that can be manufactured easily and at a low cost, has a large tunnel current, and has excellent operating characteristics can be obtained.
  • N is doped in GaP which is an indirect transition semiconductor.
  • N doped in GaP is substituted at the position of P.
  • N and P are both group V, they do not emit carriers and do not become donors or acceptors.
  • the electronegativity representing the ease of attracting electrons is greater for N than for P, and electrons are more likely to be attracted around the nitrogen atom. That is, N acts as an isoelectronic trap that captures electrons in the conduction band as neutral impurities. Since the electrons trapped in the impurity level of N are spread in the wave number space, the law of conservation of momentum is relaxed and the transition to the valence band becomes possible.
  • the wave number k of the impurity level that captures electrons as an isoelectronic trap may take any value, and enables transition of electrons to the valence band.
  • the electron transition through the impurity level increases the probability of electron transition between the conduction band and the valence band as in the direct transition type semiconductor even in the indirect transition type semiconductor.
  • GaP it is applied as a light-emitting element that uses this increase phenomenon to cause electrons in the conduction band to transition to the valence band and recombine with holes to increase the emission intensity.
  • the tunnel phenomenon is a phenomenon that can be explained by the electron transition between the conduction band and the valence band, similar to the above-described light emission phenomenon. Since they are the same source, the expression for the light emission probability and the expression for the tunnel probability are very similar, and both can be described by the so-called Fermi golden rule regarding the transition between the conduction band and the valence band.
  • the principle of increasing the light emission phenomenon which is a physical phenomenon of the same source, is applied to increase the tunnel probability.
  • FIG. 2 is a diagram schematically showing how the tunnel current increases, taking an N-type tunnel field effect transistor as an example.
  • the above-described impurity level is formed, and in addition to the tunnel current passing between the tunnel barriers between the source and channel regions of the P + region, A tunnel current is generated based on the transition of the trapped electrons.
  • the tunnel current can be increased by the isoelectronic trap forming impurities.
  • the indirect transition type semiconductor is not particularly limited and can be appropriately selected according to the purpose, but from the viewpoint of being able to use most of existing semiconductor equipment and simply and reducing the manufacturing cost, Either germanium or a mixed crystal thereof is preferred.
  • the semiconductor region of the indirect transition semiconductor can be composed of these semiconductor substrates.
  • the tunnel barrier formation method is not particularly limited, and can be formed by a known formation method. For example, from a PN junction based on a known structure, a Schottky junction, or the like, depending on the type of semiconductor element to be applied. It can be selected appropriately.
  • an impurity that replaces or combines with the indirect transition semiconductor and captures carriers in the indirect transition semiconductor corresponds to the impurity, which is a substance composed of a single element or two or more elements, Applies to substances that do not release carriers.
  • the indirect transition semiconductor is silicon, Al and N (III-V group compound semiconductor material) are preferable, and when germanium is used, C and Sn are preferable. That is, with these materials, most of the existing manufacturing equipment can be used, and the semiconductor element can be manufactured easily and at low cost.
  • the impurity concentration of the isoelectronic trap forming impurity introduced into the semiconductor region is not particularly limited, but is preferably 1 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the impurity concentration is less than 1 ⁇ 10 16 cm ⁇ 3 , a sufficient number of electrons cannot be tunneled, and the current may not increase.
  • the impurity concentration exceeds 1 ⁇ 10 20 cm ⁇ 3 , The position may not be formed.
  • FIG. 3A shows an example of introducing the isoelectronic trap forming impurity into the PN junction.
  • the isoelectronic trap forming impurity is a semiconductor region formed by a P-type region (P + region) and an N-type region.
  • the isoelectronic trap forming impurity is introduced from the P-type region to the N-type region so as to include the tunnel junction formation portion located at the boundary (region T 1 ).
  • the isolator is formed in the tunnel barrier of the PN junction formed by the P-type region (P + region) and the N-type region.
  • Impurity levels are formed by electronic trap forming impurities, and electrons trapped in the impurity levels can pass through the tunnel barrier.
  • FIG. 4A shows an example of introducing the isoelectronic trap forming impurity into the Schottky junction.
  • the isoelectronic trap forming impurity includes the formation site of the tunnel junction located at the boundary between the metal region and the semiconductor region in the metal region and the N-type semiconductor region. In the semiconductor region, the isoelectronic trap forming impurity is introduced (region T 2 ). In the Schottky junction formed in this way, as shown in the band structure of FIG. 4B, the isoelectronic trap is formed in the tunnel barrier of the Schottky junction formed by the metal region and the semiconductor region. Impurity levels due to impurities are formed, and electrons trapped in the impurity levels can pass through the tunnel barrier.
  • the semiconductor element is not particularly limited and can be widely applied to semiconductor elements using a tunnel phenomenon.
  • the semiconductor element can be used as a semiconductor element such as a tunnel field effect transistor, a resonant tunnel diode, or an Esaki diode.
  • the element structure can be configured based on a known element structure of a target semiconductor element except that the isoelectronic trap forming impurities are introduced.
  • the tunnel field effect transistor 10 is disposed adjacent to the source region 2, the channel region 1 that is disposed adjacent to the source region 2, and the boundary is a tunnel junction in which a tunnel barrier is formed, and the channel region 1.
  • the drain region 3 and the gate electrode 5 disposed on the channel region 1 via the gate insulating film 4 are formed, and the isoelectronic trap forming impurity is introduced into the source region 2 and the channel region 1.
  • the semiconductor region 6 constitutes all or part of the tunnel junction.
  • the semiconductor region 6 is formed so as to straddle the entire tunnel junction by introducing the isoelectronic trap forming impurity to a position of D 3 deeper than the formation depth D 1 of the source region 2.
  • the source region 2 is an N-type (N + ) semiconductor region and the drain region 3 is a P-type (P + ) semiconductor region.
  • the source region 2 is a P-type semiconductor region and the drain region 3 is an N-type semiconductor region.
  • the channel region 1 is formed of a semiconductor substrate such as silicon or germanium, for example.
  • a semiconductor substrate such as silicon or germanium
  • an intrinsic semiconductor or a substrate doped with an impurity substance at a low concentration with a single crystal structure of the semiconductor material can be preferably used.
  • the source region 2 and the drain region 3 are formed, for example, by ion implantation of an impurity substance into the semiconductor substrate.
  • the impurity material to be ion-implanted is not particularly limited as long as it is a material that generates carriers in the source region 2 and the drain region 3, and boron (B), phosphorus (P), arsenic (As), etc. are usually used. Can be mentioned.
  • the concentration of the impurity material to be ion-implanted is preferably a high concentration from the viewpoint of effectively reducing the width of the tunnel barrier when a gate electric field is applied, from 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 is preferred.
  • the ion implantation method is not particularly limited and can be performed by a known ion implantation method. For example, boron difluoride (BF 2 ) gas, phosphine (PH 3 ) gas, arsine (AsH 3).
  • an ion source such as gas, solid phosphorus, or solid arsenic.
  • activation annealing is preferably performed to activate the implanted impurity substance.
  • a material for forming the gate insulating film 4 is not particularly limited and may be appropriately selected depending on the purpose, for example, HfO 2, Al 2 O 3 , ZrO 2 and the like.
  • the method for forming the gate insulating film 4 is not particularly limited and may be appropriately selected according to the purpose. For example, an ALD (Atomic Layer Deposition) method, a sputtering method, a CVD (using the above forming material) is used. (Chemical Vapor Deposition) method and the like.
  • ALD Atomic Layer Deposition
  • a sputtering method, a CVD (using the above forming material) is used.
  • (Chemical Vapor Deposition) method and the like There is no restriction
  • the tunnel field effect transistor 10 formed in this way the width of the tunnel barrier between the source region 2 and the channel region 1 is reduced by the gate electric field applied from the gate electrode 5, and electrons are transferred to the tunnel barrier by a tunnel phenomenon. And the tunnel current flows between the source region 2 and the drain region 3 through the channel formed in the channel region 1. At this time, in the tunnel field effect transistor 10, the electrons transit together so as to get over the tunnel barrier via the impurity level formed by the isoelectronic trap forming impurity existing in the tunnel barrier. The tunnel current can be increased.
  • the tunnel field effect transistor 20 has a transistor element structure by a Schottky junction.
  • the tunnel field-effect transistor 20 is disposed adjacent to the source electrode 22, a semiconductor channel region 21 that is disposed adjacent to the source electrode 22 and has a boundary as a tunnel junction in which a tunnel barrier is formed, and adjacent to the channel region 21.
  • the semiconductor junction 26 formed by introducing the isoelectronic trap forming impurity into a part of the channel region 21 constitutes all or part of the tunnel junction. That is, in this tunnel field effect transistor 20, the Schottky junction between the source electrode 22 and the channel region 21 is the tunnel junction.
  • the tunnel field effect transistor 20 When the tunnel field effect transistor 20 is operated in a P-type, a metal having a work function larger than that when the semiconductor serving as a channel is intrinsic is used as the source electrode. In the case of N-type operation, a metal having a work function smaller than that when the semiconductor to be a channel is intrinsic is used as the source electrode.
  • the material for forming the source electrode 22 and the drain electrode 23 is not particularly limited and may be appropriately selected according to the purpose.
  • a metal silicide such as NiSi 2 may be used.
  • the insulating substrate 28 is not particularly limited and may be appropriately selected depending on the purpose, for example, SiO 2 substrates, and the like. Note that the channel region 21, the gate insulating film 24, the gate electrode 25, and the semiconductor region 26 can be configured based on the description of the tunnel field effect transistor 10 described above, and thus the description thereof is omitted.
  • the tunnel field effect transistor 20 formed in this way the width of the tunnel barrier between the source electrode 22 and the channel region 21 is reduced by the gate electric field applied from the gate electrode 25, and electrons are transferred to the tunnel barrier by a tunnel phenomenon.
  • the tunnel current flows between the source electrode 22 and the drain electrode 23 through the channel formed in the channel region 21.
  • the electrons transition so as to get over the tunnel barrier via the impurity level formed by the isoelectronic trap forming impurity existing in the tunnel barrier.
  • the tunnel current can be increased.
  • FIGS. 7 (a) to 7 (k) an example of a method for manufacturing the tunnel field effect transistor will be described with reference to FIGS. 7 (a) to 7 (k).
  • the present manufacturing method relates to an embodiment for explaining a simple manufacturing example of the tunnel field effect transistor.
  • a known manufacturing method described in JP 2012-204583 A or the like is used. It can be adopted as appropriate.
  • a SiO 2 insulating layer (BOX layer) 108 having a thickness of 145 nm and a channel region 101 doped with about 1 ⁇ 10 15 cm ⁇ 3 of a p-type impurity having a thickness of 50 nm are formed in this order on the handle Si layer 107.
  • An SOI wafer formed in the above is prepared.
  • a protective oxide film 110 is formed with a thickness of 5 nm on the channel region 101 of the SOI wafer (see FIG. 7A).
  • a resist layer 111a having a thickness of 200 nm is formed on the protective oxide film 110 by electron beam lithography (see FIG. 7B).
  • a resist layer 111b having a thickness of 200 nm is formed on the protective oxide film 110 cleaned by SPM (see FIG. 7E).
  • ion implantation using BF 2 is performed with an acceleration energy of 5 keV and a dose amount of 2 ⁇ 10 15 cm ⁇ 2 to form a drain region 103 in the channel region 101 (FIG. 7).
  • the resist layer 111b is removed by oxygen ashing, and the surface is subjected to SPM cleaning (see FIG. 7G).
  • the SPM cleaning uses a cleaning solution in which H 2 SO 4 and H 2 SO 4 are mixed at a ratio of 4: 1 and performs a cleaning process at a temperature of 120 ° C.
  • activation annealing is performed for 1 second at a temperature of 1,000 ° C. under atmospheric pressure of N 2 gas atmosphere to activate each impurity substance in the source region 102 and the drain region 103.
  • the protective oxide film 110 side, as well as ion-implanted at an acceleration energy of 15keV Al and dose 5 ⁇ 10 13 cm -2, the N acceleration energy and dose 5 ⁇ 10 13 cm -2 of 15keV ions Implantation is performed to form a semiconductor region 106 containing Al and N as isoelectronic trap forming impurities on the surface layer side of the source region 102, the channel region 101, and the drain region 103 (see FIG. 7H).
  • activation annealing is performed for 60 hours at a temperature of 450 ° C. under an atmospheric pressure of N 2 gas atmosphere to activate the isoelectronic trap forming impurities in the semiconductor region 106.
  • the protective oxide film 110 is removed using 1% concentration dilute hydrofluoric acid (DHF) (see FIG. 7I).
  • DHF dilute hydrofluoric acid
  • SC2 cleaning solution mixed solution of HCl and H 2 O 2
  • cleaning is performed for 5 minutes at a temperature of 80 ° C.
  • HfO 2 is deposited under a temperature condition of 250 ° C. by the ALD method to form a gate insulating film 104 having a thickness of 2.4 nm on the semiconductor region 106.
  • the thickness of the gate insulating film 104 is 1 nm in terms of SiO 2 film equivalent thickness (EOT: Equivalent Oxide Thickness).
  • a gate electrode 105 having a stacked structure in which TaN (thickness 10 nm) and poly-Si (thickness 50 nm) are stacked on the gate insulating film 104 is formed with a thickness of 60 nm by a sputtering method (see FIG. 7J).
  • the gate insulating film 104 and the gate electrode 105 are processed by lithography using a mask (see FIG. 7K).
  • the tunnel field effect transistor 100 is manufactured.
  • a semiconductor region (semiconductor region 6) containing the above-mentioned tunnel field effect transistor 10 (see FIG. 5) and the above-mentioned isoelectronic trap forming impurity with reference to the interface between the gate insulating film and the channel region. , 106) is different, and the formation depth of the semiconductor region 106 with respect to the source region 102 is set to a part of the entire source region 102.
  • the gate insulating layer - when the formation depth of the source region relative to the surface of the channel region was set to D 1, the source region - in the tunnel junction between the channel region, the formation depth D
  • the tunnel phenomenon often occurs at the tunnel junction up to D 2 shallower than 1 .
  • the tunnel field effect transistor 100 the formation depth of the semiconductor region 106 to the source region 102 to the position D 2 shallower than the formation depth D 1 of the said source region (see FIG. 7 (k)).
  • the formation depth of the semiconductor region 6 with respect to the source region 2 is set to a position D 3 deeper than the formation depth D 1 of the source region 2 as in the tunnel field effect transistor 10 (see FIG. 5)
  • the tunnel At the tunnel junction at a position deeper than D 2 that does not contribute to the phenomenon an extra leakage current due to the isoelectronic trap forming impurity is generated.
  • the formation depth of the semiconductor region including the isoelectronic trap forming impurity with respect to the interface between the gate insulating film and the channel region in the tunnel field effect transistor is shallower than the formation depth of the source region.
  • the formation depth of the semiconductor region 26 containing the isoelectronic trap forming impurity is the same as the thickness of the source electrode 22, but the pn-junction tunnel electric field Similar to the effect transistors 10 and 100, the formation depth of the semiconductor region including the isoelectronic trap forming impurity with respect to the interface between the gate insulating film and the channel region is shallower than the depth due to the thickness of the source electrode. Is preferred.
  • a semiconductor integrated circuit according to the present invention includes the semiconductor element according to the present invention.
  • Example 1 Based on the configuration of the tunnel field effect transistor 100 shown in FIG. 7 (k), the tunnel field effect transistor of Example 1 according to the simulation was assumed.
  • the thickness of the SOI layer forming the channel region 101 is 45 nm
  • the gate insulating film 104 is formed by arranging a 2.0 nm thick HfO 2 layer on a 0.7 nm thick SiN layer.
  • As the gate electrode 105 it is assumed that a metal layer having a work function of 4.7 eV is formed with a thickness of 60 nm, and a SiO 2 insulating layer as a BOX layer is formed with a thickness of 145 nm.
  • the N-type source region 102 has an impurity distribution when ion implantation using As is performed at an acceleration energy of 5 keV and a dose of 2 ⁇ 10 15 cm ⁇ 2
  • the P-type drain region is It is assumed to have an impurity distribution when ion implantation using BF 2 is performed with an acceleration energy of 5 keV and a dose amount of 2 ⁇ 10 15 cm ⁇ 2 .
  • Al is ion-implanted with an acceleration energy of 15 keV and a dose amount of 5 ⁇ 10 13 cm ⁇ 2
  • N is accelerated with an acceleration energy of 15 keV and a dose amount of 5 ⁇ 10 13 cm 2.
  • -2 is assumed to be formed by ion implantation.
  • Comparative Example 1 The tunnel transistor of Comparative Example 1 for comparison with the tunnel field effect transistor of Example 1 has the same configuration as the tunnel field effect transistor of Example 1 except that the semiconductor region 106 containing an isoelectronic trap forming impurity is not formed. Assuming that
  • the Si wafer containing the isoelectronic trap forming impurity and the isoelectronic trap forming impurity are not included.
  • Luminescence measurement was performed on the comparative Si wafer, and the transition probability that the carrier transitions from the conduction band to the valence band was determined. That is, since the transition probability is proportional to the light emission intensity, the transition probability used for the simulation is obtained by measuring the light emission intensity. Further, the information on the transition probability is obtained from the ratio of the transition probability of the Si wafer containing the isoelectronic trap forming impurity and the comparative Si wafer.
  • a tunnel current is considered to be generated by a transition via TA phonon, and thus includes the isoelectronic trap forming impurity.
  • the ratio of light emission by the TA phonon in the Si wafer and indirect transition type light emission by the TA phonon in the comparative Si wafer and light emission by the isoelectronic trap forming impurity is obtained by the light emission measurement, and the transition with respect to the light emission intensity The ratio of probabilities was determined.
  • Si wafer containing the isoelectronic trap forming impurity Al is ion-implanted into a 525 ⁇ m-thick Si wafer at an acceleration energy of 15 keV and a dose of 5 ⁇ 10 13 cm ⁇ 2 , and N is accelerated at an energy of 15 keV.
  • the comparative Si wafer does not contain the isoelectronic trap forming impurity and has a thickness of 525 ⁇ m, which is formed by ion implantation at a dose of 5 ⁇ 10 13 cm ⁇ 2 and then annealing at 450 ° C. for 60 hours.
  • Si wafer is ion-implanted into a 525 ⁇ m-thick Si wafer at an acceleration energy of 15 keV and a dose of 5 ⁇ 10 13 cm ⁇ 2 , and N is accelerated at an energy of 15 keV.
  • the comparative Si wafer does not contain the isoelectronic trap forming impurity and has a thickness of 525
  • the Si wafer containing the isoelectronic trap forming impurity is irradiated with green laser light having a wavelength of 532 nm as excitation light under a temperature condition of 10K on the Si wafer containing the isoelectronic trap forming impurity and the Si wafer for comparison.
  • the wafer and the comparative Si wafer were illuminated.
  • the emission spectrum at this time is shown in FIG.
  • FIG. 8 in the Si wafer containing the isoelectronic trap forming impurity (IET formed Si), an emission peak not confirmed from the comparative Si wafer (Reference Si) is confirmed. It is considered that light emission (IET light emission) is caused by the impurity forming the isoelectronic trap.
  • the emission peak confirmed from each of the Si wafer containing the isoelectronic trap forming impurity (IET formed Si) and the comparative Si wafer (Reference Si) is considered to be emission by TA phonon (TA emission).
  • the peak areas of the respective emission peaks shown in FIG. 8 are the peak area of the comparative Si wafer (Reference Si) and the peak area of the Si wafer (IET formed Si) containing the isoelectronic trap forming impurities. It can be estimated that the Si wafer containing the isoelectronic trap forming impurity has a transition probability of 27 times that of the comparative Si wafer.
  • a tunnel diode according to Example 2 was manufactured as follows. First, a Si substrate in which a device region was determined by LOCOS (Local Oxidation of Silicon) element separation and a thermal oxidation protection film of SiO 2 having a thickness of 10 nm was formed in the element region was prepared. The Si layer of this Si substrate is doped with a P-type impurity at a concentration of 2 ⁇ 10 18 cm ⁇ 3 as a P-type semiconductor layer. Next, the protective film formed in the element region of the Si substrate was removed by chemical treatment with 1% concentration dilute hydrofluoric acid (DHF) for 10 minutes.
  • DHF dilute hydrofluoric acid
  • a hydrogen annealing treatment was performed at 800 ° C. for 1 hour in a hydrogen atmosphere.
  • CVD using SiH 3 gas was performed on the Si substrate after the hydrogen annealing treatment under a temperature condition of 500 ° C. to form an Si epitaxial growth layer with a thickness of 30 nm.
  • an impurity is introduced by flowing a PH 3 gas during the formation of the epitaxial growth layer, and an N-type semiconductor comprising the epitaxial growth layer in a state where phosphorus is doped at an impurity concentration of 2 ⁇ 10 20 cm ⁇ 3.
  • a layer was formed.
  • Al is ion-implanted from above the N-type semiconductor layer at an acceleration energy of 15 keV and a dose amount of 5 ⁇ 10 13 cm ⁇ 2
  • N is ion-implanted at an acceleration energy of 15 keV and a dose amount of 5 ⁇ 10 13 cm ⁇ 2 .
  • Implanted, Al and N as the isoelectronic trap forming impurities were introduced so as to straddle the interface between the P-type semiconductor layer and the N-type semiconductor layer.
  • low-temperature annealing was performed at 450 ° C. for 60 hours in a nitrogen atmosphere.
  • an Al surface electrode layer was formed to a thickness of 200 nm on the N-type semiconductor layer by sputtering.
  • the N-type semiconductor layer and the surface electrode layer that have been volumed on the protective film are removed by performing a selective etching process by photolithography and RIE (Reactive Ion Etching), and the P-type semiconductor layer is removed. Processing was performed so that the N-type semiconductor layer and the surface electrode layer were formed on the device region.
  • an Al back electrode layer having a thickness of 200 nm was formed by sputtering on the surface of the Si substrate opposite to the side on which the surface electrode layer was formed, to produce a tunnel diode according to Example 2.
  • the tunnel diode according to the second embodiment is the same as the tunnel diode according to the second embodiment except that the isoelectronic trap forming impurity is not introduced and the low temperature annealing is not performed.
  • a tunnel diode according to Comparative Example 2 was manufactured in the same manner as the manufacturing method.
  • FIG. 10 shows the results of measuring the IV characteristics of the tunnel diodes according to Example 2 and Comparative Example 2.
  • a current tunnel current
  • the tunnel current according to Example 2 in comparison with the reverse voltage, the tunnel current according to Example 2 is about The tunnel current having a value larger by two digits is confirmed. This indicates that the tunnel current can be increased by introducing the isoelectronic trap forming impurities.
  • a large tunnel current can be obtained by introducing the isoelectronic trap forming impurity.
  • the tunnel diode according to Comparative Example 2 shows a larger current value.
  • the measurement of the IV characteristic and the measurement of the emission intensity related to the simulation test are performed under a temperature condition of 10K. If the defect is present, the measurement is performed under a temperature condition such as room temperature.
  • the tunnel current is increased based on the influence of the implantation defect, the measurement is performed at a sufficiently low temperature not affected by the influence from the viewpoint of focusing only on the influence of the impurity forming the isoelectronic trap.
  • the semiconductor device of the present invention can be used under temperature conditions such as room temperature. Further, in the tunnel diode according to Example 2, the influence of the injection defect was not excluded for comparison, but the influence of the injection defect can be easily achieved by performing an annealing process or the like at an appropriate temperature. Can be eliminated.
  • Example 3 Further, for the tunnel field effect transistor, in order to supplement the previous simulation results and demonstrate the increase in tunnel current due to the isoelectronic trap forming impurity, a tunnel field effect transistor according to Example 3 was fabricated and the effect was verified. went.
  • the tunnel field effect transistor according to Example 3 was fabricated in the same manner as the P-type tunnel field effect transistor 100 described above (see FIGS. 7A to 7K), and the drain electrode and the source electrode were formed.
  • the device is configured as an N-type operation tunnel field effect transistor that operates with the source region 102 as a drain region and the drain region 103 as a source region.
  • FIG. 11 shows the results of measuring the drain voltage-drain current characteristics of the tunnel field-effect transistors according to Example 3 and Comparative Example 3.
  • the left side shows the measurement result of the drain voltage-drain current characteristic of the tunnel field effect transistor according to Comparative Example 3
  • the right side shows the tunnel field effect transistor according to Example 3.
  • the measurement results of the drain voltage-drain current characteristics are shown.
  • the drain voltage-drain current characteristic is measured by changing the gate voltage (V g ) by 0.1 V from 2.0 V to 2.5 V in total 6 times. As shown in FIG.
  • FIG. 12 shows the results of measuring the gate voltage-drain current characteristics of the tunnel field effect transistors according to Example 3 and Comparative Example 3. This measurement was performed with a drain voltage (V d ) of 1.0V. As shown in FIG. 12, as the gate voltage increases in the positive direction, the value of the drain current of the tunnel field effect transistor according to Example 3 is greater than the value of the drain current of the tunnel field effect transistor according to Comparative Example 3. Also gradually changed to a higher value, and the difference exceeded 10 times at the maximum. From these measurement results shown in FIGS.

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Abstract

【課題】本発明は、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路を提供することを課題とする。 【解決手段】本発明の半導体素子は、アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする。

Description

半導体素子及びその製造方法、並びに半導体集積回路
　本発明は、動作原理としてトンネル現象を利用する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路に関する。
　近年、ＬＳＩの低消費電力化を目指した試みが盛んである。動作電圧の低減は、その試みの一つであるが、従来の回路で用いられているＭＯＳトランジスタでは、物理的な限界から大幅な低電圧化が困難である。そのため、ＬＳＩの低消費電力化のため、従来のＭＯＳトランジスタとは異なる動作原理に基づく低電圧スイッチングデバイスの開発が待望されている。
　半導体のバンド間トンネル現象を利用したトンネル電界効果トランジスタは、その一つであり、ＭＯＳトランジスタとは異なる動作原理としてトンネル現象を利用する。トンネル現象は、電位による障壁を越えることのないエネルギーの電子でも、ある確率でその障壁の反対側に通過する現象であり、トンネル電界効果トランジスタでは、トンネル障壁と呼ばれるエネルギー障壁を通過するトンネル電流をゲート電圧で制御することで動作可能とされ、従来のＭＯＳトランジスタよりも低い電圧で動作可能とされる（例えば、非特許文献１参照）。
　しかしながら、トンネル電界効果トランジスタでは、トンネル障壁を通過するトンネル電流の電流量を規定するトンネル抵抗が大きいため、ＯＮ操作時の電流（ＯＮ電流）が小さく、高速動作が困難である。こうしたことから、ＯＮ電流を増加させる手法が幾つか提案されている。
　例えば、ソース領域及びドレイン領域の不純物濃度を極めて高くし、また、これら領域の厚みを薄くすることで、急峻な不純物プロファイルを形成可能とし、トンネル電流を増加させる手法が提案されている（特許文献１参照）。しかしながら、この手法によっても、トンネル電流を実用レベルまで増加させることが困難であるのが実情である。
　また、段差を設けた半導体基板を用いて、トンネル現象が起こる領域の面積を大きくすることで、トンネル電流を増加させる手法が提案されている（特許文献２参照）。しかしながら、このような手法では、製造コストが嵩むとともに、大面積化によるゲートのキャパシタ容量増加に伴い、動作が遅くなる問題がある。
　また、半導体層の形成材料として直接遷移型の化合物半導体を用いることで、トンネル電流を増加させる手法が提案されている（非特許文献２参照）。しかしながら、このような手法では、既存の設備の多くで製造ができないため、新たな設備投資が必要となり、製造コストが高くなる問題がある。
　したがって、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子としては、満足できるものが存在しないというのが現状である。
　また、トンネル電流の増加は、トンネル電界効果トランジスタ以外の半導体素子、例えば、トンネル現象を利用する共鳴トンネルダイオード、エサキダイオード等においても、共通して求められる課題である。
特開２００６－１４７８６１号公報 特開２０１２－１６４６９９号公報
W.Y.Choi et al., IEEE Electron Device Letters vol.28, p743(2007), "Tunneling Field-Effect Transistors (TFETs) with Subthreshold Swing (SS) Less Than 60mV/dec" G. Dewey et al., 2011 International Electron Devices Meeting Technical Digest, 33.6, "Fabrication, characterization, and physics of III-V heterojunction tunneling Field Effect Transistors (H-TFET) for steep sub-threshold swing"
　本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路を提供することを目的とする。
　前記課題を解決するための手段としては、以下の通りである。即ち、
　＜１＞　アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする半導体素子。
　＜２＞　間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである前記＜１＞に記載の半導体素子。
　＜３＞　間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌとＮである前記＜２＞に記載の半導体素子。
　＜４＞　トンネル接合がＰＮ接合で形成される前記＜１＞から＜３＞のいずれかに記載の半導体素子。
　＜５＞　トンネル接合がショットキー接合で形成される前記＜１＞から＜３＞のいずれかに記載の半導体素子。
　＜６＞　アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されるトンネル電界効果トランジスタの素子構造を有する前記＜１＞から＜５＞のいずれかに記載の半導体素子。
　＜７＞　トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成する工程を含むことを特徴とする半導体素子の製造方法。
　＜８＞　前記＜１＞から＜６＞のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
　本発明によれば、従来技術における前記諸問題を解決することができ、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子及びその製造方法、並びに前記半導体素子を有する半導体集積回路を提供することができる。
伝導帯から不純物準位に捕獲された電子が荷電子帯に遷移する様子を示す図である。 トンネル電流が増大する様子を模式的に示す図である。 ＰＮ接合に対するアイソエレクトロニックトラップ形成不純物の導入例を示す図である。 図３（ａ）の導入例におけるバンド構造を示す図である。 ショットキー接合に対するアイソエレクトロニックトラップ形成不純物の導入例を示す図である。 図４（ａ）の導入例におけるバンド構造を示す図である。 本発明の一実施形態に係るトンネル電界効果トランジスタを説明する説明図である。 本発明の他の実施形態に係るトンネル電界効果トランジスタを説明する説明図である。 トンネル電界効果トランジスタの製造工程の一例を示す図（１）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（２）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（３）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（４）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（５）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（６）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（７）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（８）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（９）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（１０）である。 トンネル電界効果トランジスタの製造工程の一例を示す図（１１）である。 アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと比較用Ｓｉウエハを発光させた時の発光スペクトルを示す図である。 実施例１のトンネル電界効果トランジスタと、比較例１のトンネル電界トランジスタのトンネル電流の比較シミュレーションを行った結果を示す図である。 実施例２及び比較例２に係るトンネルダイオードのＩ－Ｖ特性の測定結果を示す図である。 実施例３及び比較例３に係るトンネル電界効果トランジスタのドレイン電圧－ドレイン電流特性を測定した結果を示す図である。 実施例３及び比較例３に係るトンネル電界効果トランジスタのゲート電圧－ドレイン電流特性を測定した結果を示す図である。
（半導体素子及びその製造方法）
　本発明の半導体素子は、トンネル接合の全体又は一部を構成する間接遷移型半導体の半導体領域にアイソエレクトロニックトラップ形成不純物が含まれることを特徴とする。
　また、本発明の半導体素子の製造方法は、前記トンネル接合の全体又は一部を構成するように、前記アイソエレクトロニックトラップ形成不純物が導入された前記間接遷移型半導体の前記半導体領域を形成する工程を含むことを特徴とする。
　これにより、簡易かつ低コストに製造でき、大きなトンネル電流が得られ、優れた動作特性を有する半導体素子が得られる。
　半導体におけるアイソエレクトロニックトラップとしては、間接遷移型半導体であるＧａＰにＮをドーピングした場合が最も有名である。これを例に見ると、ＧａＰにおいてドーピングされたＮは、Ｐの位置に置換されるが、ＮとＰは、両者ともＶ族であるため、キャリアを放出せず、ドナーやアクセプタにはならない。しかし、電子の引き寄せ易さを表す電気陰性度は、ＰよりもＮの方が大きく、窒素原子の周辺では、電子が引き寄せられ易くなる。即ち、Ｎは、中性不純物として伝導帯中の電子を捕獲するアイソエレクトロニックトラップとして働く。Ｎの不純物準位に捕獲された電子は、波数空間中に広がっているため、運動量保存則が緩和され、荷電子帯への遷移が可能となる。図１は、間接遷移型半導体のバンド図に不純物準位を記したものに係り、伝導帯から不純物準位に捕獲された電子が荷電子帯に遷移する様子を示している。該図１に示すように、アイソエレクトロニックトラップとして電子を捕獲する不純物準位の波数ｋは、どのような値をとってもよく、電子の荷電子帯への遷移を可能とする。
　このように、不純物準位を介して電子が遷移することで、間接遷移型半導体中であっても直接遷移型半導体のように伝導帯－荷電子帯間の電子遷移確率が増大する。ＧａＰの場合では、この増大現象を利用して、伝導帯中の電子を荷電子帯に遷移させてホールと再結合させ、発光強度を増大させる発光素子として応用される。
　トンネル現象は、上述の発光現象と同様に、伝導帯－荷電子帯間の電子遷移によって説明できる現象である。同源であるから、発光確率を表す式とトンネル確率を表す式とは、よく似ており、両者とも伝導帯－荷電子帯間の遷移に関する、いわゆるフェルミの黄金律によって記述できる。
　本発明の半導体素子では、同源の物理現象である発光現象増大の原理を、トンネル確率増大のために適用する。即ち、前記アイソエレクトロニックトラップ形成不純物を含む前記間接遷移型半導体の前記半導体領域で前記トンネル接合の全体又は一部が構成されることにより、前記トンネル接合に生じるトンネル障壁中に前記アイソエレクトロニックトラップ形成不純物の不純物準位を形成し、前記トンネル障壁中を通過する電子を増大させ、トンネル電流を増大させる。図２は、Ｎ型トンネル電界効果トランジスタを例にとり、トンネル電流が増大する様子を模式的に示した図である。前記アイソエレクトロニックトラップが形成された間接遷移型半導体には、前述の不純物準位が形成され、Ｐ＋領域のソース－チャネル領域間のトンネル障壁間を通過するトンネル電流に加え、前記不純物準位に捕獲された電子の遷移に基づくトンネル電流が生ずる。
　このように、本発明の半導体素子では、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大が可能とされる。
　前記間接遷移型半導体としては、特に制限はなく、目的に応じて適宜選択することができるが、既存の半導体設備の多くを利用することができ、簡便で製造コストを低減させる観点から、シリコン、ゲルマニウム及びこれらの混晶のいずれかが好ましい。前記間接遷移型半導体の半導体領域としては、これらの半導体基板から構成することができる。
　前記トンネル障壁の形成方法としては、特に制限はなく、公知の形成方法によって形成することができ、例えば、公知の構造に基づくＰＮ接合、ショットキー接合等から、適用する半導体素子の種類に応じて適宜選択することができる。
　前記アイソエレクトロニックトラップ形成不純物としては、特に制限はなく、前記間接遷移型半導体に応じて、適宜選択することができる。即ち、前記間接遷移型半導体と置換ないし結合して前記間接遷移型半導体におけるキャリアを捕獲する不純物が該当し、前記不純物としては、単一元素又は２種以上の元素からなる物質であり、それ自身からはキャリアを放出しない物質が該当する。
　中でも、前記間接遷移型半導体がシリコンである場合には、ＡｌとＮ（ＩＩＩ－Ｖ族化合物半導体材料）が好ましく、また、ゲルマニウムの場合には、Ｃ、Ｓｎが好ましい。即ち、これらの材料であれば、既存の製造設備の多くを利用することができ、簡便かつ低コストに前記半導体素子を製造することができる。
　前記半導体領域中に導入する前記アイソエレクトロニックトラップ形成不純物の不純物濃度としては、特に制限はないが、１×１０１６ｃｍ－３～１×１０２０ｃｍ－３が好ましい。前記不純物濃度が１×１０１６ｃｍ－３未満であると、充分な数の電子をトンネルさせることができず、電流が増加しないことがあり、１×１０２０ｃｍ－３を超えると、不純物準位を形成しないことがある。
　前記ＰＮ接合に対する前記アイソエレクトロニックトラップ形成不純物の導入例を図３（ａ）に示す。該図３（ａ）の導入例では、前記アイソエレクトロニックトラップ形成不純物は、Ｐ型領域（Ｐ＋領域）とＮ型領域とで形成される半導体領域において、前記Ｐ型領域と前記Ｎ型領域の境界に位置する前記トンネル接合の形成箇所を含むように前記Ｐ型領域から前記Ｎ型領域に亘って前記アイソエレクトロニックトラップ形成不純物が導入される（領域Ｔ１）。
　このように形成されるＰＮ接合では、図３（ｂ）のバンド構造に示すように、Ｐ型領域（Ｐ＋領域）とＮ型領域とで形成されるＰＮ接合のトンネル障壁中に、前記アイソエレクトロニックトラップ形成不純物による不純物準位が形成され、該不純物準位に捕獲された電子が前記トンネル障壁を通過可能とされる。
　また、前記ショットキー接合に対する前記アイソエレクトロニックトラップ形成不純物の導入例を図４（ａ）に示す。該図４（ａ）の導入例では、前記アイソエレクトロニックトラップ形成不純物は、金属領域とＮ型の半導体領域において、前記金属領域と前記半導体領域の境界に位置する前記トンネル接合の形成箇所を含むように前記半導体領域に前記アイソエレクトロニックトラップ形成不純物が導入される（領域Ｔ２）。
　このように形成されるショットキー接合では、図４（ｂ）のバンド構造に示すように、前記金属領域と前記半導体領域とで形成されるショットキー接合のトンネル障壁中に、前記アイソエレクトロニックトラップ形成不純物による不純物準位が形成され、該不純物準位に捕獲された電子が前記トンネル障壁を通過可能とされる。
　前記半導体素子としては、特に制限はなく、トンネル現象を利用する半導体素子に広く適用することができ、例えば、トンネル電界効果トランジスタ、共鳴トンネルダイオード、エサキダイオード等の半導体素子として用いることができる。また、その素子構造としては、前記アイソエレクトロニックトラップ形成不純物を導入すること以外は、目的とする半導体素子の公知の素子構造に基づき、構成することができる。
　前記半導体素子の一実施形態として、トンネル電界効果トランジスタの構成例を図５を参照しつつ説明する。
　トンネル電界効果トランジスタ１０は、ソース領域２と、ソース領域２に隣接して配され、その境界をトンネル障壁が形成されるトンネル接合とするチャネル領域１と、チャネル領域１に隣接して配されるドレイン領域３と、チャネル領域１上にゲート絶縁膜４を介して配されるゲート電極５で構成されるとともに、ソース領域２及びチャネル領域１中に前記アイソエレクトロニックトラップ形成不純物を導入して形成された半導体領域６で前記トンネル接合の全体又は一部が構成される。なお、ここで半導体領域６は、ソース領域２の形成深さＤ１よりも深いＤ３の位置まで、前記アイソエレクトロニックトラップ形成不純物を導入することで、前記トンネル接合の全体に跨るように形成される。
　また、ここでは、Ｐ型トンネル電界効果トランジスタの構成例を示し、ソース領域２をＮ型（Ｎ＋）の半導体領域とし、ドレイン領域３をＰ型（Ｐ＋）の半導体領域としている。Ｎ型トンネル電界効果トランジスタとして構成する場合には、ソース領域２をＰ型の半導体領域とし、ドレイン領域３をＮ型の半導体領域とする。
　チャネル領域１としては、例えば、シリコン、ゲルマニウム等の半導体基板により形成される。前記半導体基板としては、その半導体材料の単結晶構造で、真性半導体又は低濃度に不純物物質がドーピングされたものを好適に用いることができる。
　ソース領域２及びドレイン領域３としては、例えば、前記半導体基板に不純物物質をイオン注入して形成される。前記イオン注入される不純物物質としては、ソース領域２及びドレイン領域３中にキャリアを生じさせる材料であれば特に制限はなく、通常、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等が挙げられる。
　前記イオン注入される不純物物質の濃度としては、ゲート電界を印加した際に、前記トンネル障壁の幅を効果的に低減させる観点から、高濃度であることが好ましく、１×１０１９ｃｍ－３～１×１０２１ｃｍ－３が好ましい。
　また、前記イオン注入の方法としては、特に制限はなく、公知のイオン注入法により実施することができ、例えば、二フッ化ホウ素（ＢＦ２）ガス、ホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガス、固体リン、固体ヒ素等のイオン源を用い、ボロン（Ｂ）、リン（Ｐ）、ヒ素（Ａｓ）等の不純物物質を前記半導体基板に打ち込む方法が挙げられる。
　また、前記イオン注入後、注入された前記不純物物質を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用い、前記半導体基板をランプからの光によって直接加熱する方法等が挙げられる。
　前記アイソエレクトロニックトラップ形成不純物が導入される半導体領域６の形成方法としては、特に制限はなく、例えば、イオン注入法が挙げられる。
　前記アイソエレクトロニックトラップ形成不純物としては、前述の通りであり、前記半導体基板がシリコン半導体基板である場合には、ＡｌとＮを好適に用いることができる。
　また、前記イオン注入後、前記アイソエレクトロニックトラップ形成不純物を活性化させるため、活性化アニールすることが好ましい。前記活性化アニールの方法としては、特に制限はなく、公知の方法を挙げることができ、例えば、ハロゲンランプを用い、前記半導体基板をランプからの光によって直接加熱する方法等が挙げられる。
　ゲート絶縁膜４の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＨｆＯ２、Ａｌ２Ｏ３、ＺｒＯ２等が挙げられる。
　また、ゲート絶縁膜４の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等が挙げられる。
　ゲート絶縁膜４上に形成されるゲート電極５の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＴｉＮ、ＴａＮ、ＮｉＳｉ等が挙げられる。
　また、ゲート電極５の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、ＣＶＤ法が挙げられる。
　このように形成されるトンネル電界効果トランジスタ１０では、ゲート電極５から印加されるゲート電界により、ソース領域２－チャネル領域１間の前記トンネル障壁の幅が薄くなり、トンネル現象により電子が前記トンネル障壁を通過し、チャネル領域１に形成されるチャネルを通じて、ソース領域２－ドレイン領域３間に前記トンネル電流が流れる。
　この際、トンネル電界効果トランジスタ１０では、併せて、前記トンネル障壁中に存在する前記アイソエレクトロニックトラップ形成不純物が形成する前記不純物準位を介して前記トンネル障壁を乗り越えるように電子が遷移するため、前記トンネル電流を増大させることができる。
　次に、前記半導体素子の他の実施形態として、トンネル電界効果トランジスタの構成例を図６を参照しつつ説明する。
　このトンネル電界効果トランジスタ２０では、ショットキー接合によるトランジスタの素子構造としている。
　トンネル電界効果トランジスタ２０は、ソース電極２２と、ソース電極２２に隣接して配され、その境界をトンネル障壁が形成されるトンネル接合とする半導体のチャネル領域２１と、チャネル領域２１に隣接して配されるドレイン電極２３と、チャネル領域２１、ソース電極２２及びドレイン電極２３を支持する絶縁基板２８と、チャネル領域２１上にゲート絶縁膜２４を介して配されるゲート電極２５とで構成されるとともに、チャネル領域２１の一部に前記アイソエレクトロニックトラップ形成不純物を導入して形成された半導体領域２６で前記トンネル接合の全体又は一部が構成される。即ち、このトンネル電界効果トランジスタ２０では、ソース電極２２とチャネル領域２１間のショットキー接合を前記トンネル接合とする。
　このトンネル電界効果トランジスタ２０をＰ型動作させる場合には、チャネルとなる半導体が真性であるときの仕事関数よりも大きい仕事関数を有する金属をソース電極として用いる。また、Ｎ型動作させる場合には、チャネルとなる半導体が真性であるときの仕事関数よりも小さい仕事関数を有する金属をソース電極として用いる。
　ソース電極２２及びドレイン電極２３の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、シリコンをチャネルとする場合、ＮｉＳｉ２等の金属シリサイド等が挙げられる。
　また、ソース電極２２及びドレイン電極２３の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、ＣＶＤ法が挙げられる。
　絶縁基板２８としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、ＳｉＯ２基板等が挙げられる。
　なお、チャネル領域２１、ゲート絶縁膜２４、ゲート電極２５及び半導体領域２６については、前述のトンネル電界効果トランジスタ１０で説明の事項に基づいて構成できるため、説明を省略する。
　このように形成されるトンネル電界効果トランジスタ２０では、ゲート電極２５から印加されるゲート電界により、ソース電極２２－チャネル領域２１間の前記トンネル障壁の幅が薄くなり、トンネル現象により電子が前記トンネル障壁を通過し、チャネル領域２１に形成されるチャネルを通じて、ソース電極２２－ドレイン電極２３間に前記トンネル電流が流れる。
　この際、トンネル電界効果トランジスタ２０では、併せて、前記トンネル障壁中に存在する前記アイソエレクトロニックトラップ形成不純物が形成する前記不純物準位を介して前記トンネル障壁を乗り越えるように電子が遷移するため、前記トンネル電流を増大させることができる。
　次に、前記トンネル電界効果トランジスタの製造方法の一例を図７（ａ）～図７（ｋ）を用いて説明する。なお、本製造方法は、前記トンネル電界効果トランジスタの簡便な製造例を説明する一実施形態に係り、より実用的な製造方法として、特開２０１２－２０４５８３号公報等に記載の公知の製造方法を適宜採用することができる。
　先ず、ハンドル用Ｓｉ層１０７上に、厚み１４５ｎｍのＳｉＯ２絶縁層（ＢＯＸ層）１０８と、厚み５０ｎｍのｐ型不純物が１×１０１５ｃｍ－３程度ドープされたチャネル領域１０１とが、この順で形成されたＳＯＩウエハを用意する。
　次に、このＳＯＩウエハのチャネル領域１０１上に保護酸化膜１１０を厚み５ｎｍで形成する（図７（ａ）参照）。
　次に、電子線リソグラフィーにより、保護酸化膜１１０上に厚み２００ｎｍのレジスト層１１１ａを形成する（図７（ｂ）参照）。
　次に、レジスト層１１１ａをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、Ａｓを用いたイオン注入を行い、チャネル領域１０１にソース領域１０２を形成する（図７（ｃ）参照）。
　次に、酸素アッシング処理により、レジスト層１１１ａを除去し、表面をＳＰＭ（Ｓｕｌｆｕｒｉｃ　Ａｃｉｄ　Ｐｅｒｏｘｉｄｅ　Ｍｉｘｔｕｒｅ）洗浄する（図７（ｄ）参照）。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２ＳＯ４を４：１の割合で混合させたものを用い、１２０℃の温度で洗浄処理を行う。
　次に、ＳＰＭ洗浄された保護酸化膜１１０上に厚み２００ｎｍのレジスト層１１１ｂを形成する（図７（ｅ）参照）。
　次に、レジスト層１１１ｂをマスクとして、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、ＢＦ２を用いたイオン注入を行い、チャネル領域１０１にドレイン領域１０３を形成する（図７（ｆ）参照）。
　次に、酸素アッシング処理により、レジスト層１１１ｂを除去し、表面をＳＰＭ洗浄する（図７（ｇ）参照）。ＳＰＭ洗浄は、洗浄液として、Ｈ２ＳＯ４とＨ２ＳＯ４を４：１の割合で混合させたものを用い、１２０℃の温度で洗浄処理を行う。
　次に、Ｎ２ガス雰囲気の大気圧下で、１，０００℃の温度で１秒間、活性化アニール処理し、ソース領域１０２及びドレイン領域１０３中の各不純物物質を活性化させる。
　次に、保護酸化膜１１０側から、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入し、ソース領域１０２、チャネル領域１０１及びドレイン領域１０３の表層側に、アイソエレクトロニックトラップ形成不純物としてのＡｌとＮを含む半導体領域１０６を形成する（図７（ｈ）参照）。
　次に、Ｎ２ガス雰囲気の大気圧下で、４５０℃の温度で６０時間、活性化アニール処理し、半導体領域１０６中のアイソエレクトロニックトラップ形成不純物を活性化させる。
　次に、１％濃度の希フッ酸（ＤＨＦ）を用いて、保護酸化膜１１０を除去する（図７（ｉ）参照）。
　次に、ＳＣ２洗浄液（ＨＣｌとＨ２Ｏ２の混合液）を用い、８０℃の温度条件下で５分間洗浄する。
　次に、ＡＬＤ法により、２５０℃の温度条件下でＨｆＯ２を堆積させ、半導体領域１０６上に厚み２．４ｎｍのゲート絶縁膜１０４を形成する。なお、このゲート絶縁膜１０４の厚みは、ＳｉＯ２膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）で１ｎｍである。
　次に、スパッタリング法により、ゲート絶縁膜１０４上にＴａＮ（厚み１０ｎｍ）とｐｏｌｙ－Ｓｉ（厚み５０ｎｍ）とを積層させた積層構造のゲート電極１０５を厚み６０ｎｍで形成する（図７（ｊ）参照）。
　次に、マスクを用いたリソグラフィー加工により、ゲート絶縁膜１０４及びゲート電極１０５を形状加工する（図７（ｋ）参照）。
　以上により、トンネル電界効果トランジスタ１００を製造する。
　ところで、このトンネル電界効果トランジスタ１００では、前述のトンネル電界効果トランジスタ１０（図５参照）と、ゲート絶縁膜－チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域（半導体領域６，１０６）の形成深さが異なり、ソース領域１０２に対する半導体領域１０６の前記形成深さがソース領域１０２全体の一部分までとされる。
　ここで、前記ゲート絶縁膜－前記チャネル領域の界面を基準とした前記ソース領域の形成深さをＤ１としたとき、前記ソース領域－前記チャネル領域間の前記トンネル接合では、前記形成深さＤ１よりも浅いＤ２までの前記トンネル接合で、前記トンネル現象が発生することが多い。
　したがって、トンネル電界効果トランジスタ１００では、ソース領域１０２に対する半導体領域１０６の前記形成深さを、前記ソース領域の形成深さＤ１よりも浅い位置Ｄ２としている（図７（ｋ）参照）。
　一方、トンネル電界効果トランジスタ１０（図５参照）のように、ソース領域２に対する半導体領域６の前記形成深さをソース領域２の形成深さＤ１よりも深い位置Ｄ３とした場合、前記トンネル現象に寄与しないＤ２より深い位置における前記トンネル接合で、前記アイソエレクトロニックトラップ形成不純物に基づく、ＯＦＦ時のリーク電流が余計に生じることとなる。
　したがって、前記トンネル電界効果トランジスタにおける前記ゲート絶縁膜－前記チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域の形成深さは、前記ソース領域の形成深さよりも浅いことが好ましい。
　なお、ショットキー接合のトンネル電界効果トランジスタ２０（図６参照）では、アイソエレクトロニックトラップ形成不純物を含む半導体領域２６の形成深さを、ソース電極２２の厚みと同じとしているが、ｐｎ接合のトンネル電界効果トランジスタ１０，１００と同様に、前記ゲート絶縁膜－前記チャネル領域の界面を基準とした前記アイソエレクトロニックトラップ形成不純物を含む半導体領域の形成深さは、前記ソース電極の厚みによる深さよりも浅いことが好ましい。
（半導体集積回路）
　本発明の半導体集積回路は、本発明の前記半導体素子を有することを特徴とする。
　前記半導体素子を集積化する方法としては、特に制限はなく、目的に応じて適宜選択することができ、公知の方法を適宜採用することができる。
（実施例１）
　図７（ｋ）に示すトンネル電界効果トランジスタ１００の構成に準拠して、シミュレーションに係る実施例１のトンネル電界効果トランジスタを想定した。このトンネル電界効果トランジスタでは、チャネル領域１０１を形成するＳＯＩ層の厚みを４５ｎｍとし、ゲート絶縁膜１０４を厚み０．７ｎｍのＳｉＮ層上に、厚み２．０ｎｍのＨｆＯ２層を配して形成し、ゲート電極１０５として、仕事関数が４．７ｅＶの金属の層を厚み６０ｎｍで形成し、ＢＯＸ層としてのＳｉＯ２絶縁層の厚みを１４５ｎｍで形成することを想定している。
　また、Ｎ型のソース領域１０２は、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、Ａｓを用いたイオン注入を行った場合の不純物分布を有し、Ｐ型のドレイン領域は、５ｋｅＶの加速エネルギー及び２×１０１５ｃｍ－２のドーズ量で、ＢＦ２を用いたイオン注入を行った場合の不純物分布を有することを想定している。
　また、アイソエレクトロニックトラップ形成不純物を含む半導体領域１０６は、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入して形成することを想定している。
（比較例１）
　実施例１のトンネル電界効果トランジスタと比較するための比較例１のトンネルトランジスタとしては、アイソエレクトロニックトラップ形成不純物を含む半導体領域１０６を形成しないこと以外は、実施例１のトンネル電界効果トランジスタと同じ構成としたものを想定する。
　ここで、実施例１のトンネル電界効果トランジスタと、比較例１のトンネル電界トランジスタのトンネル電流の比較シミュレーションを行う前に、アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと、アイソエレクトロニックトラップ形成不純物を含まない比較用Ｓｉウエハに対して、発光測定を行い、伝導帯からキャリアが荷電子帯に遷移する遷移確率を求めた。
　即ち、前記遷移確率は、発光強度に比例することから、前記発光強度を測定することによって、前記シミュレーションに用いる前記遷移確率を求めることとした。
　また、この遷移確率に関する情報は、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと、前記比較用Ｓｉウエハの前記遷移確率の割合から求めることとした。
　ここで、下記参考文献に報告されるように、前記アイソエレクトロニックトラップ形成不純物を含まない状態では、トンネル電流は、ＴＡフォノンを介した遷移により生ずると考えられるため、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハにおけるＴＡフォノンによる発光及び前記比較用ＳｉウエハにおけるＴＡフォノンによる間接遷移型の発光と、前記アイソエレクトロニックトラップ形成不純物による発光の比を前記発光測定により求め、この発光強度に関する比から、前記遷移確率の比を求めることとした。
　参考文献：Rigorous theory and simulified model of the band-to-band tunneling in silicon A. Schenk, Solid-State Electronics 36, 19-34(1993)
　なお、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハは、厚み５２５μｍのＳｉウエハに、Ａｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入するとともに、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入し、その後、４５０℃で６０時間アニールして形成したものに係り、前記比較用Ｓｉウエハは、前記アイソエレクトロニックトラップ形成不純物を含まない、厚み５２５μｍのＳｉウエハに係る。
　前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ及び前記比較用Ｓｉウエハに対して、１０Ｋの温度条件下で、励起光として波長５３２ｎｍの緑色レーザ光を照射して、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハと前記比較用Ｓｉウエハを発光させた。この時の発光スペクトルを図８に示す。
　この図８に示すように、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ（ＩＥＴ　ｆｏｒｍｅｄ　Ｓｉ）では、前記比較用Ｓｉウエハ（Ｒｅｆｅｒｅｎｃｅ　Ｓｉ）から確認されない発光ピークが確認されることから、この発光は、前記アイソエレクトロニックトラップ形成不純物による発光（ＩＥＴ発光）と考えられる。また、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ（ＩＥＴ　ｆｏｒｍｅｄ　Ｓｉ）及び前記比較用Ｓｉウエハ（Ｒｅｆｅｒｅｎｃｅ　Ｓｉ）のそれぞれから確認される発光ピークは、ＴＡフォノンによる発光（ＴＡ発光）と考えられる。
　ここで、図８に示すそれぞれの発光ピークのピーク面積は、前記比較用Ｓｉウエハ（Ｒｅｆｅｒｅｎｃｅ　Ｓｉ）のピーク面積と、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハ（ＩＥＴ　ｆｏｒｍｅｄ　Ｓｉ）のピーク面積とで１：２７の割合であり、前記アイソエレクトロニックトラップ形成不純物を含むＳｉウエハでは、前記比較用Ｓｉウエハに対して、２７倍の遷移確率を有すると見積もることができる。
　この結果に基づき、実施例１のトンネル電界効果トランジスタと、比較例１のトンネル電界トランジスタのトンネル電流の比較シミュレーションを行った。即ち、比較例１のトンネル電界トランジスタに対し、実施例１のトンネル電界効果トランジスタのトンネル確率を２７倍として、トンネル電流の比較シミュレーションを行った。結果を図９に示す。
　この図９に示すように、実施例１のトンネル電界効果トランジスタ（ｗｉｔｈ　ＩＥＴ）では、比較例１のトンネル電界トランジスタ（ｒｅｆｅｒｅｎｃｅ）よりも、大きなトンネル電流が得られることが分かる。
（実施例２）
　更に、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大を実証するため、以下のように実施例２に係るトンネルダイオードを作製した。
　先ず、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）素子分離にてデバイス領域が確定され、素子領域に厚み１０ｎｍのＳｉＯ２の熱酸化保護膜が形成されたＳｉ基板を用意した。なお、このＳｉ基板のＳｉ層は、Ｐ型半導体層として、Ｐ型不純物が２×１０１８ｃｍ－３の濃度でドープされている。
　次いで、前記Ｓｉ基板の前記素子領域に形成された前記保護膜を１％濃度の希フッ酸（ＤＨＦ)で１０分間薬液処理することで除去した。
　次いで、前記薬液処理により露出した前記Ｓｉ層表面に残る残留酸素を除去するため、水素雰囲気下、８００℃で１時間の水素アニール処理を行った。
　次いで、前記水素アニール処理後の前記Ｓｉ基板に対して、５００℃の温度条件下でＳｉＨ３ガスを用いたＣＶＤを行い、Ｓｉのエピタキシャル成長層を厚み３０ｎｍで形成した。また、同時に、このエピタキシャル成長層の形成中にＰＨ３ガスを流すことで不純物の導入を行い、リンが２×１０２０ｃｍ－３の不純物濃度でドープされた状態の前記エピタキシャル成長層からなるＮ型半導体層を形成した。
　次いで、前記Ｎ型半導体層上からＡｌを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入し、その後、Ｎを１５ｋｅＶの加速エネルギー及びドーズ量５×１０１３ｃｍ－２でイオン注入して、前記Ｐ型半導体層と前記Ｎ型半導体層の界面を跨ぐように、前記アイソエレクトロニックトラップ形成不純物としてのＡｌとＮを導入した。
　次いで、この不純物の不純物準位を形成するため、窒素雰囲気下、４５０℃、６０時間の低温アニールを行った。
　次いで、前記Ｎ型半導体層上にスパッタリング法によりＡｌの表面電極層を厚み２００ｎｍで形成した。
　次いで、前記保護膜上に体積させた前記Ｎ型半導体層及び前記表面電極層に対し、フォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）による選択的エッチング処理を行って除去し、前記Ｐ型半導体層の前記デバイス領域上に前記Ｎ型半導体層及び前記表面電極層が形成されるように加工を行った。
　最後に、前記Ｓｉ基板の前記表面電極層が形成される側と反対側の面上にスパッタリング法によりＡｌの裏面電極層を厚み２００ｎｍで形成し、実施例２に係るトンネルダイオードを作製した。
（比較例２）
　また、実施例２に係るトンネルダイオードとのダイオード特性を比較するため、前記アイソエレクトロニックトラップ形成不純物を導入せず、また、前記低温アニールを行わなかったこと以外は、実施例２に係るトンネルダイオードを作製方法と同様にして、比較例２に係るトンネルダイオードを作製した。
　実施例２及び比較例２に係るトンネルダイオードのＩ－Ｖ特性を測定した結果を図１０に示す。
　図１０に示すように、比較例２に係るトンネルダイオードのＩ－Ｖ特性（図中のｃｏｎｔｒｏｌ）では、トンネル現象により、逆方向電圧を加えた場合でも電流（トンネル電流）が流れることが確認される。このトンネル電流に関し、実施例２に係るトンネルダイオードのＩ－Ｖ特性（図中、ＩＥＴ　ｆｏｒｍｅｄ）では、前記逆方向電圧での比較において、比較例２に係るトンネルダイオードの前記トンネル電流よりも、約２桁分値が大きい前記トンネル電流が確認される。
　このことは、前記アイソエレクトロニックトラップ形成不純物の導入により、前記トンネル電流を増大させることができることを示している。
　したがって、本発明の前記半導体素子においては、前記アイソエレクトロニックトラップ形成不純物を導入することにより、大きな前記トンネル電流を得ることができる。
　なお、図１０中、比較的大きな順方向電圧を加えたときに、比較例２に係るトンネルダイオードの方が大きな電流値を示しているが、これは、実施例２に係るトンネルダイオードでは、前記アイソエレクトロニックトラップ形成不純物のイオン注入時の注入欠陥により、キャリアの不純物濃度が低下し、抵抗値が増加したためである。
　また、前記Ｉ－Ｖ特性の測定、更に前記シミュレーション試験に関する前記発光強度の測定は、１０Ｋの温度条件下で行っているが、前記欠陥を有する場合、室温等の温度条件下で測定を行うと、前記注入欠陥の影響に基づく、前記トンネル電流の増大が生じるため、前記アイソエレクトロニックトラップ形成不純物の影響のみに注目する観点から、前記影響を受けない十分に低い温度で測定を行ったものに係り、本発明の前記半導体装置は、室温等の温度条件下で用いることができる。
　また、前記実施例２に係るトンネルダイオードでは、比較のために前記注入欠陥の影響を排除しなかったが、前記注入欠陥は、適切な温度でのアニール処理等を行うことで、その影響を容易に排除することができる。
（実施例３）
　更に、トンネル電界効果トランジスタについて、先のシミュレーション結果を補足し、前記アイソエレクトロニックトラップ形成不純物によるトンネル電流の増大を実証するため、実施例３に係るトンネル電界効果トランジスタを作製し、その効果の検証を行った。
　ここで、実施例３に係るトンネル電界効果トランジスタは、先に説明したＰ型のトンネル電界効果トランジスタ１００と同様に作製し（図７（ａ）～（ｋ）参照）、ドレイン電極及びソース電極の配設により、ソース領域１０２をドレイン領域とし、ドレイン領域１０３をソース領域として作動させるＮ型動作のトンネル電界効果トランジスタとして素子構成した。
（比較例３）
　また、実施例３に係るトンネル電界効果トランジスタとのトランジスタ特性を比較するため、前記アイソエレクトロニックトラップ形成不純物を含む半導体領域１０６の形成工程（図７（ｈ）参照)を省き、また、その後の半導体領域１０６に対する前記活性化アニールを行わなかったこと以外は、実施例３に係るトンネル電界効果トランジスタと同様にして、比較例３に係るトンネル電界効果トランジスタを作製した。
　実施例３及び比較例３に係るトンネル電界効果トランジスタのドレイン電圧－ドレイン電流特性を測定した結果を図１１に示す。なお、図１１では、左側（ｃｏｎｔｒｏｌ）が比較例３に係るトンネル電界効果トランジスタのドレイン電圧－ドレイン電流特性の測定結果を示し、右側（ＩＥＴ－ａｓｓｉｓｔｅｄ　ＴＦＥＴ）が実施例３に係るトンネル電界効果トランジスタのドレイン電圧－ドレイン電流特性の測定結果を示している。
　ドレイン電圧－ドレイン電流特性は、ゲート電圧（Ｖｇ）を２．０Ｖから２．５Ｖまで０．１Ｖずつ変更して合計６回測定して行っているが、図１１に示すように、いずれの場合においても実施例３に係るトンネル電界効果トランジスタの方が、比較例３に係るトンネル電界効果トランジスタよりも高いドレイン電流を得ることができており、その差は、およそ１１倍にも達していた。
　また、実施例３及び比較例３に係るトンネル電界効果トランジスタのゲート電圧－ドレイン電流特性を測定した結果を図１２に示す。なお、この測定は、ドレイン電圧（Ｖｄ）を１．０Ｖとして行ったものである。
　この図１２に示すように、ゲート電圧が正の方向に大きくなるにつれ、実施例３に係るトンネル電界効果トランジスタのドレイン電流の値が、比較例３に係るトンネル電界効果トランジスタのドレイン電流の値よりも漸次高い値を示すように推移し、その差は、最大で１０倍を超えるものであった。
　これら図１１，１２に示す各測定結果から、実施例３及び比較例３に係るトンネル電界効果トランジスタでは、トンネル現象によりドレイン電流（トンネル電流）が流れることが確認されるとともに、その大きさは、前記アイソエレクトロニックトラップ形成不純物の導入により増大させることができることが確認された。
　　　１，２１，１０１　　チャネル領域
　　　２，１０２　　ソース領域
　　　３，１０３　　ドレイン領域
　　　４，２４，１０４　　ゲート絶縁膜
　　　５，２５，１０５　　ゲート電極
　　　６，２６，１０６，Ｔ１，Ｔ２　　アイソエレクトロニックトラップ形成不純物を含む半導体領域
　　　１０，２０，１００　　トンネル電界効果トランジスタ
　　　２２　　　ソース電極
　　　２３　　　ドレイン電極
　　　２８　　　絶縁基板
　　　１０７　　　ハンドル用Ｓｉ層
　　　１０８　　　ＳｉＯ２絶縁層
　　　１１０　　　保護酸化膜
　　　１１１ａ，１１１ｂ　　レジスト層

Claims (8)

  1. 　アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されることを特徴とする半導体素子。
  2. 　間接遷移型半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項１に記載の半導体素子。
  3. 　間接遷移型半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がＡｌとＮである請求項２に記載の半導体素子。
  4. 　トンネル接合がＰＮ接合で形成される請求項１から３のいずれかに記載の半導体素子。
  5. 　トンネル接合がショットキー接合で形成される請求項１から３のいずれかに記載の半導体素子。
  6. 　アイソエレクトロニックトラップ形成不純物を含む間接遷移型半導体の半導体領域でトンネル接合の全体又は一部が構成されるトンネル電界効果トランジスタの素子構造を有する請求項１から５のいずれかに記載の半導体素子。
  7. 　トンネル接合の全体又は一部を構成するように、アイソエレクトロニックトラップ形成不純物が導入された間接遷移型半導体の半導体領域を形成する工程を含むことを特徴とする半導体素子の製造方法。
  8. 　請求項１から６のいずれかに記載の半導体素子を有することを特徴とする半導体集積回路。
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