JP2014146789A - 半導体デバイス内のゲート構造の有効仕事関数を調整する方法 - Google Patents

半導体デバイス内のゲート構造の有効仕事関数を調整する方法 Download PDF

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Abstract

【課題】半導体デバイスにおいてゲート構造の有効仕事関数を調整する方法を提供。
【解決手段】ゲート構造は、金属層２０３と、半導体デバイスの活性層から金属層２０３を分離するｈｉｇｈ−ｋ誘電体層２０１とを備える。配線構造は、少なくともプレメタル誘電体層３を含む積層体を備え、プレメタル誘電体層３は、プレメタル誘電体層３を通じてゲート構造に接続された金属充填接続ビアを有し、配線構造は上側露出金属部分７を有する。上側露出金属部分７の少なくとも一部を所定の曝露条件下のプラズマ５に曝露し、ゲート構造の有効仕事関数を調整する。
【選択図】図１

Description

本開示は、トランジスタデバイス内のゲート構造の有効仕事関数(effective work function)を調整する方法に関し、トランジスタデバイスは集積回路の一部であり、ゲート構造は、金属層と、トランジスタデバイスの活性層から金属層を分離するｈｉｇｈ−ｋ（高誘電率）誘電体層とを備える。
ｈｉｇｈ−ｋ／金属ゲートＭＯＳＦＥＴ技術のフレームワークにおいては、ｈｉｇｈ−ｋゲート誘電体が標準のＳｉＯ２誘電体に対してより大きい界面電荷と固定電荷を有することがよく知られている。これは、デバイスのしきい値電圧（Ｖｔ）および移動度に悪影響を与え、さらにデバイスの信頼性に悪影響を与える。
低Ｖｔプロセスを達成するため、先行技術においては、好適な金属ゲート電極を選択し、かつ／または、好適なキャップ層および／またはゲート埋め込みプロセスを使用することがある。好適なキャップ層および／または好適なゲート埋め込みプロセスは、物理的または化学的アプローチに基づいており、酸素空孔の低下または追加の双極子の生成を目的とする。
ｈｉｇｈ−ｋ／金属ゲートトランジスタデバイスの有効仕事関数を調整する、改善された代替の方法に対するニーズが存在する。
本開示の目的は、半導体デバイス（例えばトランジスタやキャパシタデバイスのような）におけるゲート構造の有効仕事関数を調整する方法を提供することである。ここで、半導体デバイスは集積回路の一部であり、ゲート構造は金属層とｈｉｇｈ−ｋ誘電体層を含むものである。また通常、ｈｉｇｈ−ｋ誘電体層は半導体デバイスの活性層から金属層を分離するものである。
これは、
ゲート構造の上に集積回路の配線(interconnect)構造を設ける工程、ここで配線構造は、少なくともプレメタル(premetal)誘電体層を含む積層体を備え、プレメタル誘電体層は、当該プレメタル誘電体層を通じてゲート構造に接続された金属充填接続ビアを有し、配線構造は上側露出金属部分(upper exposed metal layer portion)を有し、
続いて、上側露出金属部分の少なくとも一部を所定の曝露条件下のプラズマ（調整用プラズマ(tuning plasma)と呼ばれる）に曝露し、ゲート構造の有効仕事関数を調整する工程を含む方法を用いて、本開示に従って達成される。
上側露出金属部分の少なくとも一部を曝露し、場合によっては現在の技術水準にある他の方法と組み合わせることにより、ｈｉｇｈ−ｋ誘電体材料のバルク内のトラップ(trap)を意図的に充填できることがわかっている。
本開示の態様に係る方法を他の現技術水準の(state of the art)標準的な方法と組合せ、Ｖｔの調整とその制御が総合的に改善されることは好都合である。
当該現技術水準の方法は、例えば、
−ｈｉｇｈ−ｋ誘電体（例えばＮＭＯＳデバイスについてはＬａ２Ｏ３、ＰＭＯＳデバイスについてはＡｌ２Ｏ３）の上方または下方へのキャップ層の堆積、および／または、
−金属ゲート堆積直後のイオン注入、および／または、
−好適な金属ゲート材料と堆積プロセスを選択する工程を含む。
プラズマにより、帯電させ(charge)、かつ／またはゲート構造のｈｉｇｈ−ｋ誘電体の固定トラップ(fixed trap)の性質を変更するアンテナ駆動(antenna-driven)の電子運動が生じる（実際にドーピングプロセスを実施することなく）。当該プロセスの背後にある物理的メカニズムは、静電学により推進され(driven)、それゆえ電子運動のみを伴うと強く考えられている。間接的な結果として原子を再配置させることができる最終誘起された(finally induced)双極子場により、最終のｈｉｇｈ−ｋ原子の格子配置を変更し、Ｖｔの制御を改善させることができると考えられている可能性もある。
トランジスタの製造プロセスが、予め決定されまたは調整可能であるプラズマ処理工程、例えば金属エッチングプラズマ工程を通常は既に含んでおり、さらに所定のＶｔ値を与えることは好都合である。
本発明の種々の実施形態では、しきい値電圧（Ｖｔ）、有効仕事関数（ＷＦｅｆｆ）または使用する材料の物理特性（例えば仕事関数（ＷＦ）、フェルミレベルなど）のような半導体デバイスのパラメータに言及している。この明細書を通して使用する定義について以下にまとめる。
ＭＯＳＦＥＴデバイスにおいて、ゲート構造では、チャネルに電気伝導させるためにしきい値電圧（Ｖｔ）が必要となる。相補型ＭＯＳ（ＣＭＯＳ）のプロセスにより、ｎチャネルとｐチャネル（ＮＭＯＳとＰＭＯＳそれぞれ）トランジスタの両方が製造される。しきい値電圧Ｖｔは、いわゆる有効仕事関数差（ΔＷＦｅｆｆ）により影響を受ける。しきい値電圧（Ｖｔ）の値を確立する(establish)ため、ＰＭＯＳおよびＮＭＯＳゲート材料（ゲートスタック）とそれらに対応するチャネル領域は、ゲート加工(processing)とチャネル加工を通じて独立して規定される。換言すると、ゲート誘電体（すなわち、ホスト誘電体(host dielectric)と場合によっては種々のキャップ層からなる）とゲート電極（すなわち、少なくとも１つの金属層からなる）の両方が、ゲートスタック（デバイス）の有効仕事関数（ＷＦｅｆｆ）を決定する。さらに、ゲート加工自体（すなわち、種々のプロセスおよび／または行われる熱処理のシーケンス）が、ゲートスタック（デバイス）の有効仕事関数（ＷＦｅｆｆ）に影響を与えることがある。
ゲートスタック（デバイス）の有効仕事関数（ＷＦｅｆｆ）は、ゲート誘電体材料、ゲート電極材料の選択と、行われるゲート加工とにより調整（調節／変更）可能なパラメータである。これに対して、ゲート電極（しばしば金属ゲート電極や金属層、金属制御電極とも呼ばれる）の仕事関数（ＷＦ）は、材料固有の特性である。一般に、特定材料（すなわち金属層）の仕事関数は、電子が初期的にフェルミレベルにあるとして、材料内の電子を材料から真空中へ移動させるために必要とされる電子ボルト（ｅＶ）単位のエネルギの測定値である。ゲート電極の仕事関数は、成膜直後(as-deposited)の仕事関数や、材料の固有仕事関数と呼ぶこともできる。
シリコン基板の場合、ネガティブチャネル型ＭＯＳＦＥＴ（あるいはＮＭＯＳ）のゲート電極であれば、約４．１ｅＶ（＋／−０．３ｅＶ）のｎ型仕事関数を有し、ポジティブチャネル型ＭＯＳＦＥＴ（あるいはＰＭＯＳ）のゲート電極であれば、約５．２ｅＶ（＋／−０．３ｅＶ）のｐ型仕事関数を有するであろう。
ｈｉｇｈ−ｋ誘電体は、誘電率（ｋ）がＳｉＯ２の誘電率（ｋ＞３．９）より大きいことを特徴とする誘電体である。ｈｉｇｈ−ｋ誘電体により、同じ有効キャパシタンス(effective capacitance)を得るための物理膜厚（ＳｉＯ２と比較した）が、はるかに薄いＳｉＯ２層を用いて得られるよりも大きくなる。ｈｉｇｈ−ｋ誘電体は、通常、ＨｆＯ２、ＨｆＳｉ酸化物、ＨｆＳｉＮ、ＺｒＯ２、またはドープされたＨｆ金属酸化物、ＴａＯｘ、Ａｌ２Ｏｙまたはその任意の組合せを含むが、当業者に好適であることが知られた現技術水準の他のいずれかのｈｉｇｈ−ｋ材料であってもよい。
金属ゲートの金属としては、当業者に既知である現技術水準のいずれかの材料が可能である。より一般的には、ウエハと半導体デバイスについての任意の既知の材料系が、本発明の態様に係る方法によって調整可能であることが期待される。
本発明の特定の実施形態によれば、ｈｉｇｈ−ｋ誘電体層は、シリコン酸化物含有層またはシリコン酸化物層により、トランジスタデバイスの活性層からさらに分離する。
調整用プラズマは、例えば、１ｍＴｏｒｒから１００ｍＴｏｒｒの圧力を含むことができる。調整用プラズマは、例えば１Ｗから５０００ＷのバイアスＲＦ電力を有することができる。プラズマへの曝露は、例えば１秒から１０００秒の時間を有することができる。それは、例えばＮ２、Ａｒ、ＣＦ４、Ｃｌ２、ＢＣｌ３、Ｈｅ、Ｏのようなガスを含むことができる。調整用プラズマを適用する前に、例えばＨｅ、ＮＨ３などへの曝露のような前処理を行うことができる。上記パラメータ幅は、例であって、指針値(indicative value)に過ぎない。これらのパラメータのより大きい値または小さい値は、必ずしも除外されない。
本発明の好ましい実施形態によれば、この方法は、
上側露出金属部分の上に調整層を設ける工程、
調整層を通じて、上側露出金属部分の一部をプラズマに曝露する工程をさらに含む。
調整層は、例えばフォトレジストまたはハードマスク層（例えばアモルファス炭素、ＳｉＯ２、ＳｉＯＮなど）を含んでもよい。
配線構造に使用される金属は、例えば銅またはアルミニウムであり、あるいは銅またはアルミニウムを含む。
本発明の好ましい実施形態によれば、
上側露出金属部分の少なくとも一部を所定の曝露条件下のプラズマに曝露し、ゲート構造の有効仕事関数を調整する工程は、ゲート構造への接続を除き、配線構造をさらに基板に電気的に接続する前に実施する。
本発明の好ましい実施形態によれば、
上側露出金属部分の少なくとも一部を所定の曝露条件下のプラズマに曝露し、ゲート構造の有効仕事関数を調整する工程は、ゲート構造の充分上方に位置する領域内で実施する。
本発明の好ましい実施形態によれば、
プラズマは、電荷を発生させ、かつ、ゲート構造を通じて配線構造からゲート構造のｈｉｇｈ−ｋ誘電体層に向けて誘導するように適合している。
本発明の好ましい実施形態によれば、
プラズマへ曝露する工程は、イオンビームを直接に照射する工程を含む。
本発明の好ましい実施形態によれば、この方法は、
上側露出金属部分の少なくとも第２部分をエッチングプラズマに曝露して、上側露出金属部分の一部をエッチングする工程をさらに含む。
第１部分と第２部分とは異なっていてもよい、すなわち非同一部分(disjoint parts)であってもよい。エッチングプラズマと調整用プラズマとは異なるプラズマであってもよい。
本発明の好ましい実施形態によれば、
ゲート構造の有効仕事関数を調整するために使用するプラズマ（調整用プラズマ）とエッチングプラズマとは同一である。換言すると、配線構造の上側露出金属部分の第２部分をエッチングするように、かつ、上側露出金属部分の第１部分を曝露してゲート構造の有効仕事関数を調整するように適合した単一のプラズマを使用する。
本発明の好ましい実施形態によれば、
上側露出金属部分は、金属充填接続ビアの上面の少なくとも一部に対応する。
本発明の好ましい実施形態によれば、
配線構造を設ける工程は、プレメタル誘電体層の上に第１パターン化金属配線層を設ける工程をさらに含み、
上側露出金属部分の少なくとも一部を曝露する工程は、第１パターン化配線層の少なくとも一部を曝露する工程を含む。
本発明の好ましい実施形態によれば、
配線構造を設ける工程は、各パターン化配線層と、少なくとも１つの各金属充填接続ビアを備えた各配線誘電体層との組合せの繰返しを少なくとも１つ設ける工程をさらに含み、
上側露出金属部分の少なくとも一部を曝露する工程は、各金属充填接続ビアの上面の少なくとも一部を曝露する工程を含む。
本発明の好ましい実施形態によれば、
配線構造を設ける工程は、プレメタル誘電体層の上に第１パターン化金属配線層を設ける工程、少なくとも１つの各金属充填接続ビアを備えた各配線誘電体層と各パターン化配線層との組合せの繰返しを少なくとも１つ設ける工程をさらに含み、
上側露出金属部分の少なくとも一部を曝露する工程は、上側パターン化配線層の少なくとも一部を曝露する工程を含む。
本発明の第２の態様に係る、
第１型を有する半導体デバイスと第２型を有する半導体デバイスのゲート構造の有効仕事関数を併せて調整する方法であって、
ａ．第１型を有する半導体デバイスのために、第１の態様のいずれかの実施形態に係る方法を実施する工程、
ｂ．第２型を有する半導体デバイスのために、第１の態様のいずれかの実施形態に係る方法を実施する工程を含み、
各上側露出金属部分の各パーツを各プラズマへ曝露して各ゲート構造の有効仕事関数を調整する工程を、独立して実施する方法が開示されている。
本発明の第３の態様に係る、
第１導電型を有する半導体デバイスと第２導電型を有する半導体デバイスのゲート構造の有効仕事関数を併せて調整する方法であって、
ａ．第１導電型を有する半導体デバイスのために、第１の態様のいずれかの実施形態に係る方法を実施する工程、
ｂ．第２導電型を有する半導体デバイスのために、第１の態様のいずれかの実施形態に係る方法を実施する工程を含み、
単一のプラズマを使用し、１つまたは２つの各調整層と一緒に調節して、露出金属部分の各パーツを同時に露出している間に、第１導電型を有するゲート構造の有効仕事関数と、第２導電型を有するゲート構造の有効仕事関数を調整する方法が開示されている。
好ましい実施形態によれば、この方法は、
第１導電型を有する半導体デバイスのために、上側露出金属部分の上に調整層を設ける工程、調整層を通じて、上側露出金属部分の一部をプラズマに曝露する工程を含み、
第２導電型を有する半導体デバイスのために、上側露出金属部分の上に調整層を設ける工程、調整層を通じて、上側露出金属部分の一部をプラズマに曝露する工程を含まない。
本発明の第２の態様と第３の態様の説明では、第１型の半導体デバイス、例えばトランジスタまたはキャパシタは、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタであってもよい。また、第２型のトランジスタは、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタであってもよい。したがって、第１導電型は、第２導電型とは異なっていてもよい（具体的には、反対であってもよい）。あるいは、第１型を有する半導体デバイスは、第１導電型を有する半導体デバイスであってもよく、第２型を有する半導体デバイスは、第１導電型とは異なっていてもよい。両方のデバイスが、両方の型を有してもよい。すなわち、それらはＮＭＯＳであってもよいし、ＰＭＯＳであってもよい。
本開示は、以下の説明と添付の図面により、さらに明らかになるであろう。
本開示の種々の実施形態を示す。 本開示の種々の実施形態を示す。 本開示の種々の実施形態を示す。 本開示の種々の実施形態を示す。 本開示の種々の実施形態を示す。 本開示の種々の実施形態を示す。 本開示の態様を支持する電気的結果であり、Ｖｔシフトの効率を示す。 本開示の態様を支持する電気的結果であり、Ｖｔシフトの効率を示す。 本開示の態様を支持する電気的結果であり、デバイスの残りの部分に悪影響を与えないで本開示の態様に係る方法を実施できること、本発明の態様に係る方法の信頼性が高いことを示す。 本開示の態様を支持する電気的結果であり、デバイスの残りの部分に悪影響を与えないで本開示の態様に係る方法を実施できること、本発明の態様に係る方法の信頼性が高いことを示す。 本開示の態様を支持する電気的結果であり、デバイスの残りの部分に悪影響を与えないで本開示の態様に係る方法を実施できること、本発明の態様に係る方法の信頼性が高いことを示す。
特定の図面を参照しつつ特定の実施形態について説明することになるが、本開示はこれに限定されることなく、特許請求の範囲によってのみ限定される。記載した図面は、単に概略的であって非限定的である。図面においては、説明目的で幾つかのエレメントの大きさを誇張し、スケール通り描いていないことがある。寸法と相対寸法は、本開示を実施するための実際の縮小には必ずしも対応しない。
さらに、説明および特許請求の範囲での用語「第１」「第２」「第３」などは、類似のエレメントを区別するために用いており、必ずしもシーケンス順、時間順を説明するために用いているのではない。当該用語は好適な状況下で交換可能であって、本開示の実施形態は、本明細書で説明または図示した以外のシーケンスで動作可能である。
さらに、説明および特許請求の範囲での用語「上」(top)、「下」(bottom)、「〜の上方に」(over)、「〜の下方に」(under)などは、説明目的で用いており、必ずしも相対位置を説明するためには用いていない。当該用語は好適な状況下で交換可能であって、本開示の実施形態は、本明細書で説明または図示した以外の向きで動作可能である。
さらに、種々の実施形態は、「好ましい」とするものであっても、本開示の範囲を限定することなく本開示を実施可能である例示的な態様として解釈するものとする。
特許請求の範囲で用いる用語「備える、有する、含む」(comprising)は、それ以降に列挙するエレメントまたは工程に限定されるものであると解釈しないものとする。それは、他のエレメントまたは工程を除外しない。それは、上記特徴、整数、工程またはコンポーネントの存在を特定するものであると解釈する必要があるが、追加の１つまたは複数の他の特徴、整数、工程もしくはコンポーネントまたはこれらのグループの存在を除外しない。
したがって、「ＡとＢとを備えたデバイス」という表現の範囲は、コンポーネントＡとＢのみからなるデバイスに限定されないものとし、デバイスの列挙したコンポーネントがＡとＢのみであって、請求項はこれらのコンポーネントの等価物を含むと解釈するものとする。
図１から図６は、本開示の代替の実施形態を示す。
図１は、本発明の態様に係る第１の実施形態を示す。シリコンバルクウエハまたは基板（あるいは、現技術水準での任意の半導体ウエハまたは基板であってもよい）の上で、例えばトランジスタ（以下の説明で用いる）またはキャパシタデバイスのような半導体デバイスを設ける。実施形態において、「基板」は、シリコン、ガリウム砒素（ＧａＡｓ）、ガリウムヒ素リン（ＧａＡｓＰ）、インジウムリン（ＩｎＰ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでもよい。「基板」は、半導体基板部分に加えて、例えばＳｉＯ２またはＳｉ３Ｎ４のような絶縁層を含んでもよい。したがって、基板という用語は、シリコンオンガラス基板、シリコンオンサファイア基板も含む。このように、用語「基板」を使用して、対象の層または部分の下位にある層のためのエレメントを一般的に規定している。また、「基板」は、上に層が形成される他の任意のベース、例えばガラスや金属層であってもよい。したがって、基板は、ブランケットウエハなどのウエハであってもよく、あるいは他のベース材料に付加される層、例えば下位層の上に成長したエピタキシャル層であってもよい。
基板には、例えばシャロートレンチアイソレーション（ＳＴＩ）構造１０４を設ける。当該構造１０４は、隣接する複数のトランジスタを電気的に分離し、誘電体材料、例えばシリコン酸化物により充填された基板内トレンチを有するのが一般的である。現技術水準の方法に従って、ソースおよびドレインジャンクション１０１、ならびにソースおよびドレインコンタクト１０２，１０３を設ける。金属層２０３と、前記半導体デバイスの活性層（例えばチャネル層またはチャネル領域）から前記金属層２０３（金属ゲート）を分離するｈｉｇｈ−ｋ誘電体層２０１とを備えたゲート構造を設ける。活性層とｈｉｇｈ−ｋ誘電体層２０１との間に、界面酸化物２００が存在してもよい。界面酸化物２００は、通常はスペーサ２０２により画定される(delimited)。通常、金属ゲート２０３の上にシリサイド層２０４を設ける。プレメタル誘電体３を設ける。コンタクト４（ソースコンタクト、ドレインコンタクトおよびゲートコンタクトを含む）を、プレメタル誘電体３を通って上側露出金属部分７を形成する基材(substratem)上面に接する金属充填ビアとして設ける。配線構造の上側露出部分７、この場合には金属充填ビアにより具現されるスルーコンタクトの上面の少なくとも一部（第１部分）を好適なプラズマ５に曝露することにより、トランジスタデバイスのＶｔを調整あるいはトリミング(trim)できる。
プラズマ処理５により、帯電させ、かつ／またはゲート構造のｈｉｇｈ−ｋ誘電体の固定トラップの性質を変更するアンテナ駆動の電子運動が生じる（実際にドーピングプロセスを実施することなく）。当該プロセスの背後にある物理的メカニズムは、静電学により推進され、それゆえ電子運動のみを伴う。間接的な結果として原子を再配置させることができる最終誘起された双極子場により、最終のｈｉｇｈ−ｋ原子の格子配置を変更し、Ｖｔの制御を改善させることができると考えられている可能性もある。
図２は、本開示の更なる実施形態を示す。この実施形態は、図１に関して説明した実施形態と類似しているが、半導体デバイスの製造プロセスのより後半でプラズマへの曝露を実施する。この実施形態はさらに、第１金属配線層（当該技術分野では、「金属１」やＭ１層と呼ぶことが多い）を設ける工程を含む。第１金属配線層をパターニングし、配線構造の上側露出金属部分７を具現する。前記上側金属部分７の少なくとも一部を、所定曝露条件下でプラズマに曝露し、前記ゲート構造の有効仕事関数を調整する。
図３は、本発明の態様の更なる実施形態を示す。同じ基板１００の上に、２つの同一のトランジスタ構造を設ける。プレメタル誘電体層内の金属充填ビアが、第１トランジスタ構造のゲートの方へ向かうゲートコンタクト４に対応する。プレメタル誘電体層内の別の金属充填ビアが、第２トランジスタ構造のゲートの方へ向かうゲートコンタクト４＊に対応する。複数のコンタクトの１つのみが調整層に覆われる。これは、種々のコンタクト４と４＊の上方でのプラズマの影響の調節に好適である。例えば、コンタクト４または４＊の一方のみの前面または露出面の上に調整層を設け、他方には設けないことにより、単一のプラズマを用いて種々のトランジスタ（例えばＮＭＯＳトランジスタとＰＭＯＳトランジスタ）で異なる効果を達成できる。制限的なケース(limit case)として、比較的厚い調整層６（例えば１０ｎｍより厚い）を有することにより、プラズマの影響を無くし、あるいはコンタクトの１つに制限でき、２つのコンタクトの他方への最大効果(full effect)を与えることができる。この場合、調整層を保護層として見ることもできる。あるいは、調整層の存在によりプラズマ効果を発生させることもでき、調整層に覆われていないコンタクトが、例えば印加されるプラズマの影響をまったく受けないようにしてもよい。さらに別の実施形態では、種々のコンタクトまたはトランジスタ構造に種々の調整層６を付加して、単一のプラズマについて種々のトランジスタ構造に種々の影響を与えることができる。調整層の厚さは、好ましくはゲート誘電体（ｈｉｇｈ−ｋ層および必要に応じて界面酸化物を含む）の厚さと同程度であり、最適な調整を達成するためには１ｎｍから２ｎｍが好ましい。
さらに別の実施形態では、種々のトランジスタデバイス／各ゲートコンタクトに対して種々の調整層６を付加でき、種々のトランジスタデバイス／各ゲートコンタクトに対して独立したプラズマ処理を適用できる。これは、例えば現技術水準での遮蔽技術を使用して達成できる。当該技術は、各非関心領域(non-concerned area)での種々の曝露による障害を除き、あるいは低下させる。
図４は、本発明の更なる実施形態を示す。トランジスタのソースとドレインも覆う連続膜として調整層６を付加する。
図５は、本発明の更なる実施形態を示す。この実施形態は、図４に関連して説明した実施形態に類似し、図２に関連して説明した実施形態をベースにしている。ここで、金属１（Ｍ１）配線層の一部は、当該分野で既知のＭ１配線誘電体層ＤＭ１を含み、調整層６に覆われる。ここで、トランジスタのソースとドレインも覆う連続膜として調整層を付加する。
図６は、本発明の更なる実施形態を示す。この実施形態は、図２に関連して説明した実施形態をベースにしている。ここで、ゲートコンタクト４の上方の領域で、調整層６をＭ１層に選択的に付加する。これは、例えば連続的調整層を堆積させ、パターニングすることにより実施できる。
図７から図１１は、本開示の態様を支持する電気的結果(electrical result)を示す。図７、図８ａ，８ｂは、Ｖｔシフトの効率を示す。図９から図１１は、デバイスの残りの部分に悪影響を与えることなく本開示の態様に係る方法を実施可能であること、本発明の態様に係る方法は信頼性が高いことを示す。
この電気的結果は、次の材料系、
−シリコン基板、
−ＳｉＯ２界面酸化物層を備えたゲートスタック、
−ｈｉｇｈ−ｋ誘電体層としてのＨｆＯ２（酸化ハフニウム）層、
−ＴｉＮ（窒化チタン）金属電極、
−調整層としてのフォトレジスト層、
−Ｗ（タングステン）を含むプレメタル誘電体層中のビアメタル(「ビア０」(via 0))、
−第１金属配線レベル用のＣｕ（銅）金属配線層（「金属１」）
をベースにしている。
当業者であれば同様の効果と利点を与える類似の材料系または他の材料系を特定できることが理解されるであろう。
図７は、プラズマ工程を経たデバイスについてのデータと経ていないデバイスについてのデータとを比較して、ｈｉｇｈ−ｋ金属ゲートＮ−ＭＯＳＦＥＴデバイスに対するプラズマの効果を証明する結果を示す。
図７の例では、同じプラズマ工程を経ると共に同じウエハ上に位置する２つの試験構造で比較を行っている。一方の試験構造は、ゲートに接続された保護ダイオードを備える。保護ダイオードはプラズマ誘導電流を基板に対して転流し(divert)、どのような影響をも妨げる（黒のトレース(trace)：Ｂ）。他方の試験構造は保護ダイオードを備えない（グレーのトレース：Ａ）。グラフは、一連のＭＯＳＦＥＴの伝達特性（Ｉｄ／Ｖｇ曲線）を示す。この図から、プラズマはデバイスのしきい値電圧（Ｖｔｈ）にのみ影響を及ぼし（曲線の横方向シフト）、サブスレッショルドスロープ(sub threshold slope)、移動度または飽和電流など他のデバイス特性には大きな影響を与えないことが判る。デバイスの形状は次の通り、すなわちチャネル幅＝１μｍ、チャネル長＝１μｍである。
図８ａで、保護されたＮ−ＭＯＳＦＥＴデバイス（右）と保護されていないＮ−ＭＯＳＦＥＴデバイス（左）のＶｔｈのウエハにわたる(across)概略的な比較を通じて、プラズマ工程の有効性がさらに実験的に示されている。保護されていないデバイスのＶｔｈは、保護ダイオードを有する基準デバイスと比較して約１００ｍＶ低下する。
図８ｂでは、例えば上記例のように、例えばＮ型デバイスのみに影響を与えてＰ型デバイスに影響を与えないといったように、プラズマがデバイスの種類に固有なことがあることが示されている。この図は、図８ａと同じプラズマ曝露ＣＭＯＳウエハから得られた、保護ダイオードを有するＰＦＥＴ（右）と有しないＰＦＥＴ（左）のＶｔｈを示す。これは、２つのＰＭＯＳデバイスを区別できないことを明確に示しており、同じプラズマが効果を選択的に(selective effect)、ＮＭＯＳには与えてＰＭＯＳには与えないことが可能なことを表している。
図９では、保護ダイオードを有する（黒のトレース：グラフ下側部分のＢ）または有しない（グレーのトレース：グラフ上側部分のＡ）図７と同じＮ型デバイスについて、ゲート誘電体スタックを流れるリーク電流（Ｉｇ／Ｖｇ）曲線の比較を行っている。これは、プラズマがゲートリークに悪影響をまったく与えないことを示している。２つの曲線群間の差は、異なるＶｔｈに主に起因し、ゲートスタックに加わる追加の劣化メカニズム(degradation mechanisms)の作用には起因しない。
プラズマ曝露されたＮ型デバイス（四角）とＰ型デバイス（三角形、円）であって保護ダイオードを有するものまたは有しないもの（図８ａ，８ｂと同様に）に対して行われた従来のバイアス温度不安定性（ＢＴＩ）信頼性試験は、プラズマ工程がＮ型デバイス（Ｖｔｈがプラズマにより影響を受ける）とＰ型デバイス（Ｖｔｈがプラズマにより影響を受けない）の両方でＢＴＩに悪影響を与えないことを実証している。これを図１０に示している。さらに、従来の誘電破壊試験（ＴＤＤＢ、図示せず）および界面状態密度の抽出（図示せず）は、曝露されたデバイスと曝露されないデバイス（Ｎ型またはＰ型）の間の大きい差を示さなかった。これは、プラズマ工程が信頼性の問題をまったく引き起こさないことを表している。
さらに、図１１において、プラズマ誘起されたＶｔｈのシフトに起因するメカニズムであるｈｉｇｈ−ｋ内の固定トラップの帯電は、プラズマ曝露された図８と同様のＮ型デバイス（保護ダイオード無し）で実施される逆バイアス電圧負荷試験を通じて、安定であることが示されている。大量のＮ−ＭＯＳＦＥＴデバイスで測定された電圧負荷前（点のトレース）と電圧負荷後（三角形のトレース）に対応する２つの重なる積算曲線で示されるように、Ｖｔｈの分布にはドリフト(drift)が観察されない。

Claims (14)

  1. 半導体デバイスにおいてゲート構造の有効仕事関数を調整する方法であって、前記半導体デバイスは集積回路の一部であり、前記ゲート構造は、金属層と、前記半導体デバイスの活性層から前記金属層を分離するｈｉｇｈ−ｋ誘電体層とを備え、
    前記ゲート構造の上に前記集積回路の配線構造を設ける工程、ここで前記配線構造は、
    少なくともプレメタル誘電体層を含む積層体を備え、前記プレメタル誘電体層は、該プレメタル誘電体層を通じて前記ゲート構造に接続された金属充填接続ビアを有し、前記配線構造は上側露出金属部分を有し、
    続いて、前記上側露出金属部分の少なくとも一部を所定の曝露条件下のプラズマに曝露し、前記ゲート構造の有効仕事関数を調整する工程
    を含む方法。
  2. 前記上側露出金属部分の上に調整層を設ける工程、
    前記調整層を通じて、前記上側露出金属部分の一部を前記プラズマに曝露する工程
    をさらに含む、請求項１に記載の方法。
  3. 前記上側露出金属部分の少なくとも一部を所定の曝露条件下のプラズマに曝露し、前記ゲート構造の有効仕事関数を調整する工程は、前記ゲート構造への接続を除き、前記配線構造をさらに基板に電気的に接続する前に実施する、請求項１または２に記載の方法。
  4. 前記上側露出金属部分の少なくとも一部を所定の曝露条件下のプラズマに曝露し、前記ゲート構造の有効仕事関数を調整する工程は、前記ゲート構造の充分上方に位置する領域内で実施する、請求項１から３のいずれか１項に記載の方法。
  5. 前記調整のためのプラズマは、電荷を発生させ、かつ、前記ゲート構造を通じて前記配線構造から前記ゲート構造のｈｉｇｈ−ｋ誘電体層に向けて誘導するように適合した、請求項１から４のいずれか１項に記載の方法。
  6. 前記プラズマへ曝露する工程は、イオンビームを直接に照射する工程を含む、請求項１から５のいずれか１項に記載の方法。
  7. 前記上側露出金属部分の少なくとも第２部分をエッチングプラズマに曝露して、前記上側露出金属部分の第２部分をエッチングする工程をさらに含む、請求項１から６のいずれか１項に記載の方法。
  8. 前記調整のためのプラズマと前記エッチングプラズマとは同一である、請求項７に記載の方法。
  9. 前記上側露出金属部分は、前記金属充填接続ビアの上面の少なくとも一部に対応する、請求項１から８のいずれか１項に記載の方法。
  10. 前記配線構造を設ける工程は、前記プレメタル誘電体層の上に第１パターン化金属配線層を設ける工程をさらに含み、
    前記上側露出金属部分の少なくとも一部を曝露する工程は、前記第１パターン化配線層の少なくとも一部を曝露する工程を含む、請求項１から７のいずれか１項に記載の方法。
  11. 前記配線構造を設ける工程は、各パターン化配線層と、少なくとも１つの各金属充填接続ビアを備えた各配線誘電体層との組合せの繰返しを少なくとも１つ設ける工程をさらに含み、
    前記上側露出金属部分の少なくとも一部を曝露する工程は、前記各金属充填接続ビアの上面の少なくとも一部を曝露する工程を含む、請求項１から７のいずれか１項に記載の方法。
  12. 前記配線構造を設ける工程は、前記プレメタル誘電体層の上に第１パターン化金属配線層を設ける工程、少なくとも１つの各金属充填接続ビアを備えた各配線誘電体層と各パターン化配線層との組合せの繰返しを少なくとも１つ設ける工程をさらに含み、
    前記上側露出金属部分の少なくとも一部を曝露する工程は、上側パターン化配線層の少なくとも一部を曝露する工程を含む、請求項１から７のいずれか１項に記載の方法。
  13. 第１型を有する半導体デバイスと第２型を有する半導体デバイスのゲート構造の有効仕事関数を併せて調整する方法であって、
    前記第１型を有する半導体デバイスのために、請求項１から１２のいずれか１項に記載の方法を実施する工程、
    前記第２型を有する半導体デバイスのために、請求項１から１２のいずれか１項に記載の方法を実施する工程を含み、
    前記各上側露出金属部分の各パーツを各プラズマへ曝露して前記各ゲート構造の有効仕事関数を調整する工程を、独立して実施する方法。
  14. 第１型を有する半導体デバイスと第２型を有する半導体デバイスのゲート構造の有効仕事関数を併せて調整する方法であって、
    前記第１型を有する半導体デバイスのために、請求項１から１２のいずれか１項に記載の方法を実施する工程、
    前記第２型を有する半導体デバイスのために、請求項１から１２のいずれか１項に記載の方法を実施する工程を含み、
    単一のプラズマを使用し、前記１つまたは２つの各調整層と一緒に調節して、前記露出金属部分の各パーツを同時に露出している間に、前記第１型を有するゲート構造の有効仕事関数と、前記第２型を有するゲート構造の有効仕事関数を調整する方法。
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