JP6570115B2 - 単電子トランジスタ及びその製造方法並びに集積回路 - Google Patents
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また、半導体で作製する単電子トランジスタ中の前記量子ビットを用いることが試みられている(例えば、非特許文献1参照)。前記単電子トランジスタによれば、前記超伝導量子ビットに比べ高い集積度を実現でき、また、前記超伝導型量子ビットに比べ高温での動作が可能である。
即ち、前記量子ドット内に存在するN個(Nは整数)の電子は、静電容量CR,CL,CGの総和が小さいときに、前記量子ドットと前記トンネル障壁との間でトンネルが禁止され電流の流れないクーロンブロッケード状態となるが、ゲート電圧VGを変化させると、前記ゲート電極と前記量子ドットとの容量的な結合により、前記量子ドットにおけるエネルギー準位が変化し、ソースから図中左側の前記トンネル障壁を介して前記量子ドット内に1つの電子のトンネルが許容され、前記量子ドット内に存在する電子がN+1個となる。この単電子は、前記量子ドット内から右側の前記トンネル障壁をそのままトンネルしてドレインに移動する(図2(a),(b)参照)。これにより、前記単電子トランジスタでは、前記量子ドット内の電子数がN個とN+1個の状態をとることができ、一旦、ソースからトンネル移動してN+1個となった前記量子ドット内の電子がドレインにトンネル移動して再びN個となることで電流を流すことができ、また、再度電流が流れない前記クーロンブロッケード状態をとることで単電子の移動に基づくオンオフ動作が可能となる。このオンオフ動作は、ソース・ドレイン間の電流の振動(クーロンピーク)により確認することができる。なお、図2(a)は、前記クーロンブロッケード状態における前記エネルギー準位を示す図であり、図2(b)は、前記トンネルが許容される状態における前記エネルギー準位を示す図である。前記エネルギー準位の間隔は、ΔECで一定である。
しかしながら、現在の微細加工技術を用いた場合、前記量子ドットを5nm程度の大きさで作製可能であるが、このような微細加工技術を用いても室温動作を可能とする単電子トランジスタを実現することができていないのが現状である。
また、前記量子ドットをナノ粒子を用いて形成して微細化する方法(特許文献3,4参照)も提案されているが、前記ナノ粒子のサイズのばらつきを回避できないため、均一な素子の生産に難がある。
しかしながら、シリコンMOSトランジスタのチャネル中に存在する前記不純物を前記量子ドットとして利用する場合でも、前記シリコンMOSトランジスタ中に発生する熱拡散電流を動作原理に用いるため、温度上昇とともに前記熱拡散電流の量がトンネル電流を上回り、前記トンネル電流が前記熱拡散電流に埋もれ、その結果、室温環境下では、前記単電子トランジスタとして機能させることができなくなる問題がある。
<1> ソース部及び前記ソース部と離間して配されるドレイン部と、前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、領域中に量子ドットを形成する量子ドット形成不純物が含まれる量子ドット形成半導体部と、少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極が配されるゲート部と、で形成され、前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有し、前記ソース部及び前記ドレイン部間の最短距離であるゲート長が大きくとも100nm未満であり、前記量子ドット形成半導体部が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で形成されることを特徴とする単電子トランジスタ。
<2> ゲート長が小さくとも5nm以上である前記<1>に記載の単電子トランジスタ。
<3> 半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである前記<1>から<2>のいずれかに記載の単電子トランジスタ。
<4> 半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がAl及びNである前記<3>に記載の単電子トランジスタ。
<5> ソース部と量子ドット形成半導体部との境界及びドレイン部と前記量子ドット形成半導体部との境界のいずれかの境界に形成されるトンネル接合がPN接合で形成される前記<1>から<4>のいずれかに記載の単電子トランジスタ。
<6> トンネル接合がショットキー接合で形成される前記<1>から<4>のいずれかに記載の単電子トランジスタ。
<7> ソース部を形成するソース部形成工程と、前記ソース部と離間してドレイン部を形成するドレイン部形成工程と、前記ソース部及び前記ドレイン部の間に、量子ドットを形成する量子ドット形成不純物を含む量子ドット形成半導体部を形成する量子ドット形成半導体部形成工程と、少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極を配したゲート部を形成するゲート部形成工程と、を含み、前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも100nm未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程であり、前記量子ドット形成半導体部形成工程が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で前記量子ドット形成半導体部を形成する工程であることを特徴とする単電子トランジスタの製造方法。
<8> 前記<1>から前記<6>のいずれかに記載の単電子トランジスタを有することを特徴とする集積回路。
本発明の単電子トランジスタは、少なくとも、ソース部、ドレイン部、量子ドット形成半導体部及びゲート部とで形成され、前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有する。
前記ソース部及び前記ドレイン部は、半導体に不純物を導入して形成される公知のソース領域及びドレイン領域、又は、金属材料により形成される公知のソース電極及びドレイン電極と同様に形成される。
即ち、前記単電子トランジスタは、前記ソース領域及び前記ドレイン領域が同じ導電型で形成されるMOSトランジスタと異なり、これらが異なる導電型で形成されるトンネル電界効果トランジスタの構造を有し、熱拡散電流を伴わないトンネル電流によって単電子動作が可能とされる。
前記ソース領域及び前記ドレイン領域を形成する半導体材料としては、前記量子ドット形成半導体部とトンネル接合を形成可能な材料である限り、特に制限はなく、公知の半導体材料を適用することができ、製造上、前記量子ドット形成半導体部を構成する半導体材料と同じ半導体材料で形成することが好ましい。即ち、この場合、一つの半導体基板に前記不純物をイオン注入等によりドープして前記ソース領域、前記ドレイン領域を形成する代表的な製造方法を適用することができる。
また、前記不純物としては、特に制限はなく、ボロン、リン、ヒ素等の公知の不純物を用いることができる。
このような前記ソース電極及び前記ドレイン電極としては、特に制限はなく、公知の金属材料を挙げることができ、例えば、前記量子ドット形成半導体部がシリコンで構成される場合、NiSi2等の金属シリサイドを挙げることができる。
また、前記ソース電極及び前記ドレイン電極の形成方法としても特に制限はなく、前記金属材料を用いた、スパッタリング法、CVD法等の公知の形成方法を挙げることができる。
前記量子ドット形成半導体部は、前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、量子ドット形成不純物を含む。
前記量子ドット形成不純物としては、特に制限なく、半導体分野で用いられる公知のドナー不純物、アクセプタ不純物に加え、本発明者が先に提案のアイソエレクトロニックトラップ形成不純物(国際公開第2015/033706号公報参照)が挙げられる。これらの不純物は、いずれも原子サイズであり、究極的にサイズが小さい量子ドットを実現することができる。
ただし、前記量子ドット形成不純物としては、前記ソース部及び前記ドレイン部を前記ソース領域及び前記ドレイン領域で形成する場合、前記ソース領域及び前記ドレイン領域の導電型を設定する不純物と異なる不純物であることが好ましい。前記ソース領域及び前記ドレイン領域に含まれる不純物と同じ種類の不純物を用いると、前記ソース領域及び前記ドレイン領域の導電型の設定と前記量子ドットの動作設定を独立して制御することが困難となる。
また、前記量子ドット形成不純物としては、キャリアを放出する前記ドナー不純物及び前記アクセプタ不純物よりも、前記キャリアを放出しない前記アイソエレクトロニックトラップ形成不純物が好ましい。前記アイソエレクトロニックトラップ形成不純物を用いる場合、前記ドナー不純物及び前記アクセプタ不純物を用いる場合よりも、不純物準位がバンドギャップ中のより深いエネルギー位置に形成されるため、より室温環境下で安定した単電子動作が可能となる。
参考文献1:A. M. Tyryshkin et al, Nature Materials 11, 143-147 (2012).
また、前記アイソエレクトロニックトラップ形成不純物としては、前記物質であれば特に制限はなく、単一元素又は2種以上の元素からなる物質で構成されるが、前記量子ドット形成半導体部を形成する前記半導体材料がシリコンである場合には、Al及びN(III−V族化合物半導体材料)が好ましく、また、ゲルマニウムの場合には、C、Snが好ましい。即ち、これらの材料であれば、既存の製造設備の多くを利用することができ、簡便かつ低コストに前記単電子トランジスタを製造することができる。
また、前記知見をきっかけに更に検討を進めた結果、前記ソース部及び前記ドレイン部間の最短距離であるゲート長が一定の長さを有する場合に単電子動作が可能であるとの知見を得た。
このようなゲート長としては、100nm未満であり、安定的に単電子動作させる観点から95nm以下が好ましい。前記ゲート長がこのような長さであると、単電子動作が可能であるが、その理由としては、現時点では、短チャネル効果により前記トンネル接合におけるトンネル障壁が単電子動作に適した厚さまで薄くなるためであると推察される。
前記ゲート長の下限としては、特に制限はないが、現在実用化されているVLSIの作製に用いられるトランジスタ作製技術により安定して製造可能な5nmが好ましく、10nmがより好ましい。
本発明は、室温環境下で単電子動作可能な単電子トランジスタの提供を目的に検討が進められたものであるが、このように現在実用化されているVLSIの作製に用いられるトランジスタ作製技術により安定して製造可能な大きさの前記ゲート長により、この目的を実現できることは、既存の製造設備の多くをそのまま利用できることを意味し、製造上、極めて大きな意義を有する。
前記ゲート部は、少なくとも前記量子ドット形成半導体部の一部又は全体上にゲート絶縁膜を介してゲート電極が配される部である。
前記ゲート絶縁膜の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、HfO2、Al2O3、ZrO2等が挙げられる。
また、前記ゲート絶縁膜の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、ALD法、スパッタリング法、CVD法等が挙げられる。
前記ゲート電極の形成材料としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、TiN、TaN、NiSi等が挙げられる。
また、前記ゲート電極の形成方法としては、特に制限はなく、目的に応じて適宜選択することができ、例えば、前記形成材料を用いた、スパッタリング法、CVD法が挙げられる。
前記単電子トランジスタの第1の実施形態を図3を参照しつつ説明する。なお、図3は、本発明の第1の実施形態に係る単電子トランジスタを説明する説明図である。この第1の実施形態に係る単電子トランジスタは、前記ソース部及び前記ドレイン部を半導体材料で形成する場合の例を示すものである。
量子ドット形成半導体部11とソース領域12との境界及び量子ドット形成半導体部11とドレイン領域13との境界は、それぞれトンネル接合で接合されている。
量子ドット形成半導体部11、ソース領域12及びドレイン領域13のゲート絶縁膜14が配される側の表層16には、ソース領域12(N型)及びドレイン領域13(P型)の導電型を設定する不純物と異なる不純物である前記量子ドット形成不純物が導入される。
ソース領域12−ドレイン領域13間の長さで規定されるゲート長Lgは、100nm未満である。
量子ドット形成半導体部11、ソース領域12及びドレイン領域13は、一の半導体基板中に形成され、前記半導体基板は、好適には、シリコン等の半導体材料で形成される。
前記量子ドット形成不純物が導入された表層16は、量子ドット形成半導体部11、ソース領域12及びドレイン領域13の全体に亘って形成されているが、前記量子ドット形成不純物としては、量子ドット形成半導体部11から各トンネル接合を跨いだソース領域12及びドレイン領域13の一部の領域までを導入範囲としてもよい。
前記量子ドット形成不純物としては、前記アイソエレクトロニックトラップ形成不純物を好適に用いることができ、例えば、前記半導体基板がシリコン半導体基板である場合には、前記アイソエレクトロニックトラップ形成不純物としてAl及びNを好適に用いることができる。
量子ドット形成半導体部11の表層16中に存在する前記量子ドット形成不純物(例えば図中dで示す)が前記量子ドットとしての役割を有する。
次に、前記単電子トランジスタの第2の実施形態を図4を参照しつつ説明する。なお、図4は、本発明の第2の実施形態に係る単電子トランジスタを説明する説明図である。この第2の実施形態に係る単電子トランジスタは、前記ソース部及び前記ドレイン部を金属材料で形成し、ショットキー接合により前記トンネル接合を形成する例を示すものである。
量子ドット形成半導体部21とソース電極22との境界及び量子ドット形成半導体部21とドレイン電極23との境界は、それぞれショットキー接合によるトンネル接合で接合されている。
量子ドット形成半導体部21には、前記量子ドット形成不純物が導入される。
前記ソース電極22−ドレイン電極23間の長さで規定されるゲート長Lgは、100nm未満である。
前記量子ドット形成不純物としては、前記アイソエレクトロニックトラップ形成不純物を好適に用いることができる。例えば、量子ドット形成半導体部21の半導体形成材料がシリコンである場合には、前記アイソエレクトロニックトラップ形成不純物としてAl及びNを好適に用いることができる。なお、絶縁基板28としては、特に制限はなく、例えば、SiO2基板等が挙げられる。
量子ドット形成半導体部21中に存在する前記量子ドット形成不純物(例えば図中dで示す)が前記量子ドットとしての役割を有する。
本発明の単電子トランジスタの製造方法は、少なくとも、ソース部形成工程、ドレイン部形成工程、量子ドット形成半導体部形成工程及びソース部形成工程を含む。
前記量子ドット形成半導体形成工程は、前記ソース部及び前記ドレイン部の間に、前記量子ドットを形成する前記量子ドット形成不純物を含む前記量子ドット形成半導体部を形成する工程である。
前記ゲート部形成工程は、少なくとも前記量子ドット形成半導体部上に前記ゲート絶縁膜を介して前記ゲート電極を配した前記ゲート部を形成する工程である。
また、前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも100nm未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程である。
これら各工程は、本発明の前記単電子トランジスタについて説明した方法により実施することができる。
また、より実用的な製造方法として、特開2012−204583号公報等に記載の公知の製造方法を適宜参考とすることができる。
本発明の集積回路は、本発明の前記単電子トランジスタを有することを特徴とする。
これ以外の事項については、公知の集積回路に適用される事項を適宜選択して採用することができる。
次に、このSOIウエハの量子ドット形成半導体部101上に保護酸化膜110を厚み5nmで形成した(図5(a)参照)。
次に、電子線リソグラフィーにより、保護酸化膜110上に厚み200nmのレジスト層111aを形成した(図5(b)参照)。
次に、レジスト層111aをマスクとして、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、Asを用いたイオン注入を行い、量子ドット形成半導体部101にソース領域102を形成した(図5(c)参照)。
次に、酸素アッシング処理により、レジスト層111aを除去し、表面をSPM(Sulfuric Acid Peroxide Mixture)洗浄した(図5(d)参照)。SPM洗浄は、洗浄液として、H2SO4とH2SO4を4:1の割合で混合させたものを用い、120℃の温度で洗浄処理を行った
次に、レジスト層111bをマスクとして、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、BF2を用いたイオン注入を行い、量子ドット形成半導体部101にドレイン領域103を形成した(図5(f)参照)。
ソース領域102及びドレイン領域103の形成は、これらの領域間のゲート長が60nmとなる条件で行った。
次に、酸素アッシング処理により、レジスト層111bを除去し、表面をSPM洗浄した(図5(g)参照)。SPM洗浄は、洗浄液として、H2SO4とH2SO4を4:1の割合で混合させたものを用い、120℃の温度で洗浄処理を行った
次に、N2ガス雰囲気の大気圧下で、1,000℃の温度で1秒間、活性化アニール処理し、ソース領域102及びドレイン領域103中の各不純物物質を活性化させた。
次に、N2ガス雰囲気の大気圧下で、450℃の温度で60時間、活性化アニール処理し、半導体領域106中のAl及びNを活性化させた。
次に、SC2洗浄液(HClとH2O2の混合液)を用い、80℃の温度条件下で5分間洗浄した。
次に、ALD法により、250℃の温度条件下でHfO2を堆積させ、半導体領域106上に厚み3.6nmのゲート絶縁膜104を形成した。なお、このゲート絶縁膜104の厚みは、SiO2膜換算膜厚(EOT:Equivalent Oxide Thickness)で1.5nmである。
次に、スパッタリング法により、ゲート絶縁膜104上にTaN(厚み10nm)とpoly−Si(厚み50nm)とを積層させた積層構造のゲート電極105を厚み60nmで形成した(図5(j)参照)。
次に、マスクを用いたリソグラフィー加工により、ゲート絶縁膜104及びゲート電極105を形状加工した(図5(k)参照)。
以上により、ゲート長が60nmである実施例に係る単電子トランジスタとして、単電子トランジスタ100を製造した。
ソース領域102、量子ドット形成半導体部101及びドレイン領域103の表層側に、量子ドット形成不純物でありアイソエレクトロニックトラップ形成不純物であるAl及びNをイオン注入する工程(図5(h)参照)を実施しないこと以外は、実施例に係る単電子トランジスタと同様にして、比較例1に係る単電子トランジスタを製造した。
ソース領域102及びドレイン領域103の形成を、これらの領域間のゲート長が100nmとなる条件で行ったこと以外は、実施例に係る単電子トランジスタと同様にして、比較例2に係る単電子トランジスタを製造した。
測定は、単電子動作のためドレイン領域に−100mV〜100mVまでの小さなドレイン電圧を印加して行った。また、測定は、室温(25℃)で行った。
実施例に係る単電子トランジスタでは、図6(a)に示すように単電子動作を示すクーロンピークを確認することができている。
一方、量子ドット形成不純物を導入しない比較例1に係る単電子トランジスタでは、図6(b)に示すように単電子動作を示すクーロンピークを確認することができなかった。
また、ゲート長が100nmである比較例2に係る単電子トランジスタでは、図6(c)に示すように、単電子動作を示すクーロンピークの小さなピーク形状が確認されるが、明確な単電子動作が得られておらず、安定的な動作の観点から実用的なレベルには至らないものと考えることができる。
なお、図6(a)〜(c)中のIETは、量子ドット形成不純物として用いたアイソエレクトロニックトラップ形成不純物を意味する。
次に、トンネル電界効果トランジスタに代えて、MOSトランジスタの構造で単電子トランジスタを作製して検討を行った結果について説明する。
次に、このSOIウエハの量子ドット形成半導体部上に保護酸化膜を厚み5nmで形成した。
次に、電子線リソグラフィーにより、前記保護酸化膜上に厚み200nmのレジスト層をゲート構造と同一の幅で形成した。
次に、N2ガス雰囲気の大気圧下で、1,000℃の温度で1秒間、活性化アニール処理し、ソース領域102及びドレイン領域103中の各不純物物質を活性化させた。
次に、前記レジスト層をマスクとして、5keVの加速エネルギー及び2×1015cm−2のドーズ量で、Asを用いたイオン注入を行い、前記量子ドット形成半導体部にソース領域とドレイン領域とを一括して形成した。即ち、前記トンネル電界効果トランジスタと異なり、同一導電型で前記ソース領域と前記ドレイン領域とを形成し、前記MOSトランジスタの構造とした。
一方、前記ソース領域及び前記ドレイン領域の形成は、これらの領域間のゲート長が100nmとなる条件で行った。
次に、N2ガス雰囲気の大気圧下で、450℃の温度で60時間、活性化アニール処理し、前記半導体領域中のAl及びNを活性化させた。
次に、SC2洗浄液(HClとH2O2の混合液)を用い、80℃の温度条件下で5分間洗浄した。
次に、ALD法により、250℃の温度条件下でHfO2を堆積させ、前記半導体領域上に厚み3.6nmのゲート絶縁膜を形成した。なお、このゲート絶縁膜の厚みは、SiO2膜換算膜厚(EOT)で1.5nmである。
次に、スパッタリング法により、前記ゲート絶縁膜上にTaN(厚み10nm)とpoly−Si(厚み50nm)とを積層させた積層構造のゲート電極を厚み60nmで形成した。
次に、マスクを用いたリソグラフィー加工により、前記ゲート絶縁膜及び前記ゲート電極を形状加工した。
以上により、比較例3に係る単電子トランジスタを製造した。この比較例3に係る単電子トランジスタは、トンネル電界効果トランジスタの構造を有する単電子トランジスタを、前述の通り、MOSトランジスタの構造に変更し、ゲート長を100nmとする条件で製造した比較例に係る。
ゲート長を100nmから70nmに変更したこと以外は、比較例3と同様にして、比較例4に係る単電子トランジスタを製造した。
該図7(a)に示すように、MOSトランジスタで製造した比較例3では、クーロンピークを確認することができず、量子ドット形成不純物を導入しても室温環境下では、単電子動作させることができなかった。
更に、比較例4に係る単電子トランジスタでは、ゲート電圧を0V,−1.5Vと変化させてドレイン電流−ドレイン電圧特性の測定を行い、通常のトランジスタ動作の確認を行ったが、比較例3に係る単電子トランジスタと異なり、通常のトランジスタ動作も確認することができなかった。
即ち、比較例4に係る単電子トランジスタのゲート電圧−ドレイン電流特性を示す図7(b)に示すように、ゲート電圧を0V,−1.5Vを変化させてもゲート電圧−ドレイン電流特性に変化が確認されず、通常のトランジスタ動作も確認することができなかった。
11,21,101 量子ドット形成半導体部
12,102 ソース領域
13,103 ドレイン領域
14,24,104 ゲート絶縁膜
15,25,105 ゲート電極
16 表層
22 ソース電極
23 ドレイン電極
28 絶縁基板
106 半導体領域
107 Si層
108 BOX層
110 保護酸化膜
111a,b レジスト層
Claims (8)
- ソース部及び前記ソース部と離間して配されるドレイン部と、
前記ソース部及び前記ドレイン部の間に配されるとともに前記ソース部との境界及び前記ドレイン部との境界のそれぞれでトンネル接合が形成され、領域中に量子ドットを形成する量子ドット形成不純物が含まれる量子ドット形成半導体部と、
少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極が配されるゲート部と、で形成され、
前記量子ドット形成半導体部をチャネル部としたトンネル電界効果トランジスタの構造を有し、
前記ソース部及び前記ドレイン部間の最短距離であるゲート長が大きくとも100nm未満であり、
前記量子ドット形成半導体部が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で形成されることを特徴とする単電子トランジスタ。 - ゲート長が小さくとも5nm以上である請求項1に記載の単電子トランジスタ。
- 半導体がシリコン、ゲルマニウム及びこれらの混晶のいずれかである請求項1から2のいずれかに記載の単電子トランジスタ。
- 半導体がシリコンであり、アイソエレクトロニックトラップ形成不純物がAl及びNである請求項3に記載の単電子トランジスタ。
- ソース部と量子ドット形成半導体部との境界及びドレイン部と前記量子ドット形成半導体部との境界のいずれかの境界に形成されるトンネル接合がPN接合で形成される請求項1から4のいずれかに記載の単電子トランジスタ。
- トンネル接合がショットキー接合で形成される請求項1から4のいずれかに記載の単電子トランジスタ。
- ソース部を形成するソース部形成工程と、
前記ソース部と離間してドレイン部を形成するドレイン部形成工程と、
前記ソース部及び前記ドレイン部の間に、量子ドットを形成する量子ドット形成不純物を含む量子ドット形成半導体部を形成する量子ドット形成半導体部形成工程と、
少なくとも前記量子ドット形成半導体部上にゲート絶縁膜を介してゲート電極を配したゲート部を形成するゲート部形成工程と、を含み、
前記ソース部形成工程、前記ドレイン部形成工程及び前記量子ドット形成半導体部形成工程は、前記ソース部及び前記ドレイン部間の最短距離であるゲート長を大きくとも100nm未満として前記ソース部、前記ドレイン部及び前記量子ドット形成半導体部を形成する工程であり、
前記量子ドット形成半導体部形成工程が、前記量子ドット形成不純物であるアイソエレクトロニックトラップ形成不純物を含む半導体で前記量子ドット形成半導体部を形成する工程であることを特徴とする単電子トランジスタの製造方法。 - 請求項1から6のいずれかに記載の単電子トランジスタを有することを特徴とする集積回路。
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JPH0687107B2 (ja) * | 1987-02-24 | 1994-11-02 | 日本電信電話株式会社 | 非線型光学素子用半導体 |
JPH07221322A (ja) * | 1994-02-04 | 1995-08-18 | Hitachi Ltd | 回 路 |
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