JP2009239078A - ナノワイヤトランジスタおよび半導体集積回路 - Google Patents

Abstract

【課題】製造後の閾値制御を可能なナノワイヤトランジスタおよびこのナノワイヤトランジスタを備える半導体集積回路を提供する。
【解決手段】第１の半導体１６で形成されるコアと、第２の半導体１８で形成されるシェルとのコア／シェル構造を有するナノワイヤのチャネル領域２０と、このチャネル領域２０を取り囲むゲート絶縁膜２２と、ゲート絶縁膜２２を取り囲むゲート電極２４と、チャネル領域２０の両端のソース／ドレイン領域２６を備える。そして、第１の半導体１６と第２の半導体１８がヘテロ接合を形成し、第２の半導体１８中に、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉが１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、または、Ｂ、Ａｌ、Ｇａ、Ａｓが１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有されていることを特徴とするナノワイヤトランジスタ１０およびこれを備える半導体集積回路。
【選択図】図１

Description

本発明は、コア／シェル構造のチャネル領域を有するナノワイヤトランジスタおよびナノワイヤトランジスタを備える半導体集積回路に関する。

ゲート電圧によるチャネル領域のポテンシャルの制御性を高め、高性能なトランジスタを実現するために、さまざまな３次元構造トランジスタが検討されている。中でも、ＧＡＡ（Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ）構造のナノワイヤトランジスタは、近年、特に注目されている（例えば、非特許文献１）。このＧＡＡ構造のナノワイヤトランジスタは、直径数ｎｍの円柱状のシリコン等のチャネル領域の周囲を、ゲート絶縁膜を介してゲート電極が完全に取り囲む構造を有している。このトランジスタは、細いチャネル領域の周囲を完全にゲート電極が覆うため、極めて高いチャネル領域のポテンシャル制御性が実現できる。

そして、非特許文献２には、Ｇｅ／Ｓｉのコア／シェル構造のチャネル領域を有する、ＧＡＡ構造のナノワイヤトランジスタが開示されている。この構造によれば、キャリアをコア中に閉じ込めることにより、バリスティック伝導が実現し、高い動作電流を得ることができるとされている。

もっとも、ＧＡＡ構造のナノワイヤトランジスタは、半導体のチャネル領域が完全にゲート絶縁膜およびゲート電極で取り囲まれる構造上、基板端子を取り付けることができない。したがって、基板電位を制御することによるトランジスタの閾値制御方法を適用することができないという問題がある。

また、従来のトランジスタにおいては、基板電位を制御する以外にはトランジスタ製造後に、閾値を変化させる有効な手段がなかった。したがって、半導体集積回路の製造後に必要に応じた回路領域ごとのトランジスタ閾値調整をすることが困難であった。
Ｎ．Ｓｉｎｇｈ ｅｔ ａｌ．，"Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ Ｓｉｌｉｃｏｎ Ｎａｎｏｗｉｒｅ （Ｄｉａｍｅｔｅｒ≦５ｎｍ） Ｇａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ ＣＭＯＳ Ｄｅｖｉｃｅｓ"、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．２７，Ｎｏ．５（２００６），ｐｐ．３８３−３８６． Ｗ．Ｌｕ ｅｔ ａｌ．，"Ｏｎｅ−ｄｉｍｅｎｔｉｏｎａｌ ｈｏｌｅ ｇａｓ ｉｎ ｇｅｒｍａｎｉｕｍ／ｓｉｌｉｃｏｎ ｎａｎｏｗｉｒｅ ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ"、ＰＮＡＳ，Ｖｏｌ．１０２，Ｎｏ．２９（２００５）ｐｐ．１００４６−１００５１．

本発明は、上記事情を考慮してなされたものであり、その目的とするところは、製造後の閾値制御が可能なナノワイヤトランジスタおよびこのナノワイヤトランジスタを備える半導体集積回路を提供することにある。

本発明の一態様のナノワイヤトランジスタは、第１の半導体で形成されるコアと、第２の半導体で形成されるシェルとのコア／シェル構造を有するナノワイヤのチャネル領域と、前記チャネル領域を取り囲むゲート絶縁膜と、前記ゲート絶縁膜を取り囲むゲート電極と、前記チャネル領域の両端のソース／ドレイン領域を備え、前記第１の半導体と前記第２の半導体がヘテロ接合を形成し、前記第２の半導体中に、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉが１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、または、Ｂ、Ａｌ、Ｇａ、Ａｓが１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有されていることを特徴とすることを特徴とする。

ここで、前記ゲート電極に印加するゲート電圧を制御することにより、前記第２の半導体中のトラップ準位に電子または正孔をトラップまたはデトラップし、閾値を変化させることが望ましい。

ここで、前記第１の半導体がＧｅであって、前記第２の半導体がＳｉであることが望ましい。

本発明の一態様の半導体集積回路は、前記態様のナノワイヤトランジスタを備え、前記ナノワイヤトランジスタの閾値を制御する閾値制御回路を有することを特徴とする。

ここで、前記閾値制御回路は、動作回路中の前記ナノワイヤトランジスタの閾値が、非動作回路中の前記ナノワイヤトランジスタの閾値よりも低くなるよう制御することが望ましい。

本発明によれば、製造後の閾値制御を可能なナノワイヤトランジスタおよびこのナノワイヤトランジスタを備える半導体集積回路を提供することが可能になる。

以下、図面を用いて本発明の実施の形態について説明する。

（第１の実施の形態）
本発明の第１の実施の形態のナノワイヤトランジスタは、第１の半導体で形成されるコアと、第２の半導体で形成されるシェルとのコア／シェル構造を有するナノワイヤのチャネル領域と、このチャネル領域を取り囲むゲート絶縁膜と、ゲート絶縁膜を取り囲むゲート電極と、チャネル領域の両端のソース／ドレイン領域を備えている。そして、第１の半導体と第２の半導体がヘテロ接合を形成し、第２の半導体中に、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉが１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、または、Ｂ、Ａｌ、Ｇａ、Ａｓが１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有されている。

以下、第１の半導体としてＧｅ（ゲルマニウム）、第２の半導体としてＳｉ（シリコン）を適用する場合を例に説明するが、本発明は必ずしもこの組み合わせに限定されるものではない。また、以下本実施の形態においては正孔をキャリアとするｐＦＥＴについて説明するが、本発明は必ずしもｐＦＥＴに限定されるものではなく、ｎＦＥＴにも適用可能である。

図１は、本実施の形態のナノワイヤトランジスタの構造を示す図である。図１（ａ）はチャネル長方向に対して水平な断面図である。また、図１（ｂ）は、図１（ａ）のＡ−Ａ’断面図である。すなわち、チャネル長方向に対して垂直な断面図である。図１（ｂ）は、図１（ａ）に対してスケールを拡大して表示している。図１（ａ）に示すナノワイヤトランジスタ１０は、例えばＳｉの半導体基板１２上の、例えばシリコン酸化膜からなる埋め込み絶縁層１４上に形成されている。

そして、図１（ｂ）に示すように、Ｇｅである第１の半導体１６で形成されるコアと、Ｓｉである第２の半導体１８で形成されるシェルとのコア／シェル構造を有するナノワイヤのチャネル領域２０を備えている。そして、このチャネル領域２０の周囲が、例えばシリコン酸化膜のゲート絶縁膜２２で完全に囲まれている。さらに、ゲート絶縁膜２２の周囲が、例えば、アモルファスシリコンのゲート電極２４で完全に囲まれている。そして、チャネル領域２０の両端には、例えば、金属シリサイド等の金属半導体化合物のソース／ドレイン領域２６が形成されている。このように、本実施の形態のナノワイヤトランジスタは、ゲート電極２４がチャネル領域２０を完全に取り囲むＧＡＡ構造を有している。

第１の半導体１６と第２の半導体１８はヘテロ接合を形成している。そして、シェルである第２の半導体１８中、ここではＳｉ中に、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉが１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、または、Ｂ、Ａｌ、Ｇａ、Ａｓが１×１０^２０ａｔｏｍｓ／ｃｍ^３以上不純物として含有されている。

図２は、本実施の形態のナノワイヤトランジスタの基本動作を説明するバンド図である。図２は、チャネル長方向に垂直な断面におけるバンド図である。正孔エネルギーが正となる方向が上になるよう図示している。

図２に示すように、チャネル領域において、コアのＧｅとシェルのＳｉとは、その間にエネルギーギャップ（Ｅｇ）があるヘテロ接合を形成している。トランジスタ動作時には、このヘテロ接合界面にキャリア、本実施の形態ではｐＦＥＴであるため正孔が誘起されチャネルを形成する。このように、コア／シェル構造のチャネル領域を有するナノワイヤトランジスタの場合、半導体−半導体のヘテロ接合界面にチャネルが形成されるため、絶縁膜−半導体界面にチャネルが形成される場合と異なり、キャリアの散乱要因が少なくなる。したがって、キャリア移動度が向上するという利点があり、トランジスタの高性能化の実現が可能である。

さらに、本実施の形態のナノワイヤトランジスタは、シェルの第２の半導体１８（図１（ａ））に導入された不純物により、トラップ準位が形成される。そして、ゲート電極２４の電圧を制御することにより、このトラップ準位に電子または正孔をトラップ・デトラップさせることが可能となる。したがって、製造後にナノワイヤトランジスタの閾値調整を容易に行うことが可能となる。

このように、キャリア移動度を増加させるコア／シェル構造を、さらにトランジスタの閾値調整に利用することにより、高性能であり、かつ、目的に応じたトランジスタ特性に制御できるナノワイヤトランジスタが実現される。よって、このナノワイヤトランジスタを用いる半導体集積回路の性能向上を実現することが可能となる。

トラップ準位を形成するシェル部の不純物は、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉであり、その濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３以上であることが望ましい。Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉは、ドナー準位（Ｅｄ）と半導体の伝導帯下端（Ｅｃ）のエネルギー差（Ｅｃ−Ｅｄ）またはアクセプター準位（Ｅａ）と半導体の価電子体上端（Ｅｖ）のエネルギー差（Ｅａ−Ｅｖ）が比較的大きい元素である。例えば、半導体がＳｉの場合、Ｅｃ−Ｅｄ、あるいは、Ｅａ−Ｅｖが０．１ｅＶ以上ある。このように、不純物準位と、伝導帯または価電子帯とのエネルギー差が比較的大きい元素は、半導体中で不活性になりやすいためトラップ準位を形成しやすい。したがって、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉであれば、半導体中の濃度が１×１０^１７ａｔｏｍｓ／ｃｍ^３以上あれば、トランジスタの閾値調整に十分寄与するだけのトラップ準位をシェルの第２の半導体１８中に形成できる。なお、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅは半導体１８中に電子をトラップする準位を形成し、Ｔｉは正孔をトラップする準位を形成する。

このように、不純物準位と、伝導帯または価電子帯とのエネルギー差が比較的大きい元素は、第２の半導体１８中への添加濃度が比較的低くても十分なトラップ準位の形成が可能である。したがって、プロセスが簡易になりナノワイヤトランジスタの形成も容易となる。

また、トラップ準位を形成するシェル部の不純物が、Ｂ、Ａｌ、Ｇａ、Ａｓであり、その濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３以上であってもかまわない。Ｂ、Ａｌ、Ｇａ、Ａｓは、不純物準位と、伝導帯または価電子帯とのエネルギー差が比較的小さい元素である。例えば、半導体がＳｉの場合、Ｅｃ−Ｅｄ、あるいは、Ｅａ−Ｅｖが０．１ｅＶ未満である。不純物準位と、伝導帯または価電子帯とのエネルギー差が比較的小さい元素は、これが大きな元素に比較して活性化しやすい。このため、トラップ準位の密度を高くするためには、より高い不純物濃度が要求される。しかし、十分な濃度、すなわち、１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の濃度にすることで、トランジスタの閾値調整に十分寄与するだけのトラップ準位をシェルの第２の半導体１８中に形成できる。なお、Ｂ、Ａｌ、Ｇａは半導体１８中に電子をトラップする準位を形成し、Ａｓは正孔をトラップする準位を形成する。

ここで、トラップ準位量と閾値の変化量との関係について説明する。例えば、膜厚２２．５ｎｍ、面積１００ｎｍ×１００ｎｍのシリコンをゲート膜とする平行平板キャパシタを考える。この平行平板キャパシタの閾値Ｖｔｈを０．５Ｖ変化させるに要する電荷量Ｑは、シリコンの誘電率を１０５ｐＦ／ｍとすると、
Ｑ＝Ｃ×Ｖｔｈ
＝１０５ｐＦ／ｍ×（１００ｎｍ×１００ｎｍ／２２．５ｎｍ）×０．５Ｖ
＝２×１０^−１７Ｃ
と、なる。

電子１個の電荷量は、１．６×１０^−１９Ｃなので、このＱの値は電子１００個くらいの電荷量に相当する。したがって、第２の半導体１８がＳｉである場合、トラップ準位が１００個程度導入されれば、０．５Ｖの閾値変動を実現できることになる。例えば、Ｓｉ中のＢ不純物の場合、１×１０^２１ａｔｏｍｓ／ｃｍ^３程度の濃度で導入することで、１００個程度のトラップ準位の導入が可能である。現実的には、高性能な半導体集積回路におけるトランジスタの閾値は、１．０Ｖ未満であるため、本実施の形態において、０．５Ｖの閾値変動が可能であれば、半導体集積回路におけるトランジスタの閾値調整に十分応用が可能である。

次に、ゲート電極に印加するゲート電圧を制御することにより、第２の半導体中のトラップ準位に電子または正孔をトラップまたはデトラップし、閾値を変化させるトランジスタ動作について説明する。図３は、正孔のトラップ動作を説明する図である。ゲート電圧（Ｖｇ）として、トランジスタのオン動作の際に印加する電圧より絶対値で高いゲート電圧（負の高電圧）を印加することにより、Ｓｉである第２の半導体を反転状態にして正孔をトラップ準位にトラップする。これにより、ｐＦＥＴである本実施の形態のナノワイヤトランジスタの閾値を正孔のトラップがない場合と比較して、上昇させることが可能となる。

図４は、電子のトラップ動作を説明する図である。ゲート電圧（Ｖｇ）として、Ｓｉである第２の半導体を蓄積状態にする電圧（正の高電圧）を印加することにより、電子をトラップ準位にトラップする。これにより、ｐＦＥＴである本実施の形態のナノワイヤトランジスタの閾値を電子のトラップがない場合と比較して、低下させることが可能となる。

なお、図３、図４を用いて正孔または電子をトラップする動作について説明したが、トラップする際と逆方向の電圧をゲート電圧（Ｖｇ）として印加することにより、トラップされているキャリアをデトラップし、トラップ前のもとの閾値に戻すことが可能である。

次に、本実施の形態のナノワイヤトランジスタの製造方法について図１を参照しつつ簡単に説明する。本実施の形態のナノワイヤトランジスタは、公知の半導体プロセスを組み合わせることにより製造が可能である。

まず、シリコン／埋め込みシリコン酸化膜／Ｇｅ層で形成されるＳＯＩ基板を準備する。次に、Ｇｅ層を公知のリソグラフィーとＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、パターニングして、幅広のソース／ドレイン領域２６の間にＦｉｎ型のＧｅ構造を形成する。この後、Ｆｉｎ型のＧｅ構造に対し、ストレスリミテッドな酸化条件のドライ酸化を行った後、形成されるＧｅの酸化膜をウェットエッチングにより除去することにより、ソース／ドレイン領域間にＧｅナノワイヤを形成する。

なお、ここではストレスリミテッドな酸化を行うことで、Ｇｅナノワイヤを形成したが、例えば、Ａｕ（金）のナノ粒子を触媒とし、Ｈ_２雰囲気中にＧｅＨ_４を流すことによりＧｅナノワイヤを形成する方法であってもかまわない。この方法の場合には、金ナノ粒子の直径を所望の大きさにすることで、成長するＧｅナノワイヤの直径を制御することが可能となる。

Ｇｅナノワイヤの形成後に、Ｈ_２雰囲気中にＳｉＨ_４を流すことによりＳｉをＧｅナノワイヤの周りにエピタキシャル成長させる。これにより、Ｇｅをコアとし、Ｓｉをシェルとするコア／シェル構造を有するナノワイヤが形成される。

次に、Ｓｉのシェルに不純物を熱拡散により導入する。例えば、不純物としてＢまたはＴｉを導入する場合を例に説明する。この場合拡散源として水素化物を用いる。Ｂの場合は、Ｂ_２Ｈ_６、Ｔｉの場合はＴｉＨ_２である。この水素化物と、Ｎ_２に少量のＯ_２を加えたキャリアガスが導入された炉内で１０００℃程度の温度で熱処理を行う。

このとき例えば、Ｂ_２Ｈ_６の場合、
２Ｂ_２Ｈ_６＋６Ｏ_２→２Ｂ_２Ｏ_３＋６Ｈ_２Ｏ
の反応によりＢ_２Ｏ_３をシリコン表面に析出堆積させ、シリコンとの間で、
２Ｂ_２Ｏ_３＋３Ｓｉ→４Ｂ＋３Ｓｉ_２
の反応が進み、シリコン表面からボロンがシリコン内へと拡散していく。ここで、Ｏ_２流量は０．３〜１．５％、Ｂ_２Ｈ_６流量は０．０２〜０．０５％である。

次に、形成されたコア／シェル型のナノワイヤトランジスタのチャネル領域２０の表面に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン酸化膜とアモルファスシリコンを堆積することにより、ゲート絶縁膜２２とゲート電極２４を形成する。その後、トランジスタの寄生抵抗低減のために、ソース／ドレイン領域２６の金属化合物化が行われる。以上のようにして、本実施の形態のナノワイヤトランジスタが形成される。

なお、本実施の形態のナノワイヤトランジスタ１０（図１）において、ナノワイヤ両端部のシェルがＳｉではなく、ＳｉＧｅで形成されることが望ましい。ヘテロ接合を有するコア／シェル構造のナノワイヤトランジスタの駆動電流を向上させるためには、ヘテロ界面のエネルギーギャップが大きくすることが有効である。そして、一般に、Ｓｉ／Ｇｅ界面においては、Ｇｅに圧縮ひずみが加えられることにより、エネルギーギャップが広がることが知られている。

ナノワイヤ両端部のシェルをＳｉＧｅで形成することにより、間に挟まれるＳｉのシェルには圧縮ひずみが加わる。このため、チャネル領域のＳｉ／Ｇｅ界面にも圧縮ひずみが印加されて、Ｓｉ／Ｇｅ界面のエネルギーギャップが広がる。よって、ナノワイヤトランジスタの駆動電流が向上する。

（第２の実施の形態）
本発明の第２の実施の形態の半導体集積回路は、第１の実施の形態に記載のナノワイヤトランジスタを素子とする回路を備え、このナノワイヤトランジスタの閾値を制御する閾値制御回路を有することを特徴とする。

図５は本実施の形態の半導体集積回路の概念図である。図５に示すように、本実施の形態の半導体集積回路は、第１の実施の形態で示したナノワイヤトランジスタを素子とする第１のＡＮＤ回路３０と第２のＡＮＤ回路３２を備えている。そして、この第１および第２のＡＮＤ回路３０、３２中のナノワイヤトランジスタの閾値を変更する閾値制御回路４０を備えている。

閾値制御回路４０は、半導体集積回路中の回路のうち、動作回路中のナノワイヤトランジスタの閾値を、非動作回路中のナノワイヤトランジスタの閾値よりも低く制御する。なお、ここで動作回路とは、ある時間に回路動作を行っている回路であり、非動作回路とは、同じ時間に回路動作を行っていない回路をいう。

例えば、半導体集積回路中のナノワイヤトランジスタのナノワイヤのシェル部に、電子をトラップする準位を形成する元素を不純物として導入しておく。そして、あらかじめ、プロセス条件により、ナノワイヤトランジスタの閾値をリーク電流が十分低くなる高めの設定にしておく。

そして、第１のＡＮＤ回路３０が動作回路、第２のＡＮＤ回路３２が非動作回路である場合、閾値制御回路４０は、第１のＡＮＤ回路３０が動作を始める前に、第１のＡＮＤ回路３０中の素子であるナノワイヤトランジスタに電子を注入し、閾値を低下させる。これによって、動作ブロック内のトランジスタの駆動電流を向上させ、応答速度を早くする。一方、非動作回路である第２のＡＮＤ回路３２の閾値は高く保たれたままである。

そして、第１のＡＮＤ回路３０が動作を停止し、非動作回路となった場合には、閾値制御回路４０は第１のＡＮＤ回路３０の電子をデトラップし、もとの閾値に復帰させる。このように、本実施の形態の半導体集積回路によれば、動作回路を低閾値、非動作回路を高閾値となるよう動的に閾値を制御することで、高速、かつ、低消費電力の半導体集積回路が実現される。

なお、ここでは、動作回路のナノワイヤトランジスタに電子を注入して低閾値化する場合を例に説明したが、非動作回路のナノワイヤトランジスタに正孔を注入して高閾値化しても同様の効果が得られる。

また、この半導体集積回路は、例えばパストランジスタ回路のように、閾値落ちによる信号レベルの低下が顕在化しやすい回路に対して特に有効である。動作回路の閾値を相対的に低下させることで、信号レベルの閾値落ちを抑制できるからである。このため、信号をプリチャージするためのバッファ回路数を削減することができ、チップサイズの縮小や、消費電力の一層の削減が可能になる。

ここでは動的な閾値制御について説明したが、静的な閾値変更を閾値制御回路４０でおこなっても構わない。例えば、半導体集積回路の製造後のテスト工程で、第１および第２のＡＮＤ回路３０、３２のトランジスタ閾値が高すぎ、回路の動作速度が低下していることが判明したとする。この場合、第１および第２のＡＮＤ回路３０、３２の両方のノナノワイヤトランジスタに電子を注入して閾値を下げる。これによって、半導体集積回路の高速化が実現できる。

以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、ナノワイヤトランジスタ、半導体集積回路等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされるナノワイヤトランジスタ、半導体集積回路等に関わる要素を適宜選択して用いることができる。

例えば、実施の形態においては、チャネル領域の第１の半導体および第２の半導体がそれぞれ、ＧｅおよびＳｉである場合を例に説明したが、その他の半導体を材料とするチャネル領域としても構わない。例えば、第１の半導体または第２の半導体にＳｉｘＧｅ１−ｘ（０＜ｘ＜１）を適用することが可能である。

また、本発明においては、正孔をキャリアとするｐＦＥＴについて主に説明したが、本発明をｎＦＥＴについて適用することも可能である。その場合は、チャネル濃度の設定および添加元素の種類が異なり、その動作はｐＦＥＴの場合と符号が逆になる。

また、半導体集積回路中、ナノワイヤトランジスタを素子とする回路は、ＡＮＤ回路に限られることはなく、トランジスタを素子として有する回路であれば、いかなる回路であっても構わない。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全てのナノワイヤトランジスタ、半導体集積回路は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

第１の実施の形態のナノワイヤトランジスタの構造を示す図。 第１の実施の形態のナノワイヤトランジスタの基本動作を説明するバンド図。 第１の実施の形態の正孔のトラップ動作を説明する図。 第１の実施の形態の電子のトラップ動作を説明する図。 第２の実施の形態の半導体集積回路の概念図。

符号の説明

１０ ナノワイヤトランジスタ
１２ 半導体基板
１４ 埋め込み絶縁層
１６ 第１の半導体
１８ 第２の半導体
２０ チャネル領域
２２ ゲート絶縁膜
２４ ゲート電極
２６ ソース／ドレイン領域
３０ 第１のＡＮＤ回路
３２ 第２のＡＮＤ回路
４０ 閾値制御回路

Claims (5)

1. 第１の半導体で形成されるコアと、第２の半導体で形成されるシェルとのコア／シェル構造を有するナノワイヤのチャネル領域と、
   前記チャネル領域を取り囲むゲート絶縁膜と、
   前記ゲート絶縁膜を取り囲むゲート電極と、
   前記チャネル領域の両端のソース／ドレイン領域を備え、
   前記第１の半導体と前記第２の半導体がヘテロ接合を形成し、
   前記第２の半導体中に、Ｉｎ、Ｔｌ、Ｐｂ、Ｂｅ、Ｔｉが１×１０^１７ａｔｏｍｓ／ｃｍ^３以上、または、Ｂ、Ａｌ、Ｇａ、Ａｓが１×１０^２０ａｔｏｍｓ／ｃｍ^３以上含有されていることを特徴とするナノワイヤトランジスタ。
2. 前記ゲート電極に印加するゲート電圧を制御することにより、前記第２の半導体中のトラップ準位に電子または正孔をトラップまたはデトラップし、閾値を変化させることを特徴とする請求項１記載のナノワイヤトランジスタ。
3. 前記第１の半導体がＧｅであって、前記第２の半導体がＳｉであることを特徴とする請求項１または請求項２記載のナノワイヤトランジスタ。
4. 請求項１ないし請求項３いずれか一項に記載のナノワイヤトランジスタを備え、前記ナノワイヤトランジスタの閾値を制御する閾値制御回路を有することを特徴とする半導体集積回路。
5. 前記閾値制御回路は、動作回路中の前記ナノワイヤトランジスタの閾値が、非動作回路中の前記ナノワイヤトランジスタの閾値よりも低くなるよう制御することを特徴とする請求項４記載の半導体集積回路。
   
   
   
   
   

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