WO2005101488A1 - 高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法 - Google Patents

高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法 Download PDF

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nonvolatile semiconductor
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charge
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Mitsumasa Koyanagi
Masaaki Takata
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Asahi Glass Company, Limited
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device having high charge retention characteristics and a manufacturing method.
  • the present invention relates to a nonvolatile semiconductor memory element and a manufacturing method, and more particularly, to a structure in which ultrafine particles made of one or more single element substances or compounds are dispersed at high density in a matrix insulator. Further, by optimizing the work function or the electron affinity of the ultrafine particles and the matrix insulator and optimizing the distance between the outer shells of adjacent ultrafine particles, a charge having excellent retention characteristics is obtained.
  • the present invention relates to a nonvolatile semiconductor memory device having a holding layer and a method of manufacturing the device at low cost and with good reproducibility.
  • a storage element using a semiconductor such as a DRAM or a SRAM, or a rotating disk type recording medium such as a hard disk, a magneto-optical disk, or an optical disk has been known.
  • DRAM having characteristics such as high data writing / reading speed and easy high integration has been widely used as a temporary storage element for personal computers and the like.
  • DRAM having characteristics such as high data writing / reading speed and easy high integration has been widely used as a temporary storage element for personal computers and the like.
  • it has the disadvantage of data volatility, which is fatal to the memory (the stored data will be lost if the external power supply is stopped). Supply is required, which increases power consumption. This disadvantage is extremely inconvenient, especially when using portable information terminals that rely on batteries for power.
  • a hard disk system or the like does not have data volatility, but has a low writing / reading speed and relatively large power consumption.
  • the device structure is vulnerable to mechanical vibration and impact.
  • Non-volatile semiconductor storage elements such as flash memory, ferroelectric memory, MRAM (Magnetic Random Access Memory), and phase change memory are expected as storage media that satisfy the above requirements.
  • flash memory ferroelectric memory
  • MRAM Magnetic Random Access Memory
  • phase change memory phase change memory
  • MRAM has many advantages such as high writing speed, high number of rewritable times, and is said to be one of the leading candidates as a replacement memory for DRAM.
  • the basic structure of the storage element is a transistor and a magneto-resistive element, and it has a complicated structure, the requirement for the variation in the thickness of the tunnel insulating film of the magneto-resistive element is severe, As an element is miniaturized, an external magnetic field required for reversing the magnetic field increases and a large rewrite current is required.
  • the memory cell of a flash memory is basically composed of one transistor, and its structure is simple, so that the cell size can be reduced.
  • a highly integrated memory can be realized by using the conventional DRAM process technology. Can be manufactured relatively inexpensively.
  • flash memory is already forming a large market for personal digital assistants.
  • high speed and high integration of semiconductor devices have been promoted, but along with this trend, flash memory has also been required for high performance such as miniaturization of devices, high speed, and improvement of charge retention characteristics. Has been actively researched.
  • a method of reducing the physical thickness of the tunnel insulating film, which greatly affects the time required for rewriting may be considered.
  • the oxide film, which is the tunnel insulating film is thinned, a very strong electric field is applied to the tunnel insulating film when charging the floating gate, which is inversely proportional to the film thickness. Stress occurs due to the passage of the electric charge through the dangling film many times, and the dielectric film tends to cause dielectric breakdown.
  • the tunnel insulating film must be thickened to maintain the reliability of charge retention, and it is difficult to shorten the rewriting time.
  • the oxide film thickness and the dimensions of the entire device are similarly reduced, miniaturization of the entire device is prevented.
  • MONOS Metal-Oxide-Nitride-Oxide-Semiconductor
  • SONOS MONOS memory
  • the tunnel insulating film 2 has a structure in which a SiN film serving as a charge holding layer 3 is laminated thereon instead of a floating gate.
  • 1 is a p-type semiconductor substrate
  • 4 is a gate insulating film
  • 5 is a control gate electrode
  • 6 is a source region
  • 7 is a drain region.
  • the MONOS memory is superior to the current Balta floating gate type flash memory in terms of the number of times of rewriting, and the physical thickness of the tunnel insulating film can be made relatively thin. It is also advantageous in terms of conversion.
  • the trap level depth of the SiN film (the energy difference between the trap level and the bottom of the conduction band for electrons, and the energy difference between the trap level and the top of the valence band for holes) is not necessarily.
  • the absolute charge retention ability the charge retention ability of a device in a normal state where no dielectric breakdown has occurred at all) is low. There is.
  • Fig. 5 shows an example of a semiconductor memory device having Si ultrafine particles.
  • other symbols in the element other than the Si ultrafine particles 3al, which are the same as those in FIG. 4, indicate the same elements as in FIG.
  • This type of memory is described in, for example, Japanese Patent Application Laid-Open No. 11-186421.
  • the floating gate is an intrinsic semiconductor (no impurities! /
  • the trapped electrons are trapped in the conduction band level of Si, and the height of the potential barrier viewed from the electrons is the difference between the bottom of the conduction band and the bottom of the conduction band of Si, for example, in the oxide film surrounding the ultrafine particles. That is, the difference is the electron affinity between Si and the oxide film. Since this potential barrier is usually deeper than the barrier formed by the trap in the SiN film of the MONOS memory, the trapped electrons escape to the semiconductor substrate and the control gate electrode 1, that is, the charge retention ability is higher than that of the MONOS memory. .
  • FIG. 1 (A) is a schematic diagram of the energy level in a state where the ultrafine particles of Si hold electrons.
  • 1 is a p-type semiconductor substrate
  • 2 is a tunnel insulating film
  • 3al is ultrafine Si particles
  • 4 is a gate insulating film
  • 5 is a control gate
  • 9 is an electron
  • 10a and 10b are tunnel insulating films with ultrafine Si particles, respectively.
  • the conduction band bottom level of the film, 12 is a potential barrier.
  • the injected electrons 9 are trapped in the conduction band lower level 10a of the Si ultrafine particles.
  • the potential barrier 12 viewed from the electrons 9 is the difference between the conduction band bottom level 10b of the tunnel insulating film and the conduction band bottom level 10a of the Si ultrafine particle at the interface between the Si ultrafine particles 3al and the tunnel insulating film 2. That is, the difference between the electron affinity of the silicon oxide film and the electron affinity of the ultrafine Si particles.
  • FIG. 1B shows a schematic diagram of the energy level when the ultrafine particles are metal. 11a is the Fermi level of the ultrafine metal particles, and the other symbols are the same as those in FIG. 1 (A).
  • the electrons are trapped in the Fermi level 11a of the ultrafine metal particles, and the height of the potential barrier 12 in this case depends on the lower level of the conduction band of the tunnel insulating film 10b at the interface between the ultrafine metal particles and the tunnel insulating film. It is the difference between the Fermi level 11a of the metal and the ultrafine metal particles, that is, the difference between the work function of the metal and the electron affinity of the oxide film. Since the work functions of many metals are higher than the electron affinity of Si, the potential barrier formed by Si in the oxide film is lower than that of metals.
  • Figure 6 shows the results of theoretically calculating the probability that electrons held by the floating gate of each material will tunnel through the SiO film, which is a potential barrier, when Si, W, and Co are used as the floating gate. In the figure shown
  • the potential barrier for electrons held in the floating gate The heights are 3. leV, 3.6 eV and 4. OeV, respectively.
  • the horizontal axis of the graph represents the thickness of the tunnel insulating layer of the SiO film through which electrons pass. According to this result, the Si floating gate
  • the tunneling probability is higher by 2 to 5 orders of magnitude than when using W or Co metal floating gates.
  • the leakage current from the Si floating gate is 100,000 to 100,000 times larger than that of the metal floating gate. This result is explained by the difference in the height of the potential barrier in each case of Si, W, and Co.
  • the charge retention ability is increased by using a metal material with a work function higher than the electron affinity of Si. It is shown that. This effect can be obtained similarly in a high temperature environment.
  • a method of using a metal instead of Si as the material of the floating gate for the purpose of obtaining high charge retention characteristics is disclosed in, for example, Japanese Patent Application Laid-Open No. 16-055969.
  • the density of the floating gate is excessively high, and the adjacent ultrafine particles may be too close. This state may not always be the best state when performing a multi-valued storage operation, and there is room for improvement such as optimizing the interval between ultrafine particles acting as a floating gate.
  • the problem to be solved by the present invention is solved by existing flash memories, that is, Balta floating gate type flash memory, MONOS memory, SONOS memory, or Si ultra-fine particle floating gate type flash memory.
  • the problem to be solved that is, low charge retention characteristics.
  • This problem is caused by other problems in various characteristics of the nonvolatile memory element, for example, it is difficult to improve the speed of data writing operation and erasing operation, and it is difficult to miniaturize and increase the density of the element. It has hindered the solution of certain problems. Therefore, these problems can be solved at the same time by improving the charge retention characteristics under the environment of room temperature and high temperature according to the present invention.
  • an object of the present invention is to provide a floating gate type nonvolatile semiconductor memory element having high charge retention characteristics in an environment at room temperature and high temperature.
  • An object of the present invention is to provide a nonvolatile semiconductor memory element capable of high-speed operation, and to provide a method for manufacturing the nonvolatile semiconductor memory element with good reproducibility.
  • the present invention has the following gist. 1. a source region and a drain region formed on the surface of the semiconductor substrate, a channel forming region formed so as to connect the source region and the drain region, or to be sandwiched between the source region and the drain region; A tunnel insulating film formed in contact with the channel formation region; a charge holding layer formed adjacent to the tunnel insulating film; a gate insulating film formed adjacent to the charge holding layer;
  • the charge retention layer may function as a floating gate and may have a particle diameter of 5 nm or less and may have at least one kind of a single element substance or a compound.
  • a force containing one ultra-fine particle of a good conductor per nonvolatile semiconductor memory element or 10 + 12 to 10 + 14 per square centimeter of the charge retention layer Consisting of a plurality of matrix insulators which are independently dispersed at a density of, and wherein the matrix insulator is amorphous, has an electron affinity of 1.OeV or less, and the work function of the ultrafine particles of the good conductor. Is 4.2 eV or more.
  • the dispersion density and particle diameter of the ultrafine particles are optimized, the yield of the device is improved, and the ultrafine particles and the material constituting the matrix insulator are captured by the ultrafine particles. It is possible to optimize the height of the energy barrier for the generated charges, and to improve the charge retention ability at room temperature and high temperature in comparison with the conventional device. Alternatively, by optimizing the energy barrier, the physical thickness of the tunnel insulating film and gate insulating film can be reduced while maintaining the charge retention characteristics at room temperature and high temperature in the same level as conventional devices. Therefore, it is possible to obtain a non-volatile semiconductor memory element which realizes high-speed data writing and erasing operations, miniaturization of the element, and high integration.
  • the outer shell here is the surface of the ultrafine particles, or, in other words, the ultrafine particles and the mother particle. Refers to the interface with the phase insulating layer. Further, the outer shell distance means the shortest distance between the surface of the ultrafine particle and the surface of the ultrafine particle closest to the ultrafine particle.
  • the absolute value of the difference between the ionization energy level of the atoms constituting the ultrafine particles in the semiconductor substrate and the center level of the forbidden band of the semiconductor substrate is not less than 0.1 leV. 6.
  • the ultrafine particles are at least one element selected from the group consisting of W, Mo, Ti, Pt, Pd, Ni, Ta, Cr, Os, Nb, Ru, and Rh. 6.
  • the nonvolatile semiconductor memory element according to any one of 6.
  • ultrafine particles that satisfy all of the physical properties described in 5 and 6 above when a Si single crystal is used as the semiconductor substrate, have excellent charge retention characteristics, and can be used during the manufacturing process and during use.
  • the ultrafine particles do not dissolve or diffuse even in a high temperature environment, and when the atoms that make up the ultrafine particles diffuse into the semiconductor substrate, they do not become recombination centers of carriers and the device's operating characteristics are stable. An element can be obtained.
  • the matrix insulator constituting the charge retention layer is composed of an oxide, carbide, nitride, boride, silicon nitride, and fluoride.
  • the nonvolatile semiconductor memory element according to any one of 1 to 7.
  • the charge retention layer may serve as a floating gate, and may have a particle diameter of 5 nm or less, and may include at least one single element substance or Is a force containing one ultrafine particle of a semiconductor or an insulator per compound semiconductor per nonvolatile semiconductor memory element or a square centimeter of the charge holding layer.
  • Ri 10 + 12-10 + 14 pieces of density independent dispersed become matrix insulator mosquito ⁇ et containing a plurality, in its electron affinity the matrix insulator is an amorphous or less 1. OEV And the electron affinity of the ultrafine particles is 4.2 eV or more.
  • the dispersion density and particle diameter of the ultrafine particles are optimized, the yield of the device is improved, and the ultrafine particles and the material constituting the matrix insulator are captured by the ultrafine particles. It is possible to optimize the height of the energy barrier for the generated charges, and to improve the charge retention ability at room temperature and high temperature in comparison with the conventional device. Alternatively, by optimizing the energy barrier, the physical thickness of the tunnel insulating film and gate insulating film can be reduced while maintaining the charge retention characteristics at room temperature and high temperature in the same level as conventional devices. Therefore, it is possible to obtain a non-volatile semiconductor memory element that realizes high-speed data writing and erasing operations, miniaturization of the element, and high integration. Further, the selection range of the material of the ultrafine particles can be widened to include not only a good conductor but also a semiconductor and an insulator.
  • the ultrafine particles By further limiting the difference in work function of the semiconductor substrate to 0.5 eV or less, charge spontaneously flows into the ultrafine particles before the writing operation. Can be prevented, and a reduction in the effective energy barrier can be suppressed.
  • the ultra fine particles By further limiting the difference in work function from the control gate to 0.5 eV or less, it is possible to prevent the charge from flowing spontaneously from the control gate to the ultrafine particles before the write operation, and to lower the effective energy barrier. Can be suppressed.
  • the distance between the ultrafine particles can be optimized, and therefore, the insulating property between the adjacent ultrafine particles can be improved, and the transfer of electric charge between the adjacent ultrafine particles can be suppressed. it can.
  • the non-volatility that realizes the improvement of the reliability of the data rewrite and the multi-value operation A semiconductor storage element can be obtained.
  • the absolute value of the difference between the ionization energy of the atoms constituting the ultrafine particles in the semiconductor substrate and the energy of the center level of the forbidden band of the semiconductor substrate is not less than 0.1 leV. 16.
  • the atoms constituting the ultrafine particles diffuse into the semiconductor substrate and form impurity levels as recombination centers of carriers. Also in this case, the carrier capture probability is low and the influence on the carrier density can be suppressed. As a result, it is possible to obtain a non-volatile semiconductor memory element which can improve the yield of the element and stabilize the operation under room temperature and high temperature environments.
  • the matrix insulator constituting the charge retention layer also has one or more compound powers selected from oxides, carbides, nitrides, borides, silicon nitrides, and fluorides. 18.
  • the nonvolatile semiconductor memory device according to any one of the above items 12 to 17.
  • the material of the matrix insulator is selected from the group consisting of oxides, carbides, nitrides, borides, silicon nitrides, and fluorides. This makes it possible to realize a nonvolatile semiconductor memory element that is excellent in that it has a high energy barrier, high insulation properties, and sufficient heat resistance.
  • the non-volatile semiconductor memory device has a charge retention layer in which ultrafine particles are two-dimensionally or three-dimensionally dispersed in a matrix insulator.
  • the physical vapor deposition method can realize a thermodynamic situation in which the matrix insulator and the ultrafine particles are likely to cause self-organized phase separation.
  • the charge of the nonvolatile semiconductor memory element having the above characteristics It is suitable for forming a holding layer and can realize a nonvolatile semiconductor memory element having the above characteristics.
  • the sputtering method is particularly excellent in the adhesion to the underlying substrate among the physical vapor deposition methods, and the sputtering method is a dense film in which atoms are strongly bonded.
  • a storage element can be realized.
  • FIG. 1 is a schematic diagram of an energy level for explaining a charge retention characteristic of a nonvolatile semiconductor memory element of the present invention.
  • FIG. 1 (A) shows a case where ultrafine particles are Si, and FIG. This is the case when the fine particles are metal.
  • FIG. 2 is a schematic sectional view showing a nonvolatile semiconductor memory element of the present invention in Example 1.
  • FIG. 3 is a schematic sectional view showing a nonvolatile semiconductor memory element of the present invention in Example 2.
  • FIG. 4 is a schematic sectional view showing an example of a conventional MONOS memory.
  • FIG. 5 is a schematic cross-sectional view showing an example of a conventional semiconductor memory device including ultrafine Si particles.
  • FIG. 6 illustrates the probability that electrons held in the floating gate of each material tunnel through the SiO film, which is a potential barrier, when Si, W, and Co are used as the floating gate.
  • FIG. 2 shows a schematic cross-sectional view of an example of the nonvolatile semiconductor memory element of the present invention.
  • 1 is a p-type semiconductor substrate
  • 2 is a tunnel insulating film
  • 3 is a charge retention layer
  • ultrafine metal particles 3a2 acting as floating gates are included in a dispersed state in a matrix insulator 3b.
  • It is. 4 is a gate insulating film
  • 5 is a control gate.
  • Reference numeral 6 denotes a source region
  • 7 denotes a drain region.
  • the p-type semiconductor substrate 1 may be a semiconductor as a whole or a semiconductor layer formed on an insulator such as an SOI substrate! ⁇ .
  • the tunnel insulating film 2 is a silicon oxide film having relatively good interfacial bonding with the p-type semiconductor substrate 1 or a material having a high dielectric constant, such as SiO 2, for enhancing the capacitive coupling with the semiconductor substrate by a control gate voltage.
  • the thickness of the tunnel insulating film is preferably 8 nm or less so as to be as thin as possible. Further, it is extremely preferable to set the thickness to 5 nm or less for speeding up.
  • the metal ultra-fine particles 3a2 constituting the charge holding layer 3 have a threshold voltage based on the presence or absence of the accumulated charges in the ultra-fine particles in order to minimize the influence of the loss of the accumulated charges due to the dielectric breakdown of the tunnel insulating film 2.
  • ⁇ also referred to as a memory window
  • a large number of ultrafine particles are dispersed at a high density, and specifically, one ultrafine particle is contained per nonvolatile semiconductor memory element, or It is preferably present at a density of 10 +12 to 10 +14 Zcm 2 .
  • the outer shells of the ultrafine particles are preferably wide, and more specifically, are preferably separated by 1 nm or more.
  • the upper limit of the outer shell distance is preferably 5 nm.
  • the size of the ultrafine particles is preferably 5 nm or less, more preferably 3 nm or less, in order to achieve both high-density dispersion of the ultrafine particles and insulation between adjacent particles.
  • the size of the ultrafine particles is an average value, and the average value is the arithmetic mean when the ultrafine particles having a larger or smaller particle size distribution and a force of 10% each are removed.
  • the material constituting the charge holding layer 3 is a material that forms the metal ultrafine particles 3a2 in the charge holding layer 3 and a material that is used to obtain the matrix insulator 3b.
  • the combination of materials that causes separation shall be selected.
  • the material of the ultrafine particle dispersed phase can be selected from! /, Deviation of metals, semiconductors, and insulators. From the viewpoint of obtaining high charge retention ability, a substance having a work function or an electron affinity as large as possible is preferable. Therefore, it is preferable to use a metal as shown by 3a2 in FIG. Theoretically, as shown in Fig. 6, the probability of tunneling when passing through an ultrafine particle capturing an electron and an insulator around it differs depending on the material constituting the ultrafine particle. This is explained by the fact that the larger the work function or electron affinity, the lower the tunnel probability.
  • the difference in work function of the material used for the floating gate also affects the charge retention ability of the device under a high temperature environment.
  • the high temperature environment refers to an environment in a temperature range from about 40 ° C to an upper limit temperature of about 250 ° C to 300 ° C.
  • the thermal energy of the retained charges (this thermal energy takes a value proportional to kT, where k is the Boltzmann constant and T is the absolute temperature) is higher than in a room temperature environment. Effectively, the potential barrier decreases.
  • the energy band gap of the insulator surrounding the floating gate is relatively strong and temperature-dependent. In the case of SiO 2, which is most frequently used as an insulator, the band gap tends to become smaller as the temperature rises.
  • the ultrafine particle dispersed phase As a material of the ultrafine particle dispersed phase, it is necessary to suppress the flow of charges into the ultrafine particles before the writing operation, to increase the effective height of the potential barrier, and to obtain a high charge retention ability. For this reason, a substance is suitable as close as possible to the work function of the semiconductor substrate or the control gate electrode. Specifically, the absolute value of the work function difference between the material of the ultrafine particle dispersed phase and the material of the semiconductor substrate, or the absolute value of the work function difference between the material of the ultrafine particle dispersed phase and the material of the control gate, The material is preferably 0.5 eV or less, and more preferably 0.5 leV or less.
  • the height of the tension barrier decreases by ⁇ ⁇ ⁇ .
  • the energy level that can be taken by the electrons captured by the ultrafine particles is quantized.
  • the lower energy level is occupied by the thermal equilibrium electrons, and the injected electrons are increased by ⁇ E and trapped in the energy levels.
  • the energy level of the thermal equilibrium electrons is further reduced by ⁇ ⁇
  • the work function is close to the work function of the control gate electrode.
  • the melting point of the ultrafine particles is preferably higher in order to suppress the aggregation of the ultrafine particles due to heating. It is preferable that the melting point is 1400 ° C. or higher.
  • impurity levels are formed in the semiconductor substrate.
  • the substrate is an indirect transition type semiconductor, this acts as a recombination center to reduce the carrier lifetime, which in turn affects the MOS FET ON current and value voltage.
  • This impurity level is to the center level (gap center) of the forbidden band of the semiconductor substrate, the higher the recombination probability is. Therefore, an element forming an impurity level close to the gap center is a good element for forming ultrafine particles. Not good.
  • the recombination probability decreases exponentially as the impurity level moves away from the gap center force, so that the MOSFET operates even if the impurity level is formed even if the gap center force is at some distance.
  • the element that constitutes the ultrafine particles has a gap center force of the semiconductor substrate of 0.5 leV or more (the upper limit is not particularly limited. For example, when the semiconductor substrate is Si, it is about 0.56 eV. An element which forms an impurity level at a remote level (depending on the material of the substrate) is preferable.
  • the material of the ultrafine particles is preferably selected in consideration of the above viewpoints, that is, the work function, the melting point, and the impurity level.
  • the semiconductor substrate is Si
  • the ultrafine metal particles W, Mo, Ti, Pt, Pd, Ni, Ta, Cr, etc. are suitable, but even Os, Re, Nb, Ru, Rh Good.
  • the ultrafine particles of the elemental semiconductor are preferably at least one of Se and Te. Further, at least one semiconductor of Se and Te may contain at least one element of P, As, Sb, B, Al, Ga, In and Cu as an impurity.
  • the compound semiconductor or the ultrafine particles of the insulator include InAs, InGaAs, InGaNAs, InAlAs, InAsP ⁇ InGaAsP ⁇ InSb, InGaSb, InAlSb, InGaAsSb ⁇ SiC, Cu 0, Z
  • Nb Sr Nb Al Nb Ga, Nb Ge, NbTi, NbMo S, ZnS, CdS, HgS, PbS,
  • Sb S : Bi S, ZnSe, CdSe, HgSe, SnSe, PbSe, In Se, Sb Se, BiSe, Zn
  • Te CdTe, HgTe, SnTe, PbTe, In Te ,: Bi Te, BN, GaN, InN, TiN, BP,
  • At least one of ZnAs, CdAs, AlSb, GaSb, ZnSb, CdSb, and SiN At least one of ZnAs, CdAs, AlSb, GaSb, ZnSb, CdSb, and SiN
  • At least one of InO, SbO, SnO, ZnO, and GaAs is used.
  • the species compounds may contain at least one of Sn, Sb, Ga, Al, and In as an impurity.
  • the material of the matrix insulator can be selected from both semiconductors and insulators.
  • a material whose electron affinity is as small as possible, specifically 1. OeV The following materials are preferred.
  • the temperature is preferably 1400 ° C. or more.
  • a material that forms an amorphous phase is more preferable. This is because, when electrons trapped in the ultrafine particles leak through the matrix insulator by tunnel conduction, the matrix electrons are more amorphous than crystalline and the tunnel electrons are composed of the matrix insulator. This is because the probability of being scattered by atoms increases. As a result, the effective amount of leakage due to electron tunnel conduction is expected to decrease. It is highly preferable to use a physical vapor deposition method such as a sputtering method as a method for forming an ultrafine particle dispersed film in order to make the matrix insulator amorphous. Physical vapor deposition methods, such as sputtering, can form films at relatively low temperatures. This is because amorphous is easily obtained.
  • Examples of the material of the matrix insulator in the charge retention layer include oxides such as silica, alumina, titania, mullite, cordierite, spinel, zeolite, forsterite, and magnesia; Carbides such as boron carbide (BC), silicon nitride ⁇ boron nitride, aluminum nitride
  • oxides such as silica, alumina, titania, mullite, cordierite, spinel, zeolite, forsterite, and magnesia
  • Carbides such as boron carbide (BC), silicon nitride ⁇ boron nitride, aluminum nitride
  • At least one kind of compound is also selected, such as a nitride such as magnesium fluoride, aluminum fluoride and the like.
  • the multi-layer structure refers to a structure in which ultrafine particles are arranged on a plane parallel to the surface of a semiconductor substrate, and this is used as a single layer, and the same planar arrangement is repeated again with a thin insulating layer interposed therebetween.
  • the increase in the tension that is, the height of the energy barrier due to Coulomb blockade, e is the amount of charge of electrons, and C is the tunnel junction capacitance to be transferred.
  • the size of the ultrafine particles is small. Since the size of ultrafine particles is as small as 5 nm or less, it is conceivable that the energy levels have a discrete distribution. Attention is now focused on the two ultrafine particles vertically adjacent to each other in the first and second layers described above. It is assumed that the two ultrafine particles have the same energy level distribution in the uncharged state. Here, when charge is injected only into the ultrafine particles in the second layer, the energy level of the charged ultrafine particles shifts to a higher energy side with respect to the energy level of the uncharged ultrafine particles in the first layer. I do.
  • the heights of the energy level distributions of the two focused ultrafine particles are relatively different, and the energy level at which the electrons injected into the second layer of ultrafine particles are captured and the energy level are different. There is a possibility that a level where does not exist in the first layer of ultrafine particles.
  • the size of each ultrafine particle is preferably small, preferably 5 nm or less, and more preferably 3 nm or less.
  • the areal density of the ultrafine particles is preferably as high as 10 + 12 to: L0 + 14 / cm 2 .
  • the distance between the outer shells of the ultrafine particles in this case, the distance between the first layer and the second layer must be somewhat large. Is preferably lnm or more. However, if the distance is too large, the distance between the semiconductor substrate and the control gate electrode will be wide, and the channel length will be small! / In the case of a device, a short channel effect will be caused. preferable.
  • the method for forming a charge retention layer according to the present invention is formed by a single process using a physical film formation method. As a method of forming the charge retention phase, it is conceivable to employ the CVD method.
  • the ultrafine particles and the matrix insulator must be formed separately! / Therefore, the method of forming the dispersion state of ultrafine particles in a three-dimensional multilayer was complicated.
  • the ultrafine particles and the matrix insulator are formed at the same time, and a structure in which the ultrafine particles are dispersed can be obtained in a self-organizing manner. Can be.
  • the method for forming a charge retention layer according to the present invention is extremely suitable for forming a multilayer structure of ultrafine particles as described above.
  • the CVD method has a higher gas phase pressure during film formation and a higher frequency of collisions between reactive atomic species and reactive molecular species in the gas phase, and a higher gas phase temperature and substrate surface temperature.
  • the chemical vapor deposition method is not suitable when the ultrafine particles such as the charge retaining layer of the present invention and the matrix insulator are in a separated state, that is, when a film in a non-equilibrium state or a quasi-equilibrium state is formed.
  • the source gas applicable to the CVD method is much larger than the physical vapor deposition method such as the sputtering method, and the source gas type for forming a metal film is particularly small. Furthermore, the number of combinations of gas species that can be simultaneously supplied into the reactor is even smaller, which limits the materials that can be formed into a film. Therefore, the chemical vapor deposition method is not suitable for this reason.
  • the charge retention of the present invention is caused by the reason that the frequency of collision of reactive atoms and molecules involved in film formation in the gas phase is low and the substrate temperature is low. A film in a non-equilibrium state or a quasi-equilibrium state such as a layer is easily formed.
  • Examples of the physical vapor deposition method for forming the charge retention layer include a sputtering method, a thermal vapor deposition method, an electron beam vapor deposition method, a laser ablation method, and a molecular beam epitaxy method.
  • the sputtering method can select a wide range of film forming materials, the film has high interatomic bonding force due to the high incident energy of the film forming particles on the substrate, and can easily obtain a dense film. In addition to being obtained, it is excellent in mass productivity and is particularly preferred.
  • the sputtering method is preferable because film formation conditions suitable for self-assembly in the present invention can be obtained. For example, since an appropriate substrate temperature at which the gas phase pressure is not sufficiently low and the temperature is neither low nor high can be obtained, the film-forming seed particles cause an appropriate migration on the substrate surface to cause self-organization. Can be obtained.
  • the self-assembly in the present invention means that the atoms constituting the ultrafine particles and the atoms constituting the matrix insulator are spontaneously separated and arranged by thermodynamic interaction or the like, respectively. Result The nanoscale ultrafine particles of metal or semiconductor are aggregated and organized in the matrix insulator phase.
  • the mode of the atomic arrangement by the self-organizing method depends on the combination and existence ratio of the constituent material of the ultrafine particles and the constituent material of the matrix insulator, and the film forming conditions such as the power applied to the plasma, the film forming pressure and the substrate temperature. to be influenced.
  • a sputtering apparatus which uses only low damage to the underlying tunnel insulating film
  • a sputtering apparatus using inductively coupled plasma (ICP) or electromagnetically coupled plasma (ECR plasma), or a facing target method is used. It is more preferable to use an apparatus which has a function of applying an appropriate bias voltage to the film formation substrate in these film formation apparatuses, since the incident energy of the film formation particles to the substrate can be controlled.
  • the charge retention layer is formed by a sputtering method
  • materials for each phase are separately prepared, and a plurality of targets are simultaneously sputtered, or a method in which both phase materials are mixed in one target to perform sputtering.
  • the latter is obtained by sintering a mixed powder of both phase materials or embedding a suitable number of chip pieces of the material of the other phase in the single-phase target of the material of one phase so as to expose the surface.
  • the chip piece of the other phase material is placed on the single phase target of one phase material.
  • the powder target is not so preferable in manufacturing a semiconductor device because the powder may be scattered in a film formation environment and adversely affect other semiconductor manufacturing processes.
  • the average particle size and density of the dispersed phase growing in the matrix phase are changed by controlling the target composition and the film forming conditions. In particular, it has been confirmed that it changes depending on the volume fraction of the dispersed phase and the matrix phase and the film formation conditions (such as Ar gas pressure and substrate temperature during sputtering).
  • Co metal ultrafine particles were found in SiO using a Co-SiO-based target.
  • the particle size of the Co particles was about 2 nm, whereas when the film was formed at the Ar gas pressure of 8 Pa, the Co particles having the particle size of about 5 nm were obtained.
  • the outer shell spacing distance of the ultrafine particles was 0.9 nm, but when the volume ratio was 10:90, the density was 7 X 10 +12 Zcm 2 , and the outer shell spacing was 1.8 nm. As described above, by adjusting the composition ratio of the target, it is possible to control the density of the ultrafine particles and the distance between the outer shells.
  • the gate insulating film 4 satisfies the following conditions in order to perform the data writing and erasing operations at high speed or to enhance the controllability of the electric field distribution near the surface of the p-type semiconductor substrate 1 by the control gate voltage.
  • Good That is, the film thickness and material thereof are determined so that the capacitive coupling between the control gate electrode 5 and the p-type semiconductor substrate 1 and the capacitive coupling between the control gate electrode 5 and the floating gate, that is, the ultrafine metal particles 3a2, are increased. It is preferable to reduce the physical thickness and select a substance having a high dielectric constant. Specifically, the thickness is 10 nm or less, and in addition to SiO, the above-mentioned SiON-based material, or SiO and SiON (0 ⁇ x ⁇ 2, 0
  • Materials having a work function or electron affinity of 4.2 eV or more are made into ultrafine particles having a particle diameter of 5 nm or less, and the ultrafine particles are dispersed with high density in an amorphous insulator having an electron affinity of OeV or less.
  • the charge holding layer of the non-volatile semiconductor storage element of the present invention using the thin film thus formed, can hold a large amount of charges independently and has a high ability to hold electrons at room temperature and high temperature.
  • This high charge retention capability makes it possible to reduce the thickness of the tunnel insulation film and the gate insulation film inserted between the charge retention layer and the control gate electrode. Become. This is very advantageous in increasing the operation speed of writing and erasing, reducing the driving voltage, miniaturizing the element, and performing high integration.
  • a material having a work function having a work function difference of 0.5 eV or less from the semiconductor substrate or the control gate electrode is made into ultrafine particles having a particle diameter of 5 nm or less, and the ultrafine particles have an electron affinity of 1.
  • the charge retention layer of the non-volatile semiconductor storage element of the present invention which uses a thin film dispersed at a high density in an amorphous insulator of OeV or less, can hold a large amount of electric charges independently dispersed and has an energy barrier. Since the reduction of the effective value of ⁇ can be suppressed, the ability to retain electrons in an environment at room temperature and high temperature is extremely high.
  • the thickness of the tunnel insulating film and the insulating film inserted between the charge retention layer and the control gate electrode can be reduced. This is very advantageous in increasing the operation speed of writing and erasing, reducing the driving voltage, miniaturizing the element, and performing high integration.
  • the ultrafine particles By dispersing the ultrafine particles so that the distance between the outer shells of adjacent ultrafine particles in the charge retaining layer is lnm or more and 5nm or less, the movement of the retained charges between adjacent ultrafine particles can be reduced. Can be suppressed. This is very advantageous in improving the rewriting durability, in particular, and stably performing multi-value operation as the characteristics of the element. Furthermore, the above-described high charge retention characteristics also suppress charge transfer between adjacent ultrafine particles in the charge retention layer, which is effective in improving rewriting characteristics and stabilizing multilevel operation. .
  • materials having various compositions can be selected as a disperse phase and a matrix phase. Can provide high-performance non-volatile semiconductor memory devices with high reproducibility without significantly changing conventional processes.
  • a tunnel insulating film 2 was formed on a p-type semiconductor substrate 1.
  • This tunnel insulating film 2 is obtained by thermally oxidizing a semiconductor substrate at 800 ° C., and has a thickness of 5 nm.
  • the charge retention layer 3 composed of the matrix insulator 3b containing the ultrafine metal particles 3a2 was formed to a thickness of 5 nm by a capacitive coupling magnetron sputtering method in the following manner. Co with a work function of 5. OeV was selected as the metal ultrafine particle, and amorphous SiO with an electron affinity of 1. OeV was selected as the matrix insulator. For sputtering, 3 inches in diameter (7.62 c
  • the amount of Co chip was adjusted so as to occupy 20% of the vertical projection surface area of.
  • control gate electrode 5 ie, tungsten and tungsten nitride, the gate insulating film 4, and the charge retaining layer 3 were dry-etched. Thereafter, a source region 6 and a drain region 7 were formed by As ion implantation and annealing. After forming the protective film, a contact hole was formed, and an A1 electrode was formed so as to be in contact with the source region 6, the drain region 7, and the control gate electrode 5.
  • the nonvolatile semiconductor memory element of this example will be described with reference to FIG.
  • a p-type semiconductor substrate 1 an SOI (Silicon On Insulator) substrate having a p-type SOI layer la was used.
  • Mesa Device separation was performed by processing, and boron (B) implantation for threshold adjustment was performed.
  • the work function of the p-type SOI layer la was estimated to be 4.95 eV.
  • a tunnel insulating film 2 was formed on the surface of the p-type SOI layer la. This tunnel insulating film 2 is obtained by thermally oxidizing a semiconductor substrate at 800 ° C., and has a thickness of 3 nm.
  • the charge retention layer 3 composed of the matrix insulator 3b containing the ultrafine metal particles 3a2 was formed to a thickness of 5 nm by a capacitively coupled magnetron sputtering method in the following manner.
  • Ru with a work function of 4.7 eV was selected as the material for the metal ultrafine particles
  • A1N with a negative work function was selected as the matrix insulator.
  • the work function difference between the p-type SOI substrate la and the Ru ultrafine particles 3a2 is 0.25 eV.
  • a sintered target obtained by sintering a mixture of high-purity Ru and high-purity A1N powders at a ratio of 10:90 Vol% was used.
  • Polyelectrode 5 was formed as electrode 5 by low-pressure CVD. After that, patterning was performed using a positive photoresist as a gate etching mask, and the polycrystalline Si as the control gate electrode 5, the gate insulating film 4, and the charge retaining layer 3 were processed by dry etching.
  • the height of the potential barrier for electrons injected into the U floating gate was estimated to be about 3.7 eV, which was almost equal to the difference between the work function of Ru and the electron affinity of the oxide film. . This indicates that the electrons were not injected into the floating gate and the effective potential barrier height was reduced. In addition, the height of this potential barrier estimated the tunnel leak velocity force of the electrons injected into the floating gate.
  • the charge retention time is extremely long compared to each memory cell with ultrafine Si particles created using the same method. The charge retention time in an environment of 250 ° C can exceed 20 years due to extrapolation of measured data. It was shown. It was also confirmed that two bits of information could be stored per storage element.
  • the nonvolatile semiconductor memory element according to the present invention dramatically improves the charge retention characteristics at room temperature and high temperature in comparison with conventional memory elements of the same kind, for example, flash memory and Si ultrafine particle memory.
  • conventional memory elements for example, flash memory and Si ultrafine particle memory.
  • the thickness of the gate insulating film adjacent above the tunnel insulating film and the charge retention layer can be reduced, thereby improving the data writing and erasing speed and operating at a low voltage.
  • the above-mentioned effects of the nonvolatile semiconductor memory device according to the present invention enable applications that were difficult to use with the conventional nonvolatile semiconductor memory device and applications to the technical field.
  • a wide range of applications in portable terminal equipment and the replacement of DRAM will enable non-consolidated memory to be non-volatile.
  • the Patent Application No. 2004-121837 filed on April 16, 2004, the Patent Application No. 2004-129840 filed on April 26, 2004, and the Patent Application No. 2004-129840 filed on April 27, 2005 The entire contents of the specification, claims, drawings, and abstract of Japanese Patent Application No. 2005-30859 and Japanese Patent Application No. 2005-30860, which are incorporated herein by reference, are incorporated herein by reference. It is.

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Description

高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法 技術分野
[0001] 本発明は、不揮発性半導体記憶素子および製造法に関し、詳しくは、一種以上の 単元素物質または化合物からなる超微粒子が母相絶縁体中に高密度に分散された 構造に関する。そして、前記超微粒子と前記母相絶縁体の仕事関数または電子親 和力を最適化すること、また、隣接する超微粒子の外殻間隔距離を最適化することか ら、優れた保持特性の電荷保持層を有する不揮発性半導体記憶素子とその素子の 安価で再現性の良い製造方法に関する。
背景技術
[0002] 従来、大容量のデータを記憶し書き換えができる記録媒体として、 DRAM、 SRA Mなどの半導体を用いた記憶素子、またはハードディスク、光磁気ディスク、光デイス クなどの回転ディスク型記録媒体があり、これらを用 、たシステムが開発し使用されて きた。このうち、データの書き込み、読み出し速度が速く高集積ィ匕が容易などの特徴 を有する DRAMは、パソコンなどの一時記憶素子として広く用いられてきた。しかし、 メモリにとつて致命的であるデータの揮発性 (外部からの電源供給を停止すると保持 していた記録が消滅すること）という短所を有するため、記録の保持のためには外部 力 の電源供給が必要でありそれにより消費電力が増大する。この短所は、特に電 源を電池などに頼る携帯情報端末機器を使用する場合には極めて不都合なもので ある。
[0003] 一方、ハードディスクシステムなどではデータの揮発性は有しな 、が、書き込み、読 み出し速度が遅くまた消費電力が比較的大きい。また機器構造上、機械的振動ゃ衝 撃に弱いという欠点がある。これらの欠点もまた携帯端末機器に利用するには非常 に不都合なものである。
[0004] 近年の携帯型電子情報端末機器市場の広がりに伴 、、この携帯端末機器にお!ヽ て利用される記憶媒体として、不揮発性を有し、高記憶密度、高速書き込み、高速読 み出し、あるいは携帯時の機械的振動や衝撃によっても安定した動作が行えるなど 使い勝手がよぐまた消費電力が低ぐさらには従来の半導体製造技術を用いて容 易かつ安価に製造できる記憶媒体の出現が待たれている。
[0005] 上記の要求事項を満たす記憶媒体として、フラッシュメモリ、強誘電体メモリ、 MRA M (Magnetic Random Access Memory)、相変化メモリなどの不揮発性半導 体記憶素子が期待されており、これらは現在開発段階ないし一部実用段階にある。
[0006] これらの不揮発性メモリにはそれぞれ一長一短がある。例えば MRAMは書き込み 速度が速 、ことや書き換え可能回数が多 、など優れた点が多く、 DRAMの置き換え メモリとして最有力候補の一つと言われている。しかし、記憶素子の基本構造がトラン ジスタと磁気抵抗素子の 2つカゝらなり複雑な構成であること、磁気抵抗素子のトンネ ル絶縁膜の厚さのばらつきへの要求が厳しいこと、磁気抵抗素子を微細化するほど 磁界の反転に要する外部磁界が増大し大きな書き換え電流が必要となること、などが 課題として挙げられて 、る。
[0007] 一方、フラッシュメモリのメモリセルは基本的にトランジスタ 1つで構成されており構 造が単純であるためにセルサイズを小さくでき、また従来の DRAMプロセス技術を用 いて高集積化メモリを比較的安価に製造できる。このような理由から、フラッシュメモリ は既に現在、携帯情報端末機器用メモリとして大きな市場を形成している。近年、半 導体素子の高速化、高集積ィ匕が推進されているが、この流れに沿ってフラッシュメモ リにおいても素子の微細化、高速化、電荷保持特性の向上など、高性能化のための 研究が盛んに行なわれて 、る。
[0008] 現在既に市場に広く流通しているフラッシュメモリにおいて、このうち NOR型フラッ シュメモリを例に挙げると、これは指定されたメモリセルの保持データの読み出し動作 力 S 100ns (ナノ秒)程度またはそれ以下の比較的短い時間で高速に行われる。
[0009] 一方、データの書き込みはチャネルから浮遊ゲートへのチャネルホットエレクトロン（ CHE)注入により、またデータの消去は浮遊ゲートからチャネル形成領域またはソー ス領域への Fowler— Nordheim (FN)トンネル電流による電荷放出によって行われ る。 CHE注入は、電荷移動速度は速いが電荷注入効率 (供給電流に対する注入電 流の割合）が低ぐまた FNトンネル電流による電荷放出は電荷移動速度が遅いため に 、ずれも書き換え動作に時間を要する。 [0010] 具体的には書き込みには 1 s (マイクロ秒)台、消去には数百 ms (ミリ秒)から数 s ( 秒)台の比較的長い時間が必要となる。このため、フラッシュメモリの大容量ィ匕ゃ低コ ストイ匕などが比較的容易であるにもかかわらずその用途が限定され、 DRAMなど高 速メモリへの置換えは難 U、状況にある。
[0011] この欠点を克服して書き換え時間の短縮ィ匕を図るため、例えば書き換えに要する 時間に大きく影響しているトンネル絶縁膜の物理的な厚さを薄くする方法も考えられ る。し力しこのトンネル絶縁膜である酸ィ匕膜を薄くすると、浮遊ゲートの帯電時にはト ンネル絶縁膜にその膜厚に反比例した非常に強い電界が力かるため、書き換え動 作の繰返しにより酸ィ匕膜を電荷が何度も通過することによるストレスが発生し、酸ィ匕膜 が絶縁破壊を起こしやすくなる。
[0012] トンネル絶縁膜のどこカゝ 1ケ所でも絶縁破壊が生じると、浮遊ゲートに保持されてい る電荷の大部分がリークし、以後そのメモリセルはデータ保持能力を失ってしまう。し たがって、現状では電荷保持の信頼性を保っためにトンネル絶縁膜を厚くせざるを 得ず、書き換え時間の短縮化が困難な状況にある。また酸化膜厚と素子全体の寸法 は相似的に縮小するという法則があるため、素子全体の微細化をも妨げている。
[0013] さらには、記憶素子の高密度化により、隣接する素子の浮遊ゲート間距離が狭くな り、隣接浮遊ゲート間の容量結合が強まる。このことにより、読み込み、書き込みの各 動作時に誤動作を起こしやすくなることが指摘されて 、る。この容量結合の影響は特 に NAND型フラッシュメモリにお!/、て顕著である。
[0014] これらのことから、現状のバルタ浮遊ゲート型フラッシュメモリ素子の微細化、高密 度化は今後急激に困難となり、早ければ 2007年頃には微細化は限界に達すると言 われている。
[0015] 高速動作を維持しながら絶縁破壊による電荷保持能力の低下を防ぎ、かつ隣接素 子の浮遊ゲート間の寄生容量の影響を低減する手段として、電荷を空間的に離散さ せて保持する方法があり、この方法を用いた不揮発性半導体メモリに MONOS (Me tal— Oxide— Nitride— Oxide— Semiconductor)メモリ、あるいは SONOS (MO NOSメモリにお 、てゲート電極の材料が金属から半導体に置き換えられたもの。電 極材料として具体的には例えば多結晶 Siが用いられる）がある。 [0016] 例えば図 4に示すようにトンネル絶縁膜 2と、その上に浮遊ゲートの代わりに電荷保 持層 3である SiN膜が積層された構造となっており、その界面に存在する界面準位 3 a3および SiN膜中に離散的に分布するトラップ準位 3a4に電荷を保持させるメモリ である。なお図 4において、 1は p型半導体基板、 4はゲート絶縁膜、 5は制御ゲート 電極、 6はソース領域、 7はドレイン領域である。
[0017] 電荷を保持する界面準位 3a3およびトラップ準位 3a4が空間的に離散して分布す るため、前述のトンネル絶縁膜 2のどこ力 1ケ所で絶縁破壊が生じたとしてもそれによ る電荷リークは局所的にしか生じず、絶縁破壊の発生の前後においてメモリセルの 電荷保持能力は大きくは変化しな 、。
[0018] このような理由から、 MONOSメモリは現状のバルタ浮遊ゲート型フラッシュメモリに 対して書き換え回数の点で優れており、またトンネル絶縁膜の物理的厚さも比較的 薄くできることからメモリセルの微細化などの点でも有利とされている。しかし、 SiN膜 のトラップ準位の深さ (電子に対してはトラップ準位と伝導帯下端とのエネルギー差、 正孔に対してはトラップ準位と価電子帯上端とのエネルギー差)が必ずしも充分では ないなどの理由により、一旦トラップされた電荷が逃げやすぐ絶対的な電荷保持能 力（絶縁破壊が全く生じていない、正規な状態の素子が有する電荷保持能力のこと） は低いという欠点がある。
[0019] 一方、 MONOSメモリと同様に電荷を離散的に保持させることで酸ィ匕膜の絶縁破 壊問題や隣接浮遊ゲート間の容量結合問題に対処し、さらに MONOSメモリよりも絶 対的な電荷保持能力を高める方法として、浮遊ゲートを Siの超微粒子としその Si超 微粒子をゲート絶縁膜中に多数分散させる形態が考えられている。図 5に Si超微粒 子を有する半導体記憶素子の例を示す。なお図 5において Si超微粒子 3al以外、素 子中の他の符号で図 4と同符号のものは図 4と同じ要素を示す。この形態のメモリに ついては例えば特開平 11— 186421号公報に記載されており、この公報では図 5に 示すようにトンネル絶縁膜 2の上に、 CVD法により形成された多数の Si超微粒子 3al で構成される浮遊ゲートを形成し、その周囲をゲート絶縁膜 4で覆う構造が記載され ている。
[0020] 浮遊ゲートが真性半導体 (不純物を含まな!/、)である Si超微粒子である場合、注入 された電子は Siの伝導帯準位にトラップされ、その電子から見たポテンシャル障壁の 高さは超微粒子を囲む酸ィ匕膜の、例えば伝導帯の下端と Siの伝導帯の下端の差、 すなわち Siと酸ィ匕膜の電子親和力の差となる。このポテンシャル障壁は前記 MONO Sメモリの SiN膜中のトラップが形成する障壁より通常深いため、トラップされた電子 は半導体基板や制御ゲート電極へ逃げ 1 、すなわち電荷保持能力は MONOSメ モリよりも高くなる。
し力しながら、このポテンシャル障壁の高さの観点からは、超微粒子を構成する材 料として Siが最良の材料とは言えない。図 1 (A)は Siの超微粒子が電子を保持した 状態におけるエネルギーレベルの概略図である。ここで、 1は p型半導体基板、 2はト ンネル絶縁膜、 3alは Si超微粒子、 4はゲート絶縁膜、 5は制御ゲート、 9は電子、 10 aと 10bはそれぞれ Si超微粒子とトンネル絶縁膜の伝導帯下端準位、 12はポテンシ ャル障壁である。注入された電子 9は Si超微粒子の伝導帯下端準位 10aにトラップさ れる。この場合の電子 9からみたポテンシャル障壁 12は、 Si超微粒子 3alとトンネル 絶縁膜 2の界面における、トンネル絶縁膜の伝導帯下端準位 10bと Si超微粒子の伝 導帯下端準位 10aとの差、すなわち酸ィ匕膜の電子親和力と Si超微粒子の電子親和 力の差となる。一方、超微粒子が金属の場合におけるエネルギーレベル概略図を図 1 (B)に示す。 11aは金属超微粒子のフェルミ準位であり、この他の符号で図 1 (A)と 同符号は図 1 (A)と同じ要素を示す。この場合、電子は金属超微粒子のフェルミ準位 11aにトラップされ、この場合のポテンシャル障壁 12の高さは、金属超微粒子とトンネ ル絶縁膜の界面における、トンネル絶縁膜の伝導帯下端準位 10bと金属超微粒子 のフェルミ準位 11aの差、すなわち金属の仕事関数と酸化膜の電子親和力の差とな る。多くの金属の仕事関数は Siの電子親和力よりも大きい値であるため、 Siが酸化膜 中で形成するポテンシャル障壁は金属の場合よりも低い。図 6は、浮遊ゲートとして Si 、 Wおよび Coを用いた場合の、各材料の浮遊ゲートに保持された電子がポテンシャ ル障壁である SiO膜を通ってトンネルする確率を理論的に計算した結果を示す図で
2
ある。なお、 Siの電子親和力は 4· leV、 Wおよび Coの仕事関数はそれぞれ 4. 6eV 、 5. 0eV、 SiOの電子親和力は 1. OeVとして計算した。したがって、浮遊ゲートが S
2
i、 Wおよび Coの場合の、浮遊ゲートに保持された電子に対するポテンシャル障壁の 高さはそれぞれ 3. leV、 3. 6eV、 4. OeVとなる。また、グラフの横軸は電子が透過 する SiO膜のトンネル絶縁層の厚さを表している。この結果によれば、 Si浮遊ゲート
2
を用いた場合のトンネル確率は、 Wや Coの金属浮遊ゲートを用いた場合に比べて、 2〜5桁程度高い。すなわち、 Si浮遊ゲートからのリーク電流は、金属浮遊ゲートのそ れに比べて、 100〜10万倍大きくなることが分かる。この結果は、 Si、 Wおよび Coの それぞれの場合におけるポテンシャル障壁の高さの違いから説明され、 Siの電子親 和力よりも高い仕事関数を有する金属材料を用いることで電荷保持能力が高くなるこ とを示している。この効果は、高温環境下においても同様に得ることができる。このよ うに、高い電荷保持特性を得るという目的において、浮遊ゲートの材料に Siではなく 金属を用いる方法は、例えば特開平 16— 055969号公報に示されている。
[0022] しかし、上記特許文献に開示された不揮発性半導体記憶素子では、浮遊ゲートの 密度が過度に高くなり隣接超微粒子が接近しすぎることがある。この状態は多値記憶 動作を行うなどの場合において必ずしも最良な状態とは言えない場合があり、浮遊ゲ ートとして作用する超微粒子の間隔を最適化するなど、改善の余地があった。
発明の開示
[0023] 本発明が解決しょうとする課題は、既存のフラッシュメモリ、すなわちバルタ浮遊ゲ ート型フラッシュメモリ、 MONOSメモリ、 SONOSメモリ、あるいは Si超微粒子浮遊ゲ ート型フラッシュメモリにお ヽて解決すべき前記課題、すなわち電荷保持特性が低 ヽ ことである。この課題は、上記不揮発性記憶素子の様々な特性上のその他の問題点 、例えばデータの書き込み動作や消去動作の速度の向上が困難であること、および 素子の微細化、高密度化が困難であることなどの問題の解決の妨げになっている。 したがって、本発明により室温および高温での環境下における電荷保持特性を向上 させることにより、これら諸問題を同時に解決することができる。
[0024] すなわち本発明の目的は、室温および高温での環境下における電荷保持特性が 高い浮遊ゲート型不揮発性半導体記憶素子を提供することであり、併せて素子の微 細化、高密度化、高速動作化が可能な不揮発性半導体記憶素子を提供し、さらに前 記不揮発性半導体記憶素子を再現性良く製造する方法を提供することである。
[0025] 以上の点を考慮し、本発明は以下の要旨を有する。 1.半導体基板表面に形成されたソース領域およびドレイン領域と、前記ソース領域 および前記ドレイン領域を繋ぐように、または前記ソース領域および前記ドレイン領域 に挟まれるように形成されたチャネル形成領域と、前記チャネル形成領域に接して形 成されたトンネル絶縁膜と、前記トンネル絶縁膜に隣接して形成された電荷保持層と 、前記電荷保持層に隣接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に隣接 して形成された制御ゲートとを備える不揮発性半導体記憶素子にお 、て、前記電荷 保持層が、浮遊ゲートとして機能する粒子径 5nm以下で一種以上の単元素物質ま たは化合物力もなる良導体の超微粒子を、不揮発性半導体記憶素子当たり 1個含有 する力または前記電荷保持層の平方センチメートル当たり 10+12〜10+14個の密度で 独立分散して複数個含有する母相絶縁体から成り、前記母相絶縁体が非晶質であ つてその電子親和力が 1. OeV以下であり、かつ前記良導体の超微粒子の仕事関数 が 4. 2eV以上であることを特徴とする不揮発性半導体記憶素子。
[0026] この構成により、超微粒子の分散の密度、粒子径などの適正化がなされ素子の歩 留りが向上するとともに、超微粒子および母相絶縁体を構成する材料の選択により超 微粒子に捕獲された電荷に対するエネルギー障壁の高さの適正化をはカゝることがで き、従来の素子よりも室温および高温での環境下における電荷保持能力を向上させ ることができる。あるいはこのエネルギー障壁の適正化により室温および高温での環 境下における電荷保持特性を従来の素子と同程度に保ちつつトンネル絶縁膜およ びゲート絶縁膜の物理的厚さを薄くすることが可能であることから、データの書き込み および消去動作の高速化、ならびに素子の微細化、高集積化を実現した不揮発性 半導体記憶素子を得ることができる。
[0027] 2.前記超微粒子の仕事関数と前記半導体基板の仕事関数との差が 0. 5eV以下で ある上記 1に記載の不揮発性半導体記憶素子。
[0028] 3.前記超微粒子の仕事関数と前記制御ゲートの仕事関数との差が 0. 5eV以下で ある上記 1または 2に記載の不揮発性半導体記憶素子。
[0029] 4.前記超微粒子の隣接する相互の外殻間隔距離が l〜5nmである上記 1、 2または 3に記載の不揮発性半導体記憶素子。
なお、ここでいう外殻とは、超微粒子表面、または別の表現をすれば超微粒子と母 相絶縁層との界面をさす。また外殻間隔距離とは、超微粒子の表面とその超微粒子 に最隣接する超微粒子の表面の間の最短距離を意味する。
[0030] 5.前記超微粒子の融点が 1400°C以上である上記 1から 4のいずれかに記載の不揮 発性半導体記憶素子。
[0031] 6.前記超微粒子を構成する原子の前記半導体基板におけるイオン化エネルギー準 位と、前記半導体基板の禁制帯の中心準位の差の絶対値が、 0. leV以上である上 記 1から 5のいずれかに記載の不揮発性半導体記憶素子。
[0032] 7.前記超微粒子が W、 Mo、 Ti、 Pt、 Pd、 Ni、 Ta、 Cr、 Os、 Nb、 Ru、 Rhの元素群 のうち少なくとも 1種類力 なる単体または化合物である上記 1から 6のいずれかに記 載の不揮発性半導体記憶素子。
この構成により、半導体基板として Si単結晶が用いられた場合における、上記 5 および 6の物性的条件をすベて満たす超微粒子を得ることができ、電荷保持特性に 優れ、製造プロセス時や使用時の高温環境下においても超微粒子の溶解や拡散な どが生じず、また超微粒子を構成する原子が半導体基板に拡散した場合にキャリア の再結合中心とならず素子の動作特性が安定している素子を得ることができる。
[0033] 8.前記電荷保持層を構成する母相絶縁体が、酸化物、炭化物、窒化物、硼化物、 珪ィ匕物およびフッ化物力 なる群力 選ばれる 1種以上の化合物力 なる上記 1から 7の 、ずれかに記載の不揮発性半導体記憶素子。
[0034] 9.前記電荷保持層を構成する前記超微粒子が前記母相絶縁体内において 2次元 的または 3次元的に分散している上記 1から 8のいずれかに記載の不揮発性半導体 記憶素子。
[0035] 10.上記 9に記載の、母相絶縁体中に超微粒子が 2次元的または 3次元的に分散さ れた電荷保持層を有する不揮発性半導体記憶素子の製造方法にぉ 、て、前記電荷 保持層は超微粒子および母相絶縁体を構成するそれぞれの材料を物理的蒸着法を 用いて自己組織的に形成することを特徴とする不揮発性半導体記憶素子の製造方 法。
[0036] 11.前記物理的蒸着法はスパッタリング法である上記 10に記載の不揮発性半導体記 憶素子の製造方法。 [0037] 12.半導体基板表面に形成されたソース領域およびドレイン領域と、前記ソース領域 および前記ドレイン領域を繋ぐように、または前記ソース領域および前記ドレイン領域 に挟まれるように形成されたチャネル形成領域と、前記チャネル形成領域に接して形 成されたトンネル絶縁膜と、前記トンネル絶縁膜に隣接して形成された電荷保持層と 、前記電荷保持層に隣接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に隣接 して形成された制御ゲートとを備える不揮発性半導体記憶素子にお 、て、前記電荷 保持層が、浮遊ゲートとして機能する粒子径 5nm以下で一種以上の単元素物質ま たは化合物力 なる半導体または絶縁体の超微粒子を、不揮発性半導体記憶素子 当たり 1個含有する力または前記電荷保持層の平方センチメートル当たり 10+ 12〜10 +14個の密度で独立分散して複数個含有する母相絶縁体カゝら成り、前記母相絶縁体 が非晶質であってその電子親和力が 1. OeV以下であり、かつ前記超微粒子の電子 親和力が 4. 2eV以上であることを特徴とする不揮発性半導体記憶素子。
[0038] この構成により、超微粒子の分散の密度、粒子径などの適正化がなされ素子の歩 留りが向上するとともに、超微粒子および母相絶縁体を構成する材料の選択により超 微粒子に捕獲された電荷に対するエネルギー障壁の高さの適正化をはカゝることがで き、従来の素子よりも室温および高温での環境下における電荷保持能力を向上させ ることができる。あるいはこのエネルギー障壁の適正化により室温および高温での環 境下における電荷保持特性を従来の素子と同程度に保ちつつトンネル絶縁膜およ びゲート絶縁膜の物理的厚さを薄くすることが可能であることから、データの書き込み および消去動作の高速化、ならびに素子の微細化、高集積化を実現する不揮発性 半導体記憶素子を得ることができる。さらには、超微粒子の材料の選択範囲が良導 体のみでなく半導体および絶縁体を含めた範囲まで広くできる。
[0039] 13.前記超微粒子の仕事関数と前記半導体基板の仕事関数との差が 0. 5eV以下で ある上記 12に記載の不揮発性半導体記憶素子。
この構成により、上記 2または 13に係る発明を実施した場合に得られる効果、すな わち素子の歩留りや、室温および高温での環境下における電荷保持特性の向上の 効果に加え、超微粒子と半導体基板の仕事関数の差を 0. 5eV以下とさらに限定す ることにより、書き込み動作以前に半導体基板力 超微粒子へ電荷が自発的に流入 することを防止し、実効的なエネルギー障壁の低下を抑制できる。
[0040] 14.前記超微粒子の仕事関数と前記制御ゲートの仕事関数との差が 0. 5eV以下で ある上記 12または 13に記載の不揮発性半導体記憶素子。
この構成により、上記 3または 14に係る発明を実施した場合に得られる効果、すな わち素子の歩留りや、室温および高温での環境下における電荷保持特性の向上の 効果に加え、超微粒子と制御ゲートとの仕事関数の差を 0. 5eV以下とさらに限定す ることにより、書き込み動作以前に制御ゲートから超微粒子へ電荷が自発的に流入 することを防止し、実効的なエネルギー障壁の低下を抑制することができる。
[0041] 15.前記超微粒子の隣接する相互の外殻間隔距離が l〜5nmである上記 12、 13ま たは 14に記載の不揮発性半導体記憶素子。
この構成により、上記 4または 15に係る発明を実施した場合、超微粒子間の距離を 適正化し、ゆえに隣接超微粒子間での絶縁性を高めることができ、隣接超微粒子間 の電荷の移動を抑制できる。このことにより、前記の効果、すなわち室温および高温 での環境下における電荷保持能力の向上、高速動作化、高集積化に加え、データ の書き換えおよび多値動作の信頼性の向上を実現する不揮発性半導体記憶素子を 得ることができる。
[0042] 16.前記超微粒子の融点が 1400°C以上である上記 12から 15のいずれかに記載の 不揮発性半導体記憶素子。
この構成により、上記 5または 16に係る発明を実施した場合、素子の製造プロセス 時または使用時の高温環境下においても、超微粒子の溶解を防ぎ、また超微粒子を 構成する原子の拡散散逸を抑制することができる。このことにより、素子の歩留りの向 上、室温および高温環境下における動作の安定化などを実現する不揮発性半導体 記憶素子を得ることができる。
[0043] 17.前記超微粒子を構成する原子の前記半導体基板におけるイオン化エネルギーと 、前記半導体基板の禁制帯の中心準位のエネルギーとの差の絶対値力 0. leV以 上である上記 12から 16のいずれかにに記載の不揮発性半導体記憶素子。
この構成により、上記 6または 17に係る発明を実施した場合、超微粒子を構成する 原子が半導体基板へ拡散しキャリアの再結合中心として不純物準位を形成した場合 においても、キャリアの捕獲確率が低くキャリア密度への影響を抑制することができる 。このことにより、素子の歩留りの向上、室温および高温環境下における動作の安定 化を実現する不揮発性半導体記憶素子を得ることができる。
[0044] 18.前記電荷保持層を構成する母相絶縁体が、酸化物、炭化物、窒化物、硼化物、 珪ィ匕物およびフッ化物力もなる群力も選ばれる 1種以上の化合物力もなる上記 12か ら 17のいずれかに記載の不揮発性半導体記憶素子。
この構成により、上記 8または 18に係る発明を実施した場合、前記母相絶縁体の材 料として、酸化物、炭化物、窒化物、硼化物、珪ィ匕物およびフッ化物力 なる群から 選ぶことが可能となり、エネルギー障壁が高く絶縁性が高いこと、および十分な耐熱 性を有するなどの点において優れた不揮発性半導体記憶素子を実現できる。
[0045] 19.前記電荷保持層を構成する前記超微粒子が前記母相絶縁体内において 2次元 的または 3次元的に分散している上記 12から 18のいずれかに記載の不揮発性半導 体記憶素子。
この構成により、上記 9または 19を実施した場合、超微粒子の分散が 2次元的であ るときには、電荷保持層の厚さが薄くなることから、半導体基板と制御ゲート電極との 間での容量結合を強め、その結果 MOSFET (金属一酸化物一半導体 電界効果ト ランジスタ）におけるショートチャネル効果を抑制できる。また、分散が 3次元的である ときには、保持電荷の分布中心と半導体基板との距離の制御を行うことによる多値動 作が可能となり、あるいは超微粒子の量子化効果による電荷の閉じ込めが可能となる 。これら前記特徴を有する不揮発性半導体記憶素子を実現できる。
[0046] 20.上記 19に記載の、母相絶縁体中に超微粒子が 2次元的または 3次元的に分散さ れた電荷保持層を有する不揮発性半導体記憶素子の製造方法にぉ 、て、前記電荷 保持層は超微粒子および母相絶縁体を構成するそれぞれの材料を物理的蒸着法を 用いて自己組織的に形成することを特徴とする不揮発性半導体記憶素子の製造方 法。
この構成により、上記 10または 20に係る発明を実施した場合、物理蒸着法は、母 相絶縁体と超微粒子が自己組織的に相分離を起こしやすい熱力学的状況を実現で きることなどの特徴を有するため、前記特徴をもつ不揮発性半導体記憶素子の電荷 保持層の形成に好適であり、前記特徴を有する不揮発性半導体記憶素子を実現で きる。
[0047] 21.前記物理的蒸着法はスパッタリング法である上記 20に記載の不揮発性半導体記 憶素子の製造方法。
この構成により、上記 11または 21を実施した場合、スパッタリング法は、物理蒸着 法のなかでも特に下地基板との密着性に優れ、また膜を構成して 、る原子が強く結 合した緻密な膜を形成できること、成膜材料を幅広く選択できること、量産性に優れ 安価に製造できること、などの特徴を有するため、前記特徴をもつ不揮発性半導体 記憶素子の電荷保持層を好適に形成可能な不揮発性半導体記憶素子を実現でき る。
図面の簡単な説明
[0048] [図 1]図 1は、本発明の不揮発性半導体記憶素子の電荷保持特性を説明するェネル ギーレベルの概略図であり、（A)は超微粒子が Siの場合、（B)は超微粒子が金属の 場合である。
[図 2]図 2は、実施例 1における本発明の不揮発性半導体記憶素子を示す断面概略 図である。
[図 3]図 3は、実施例 2における本発明の不揮発性半導体記憶素子を示す断面概略 図である。
[図 4]図 4は、従来の MONOSメモリの一例を示す断面概略図である。
[図 5]図 5は、従来の Si超微粒子を含む半導体記憶素子の一例を示す断面概略図で ある。
[図 6]図 6は、浮遊ゲートとして Si、 Wおよび Coを用いた場合の、各材料の浮遊ゲート に保持された電子がポテンシャル障壁である SiO膜を通ってトンネルする確率を理
2
論的に計算した結果を示す図である。
発明を実施するための最良の形態
[0049] 本発明の不揮発性半導体記憶素子の一例の概略的断面図を図 2に示す。図 2に おいて、 1は p型半導体基板、 2はトンネル絶縁膜、 3は電荷保持層であり、浮遊ゲー トとして作用する金属超微粒子 3a2が母相絶縁体 3b中に分散した状態で含まれる。 4はゲート絶縁膜、 5は制御ゲートである。また、 6はソース領域、 7はドレイン領域を 示したものである。
[0050] p型半導体基板 1は、基板全体が半導体であっても、あるいは SOI基板のような絶 縁体上に半導体層が形成されたものであってもよ！ヽ。トンネル絶縁膜 2は p型半導体 基板 1と界面接合性が比較的よいシリコン酸ィ匕膜、または制御ゲート電圧による半導 体基板との容量結合性を高める目的力 誘電率の高い物質、例えば SiO N (0≤x x y く 2、 0<y≤4Z3。さらに x、 yが 2x+ 3y =4を満たすことがより好ましい）系材料や HfOなど高誘電材料が好適に使用できる。
2
[0051] また浮遊ゲート材料や制御ゲートとして重金属を用いた場合にその重金属元素がト ンネル絶縁膜を通して半導体基板側へ拡散し MOSFETのしきい値電圧を変化させ ることなどを防ぎたい。この理由から、金属元素の半導体基板側への拡散防止を目 的として SiN (0<x≤4Z3)などの窒素化合物系絶縁膜や HfOや LaOなど非 Si
2
系酸ィ匕物を用いることも望まし 、。
[0052] またデータの書き込み Z消去動作を高速に行わせるため、トンネル絶縁膜の膜厚 はできるだけ薄くすることがよぐ 8nm以下が好ましい。さらに 5nm以下とすることが 高速化のため極めて好まし 、。
[0053] 電荷保持層 3を構成する金属超微粒子 3a2は、トンネル絶縁膜 2の絶縁破壊による 蓄積電荷の損失の影響をできるだけ少なく抑えるため、また超微粒子への蓄積電荷 の有無によるしきい値電圧のシフト量（Δν 、メモリウィンドウとも言う）の各素子間の ばらつきを抑えるため、超微粒子は高密度に多数分散し、具体的には不揮発性半導 体記憶素子当たり 1個含有するか、または 10+12〜10+14Zcm2の密度で存在するこ とが好ましい。かつ同時に、隣接する超微粒子の絶縁性を高めるため超微粒子の外 殻間隔は広いことがよぐ具体的には lnm以上離れていることが好ましい。しかし間 隔があまり広い場合には高密度分散が得られないため、 5nmを外殻間隔距離の上 限とするのがよい。また、超微粒子の高密度分散と隣接粒子間の絶縁性を両立させ るため、超微粒子の大きさは 5nm以下、より好ましくは 3nm以下が望ましい。なお、こ こでの超微粒子の大きさは平均値であり、この平均値は、粒子径分布のうち大きい方 および小さ 、方力もそれぞれ 10%ずつの超微粒子を除 、たときの算術平均を 、うも のとする。
[0054] 電荷保持層 3を構成する材料は、基本的には、電荷保持層 3中の金属超微粒子 3a 2をなす材料と、母相絶縁体 3bを得るための材料が、成膜時に相分離を起こす組み 合わせの材料を選択するものとする。
[0055] 超微粒子分散相の材料としては、金属、半導体および絶縁体の!/、ずれからも選択 できるが、高い電荷保持能力を得るという観点から、仕事関数または電子親和力の できるだけ大きい物質が好適であり、したがって、図 2の 3a2に示されるように金属を 用いることが好ましい。理論的には、図 6に示されるように、電子を捕獲している超微 粒子カゝらその周囲にある絶縁体をすり抜ける際のトンネル確率が、超微粒子を構成 する材料によって異なり、その材料の仕事関数または電子親和力が大きいほどトンネ ル確率は低くなる、ということから説明される。
[0056] また、この浮遊ゲートに用いる材料の仕事関数の違いは、素子の高温環境下での 電荷保持能力にも影響を与える。ここで、高温環境とは、 40°C程度から、上限温度が 250°Cないし 300°C程度までの温度領域の環境をいう。高温環境下においては、室 温環境下に比べ保持電荷が有する熱的エネルギー（この熱的エネルギーは kTに比 例した値をとる。ここで kはボルツマン定数、 Tは絶対温度）が高いため、実効的には ポテンシャル障壁が低下する。さらには、浮遊ゲートを取り囲む絶縁体のエネルギー バンドギャップに比較的強 、温度依存性がある。絶縁体として最も頻繁に使われる Si Oなどでは、温度の上昇によりバンドギャップが小さくなる傾向があり、温度上昇に伴
2
うギャップ縮小の影響が無視できな 、ほど大き 、。
[0057] 保持電荷が有する熱エネルギー、温度上昇に伴うギャップ縮小等の影響により、高 温環境下でのポテンシャル障壁は室温環境下でのそれに比べ無視できないほど低 下し、それが高温での電荷保持能力を劣化させる要因になっている。このとき、浮遊 ゲートに仕事関数の大きな金属を用いることにより、高温環境下で実効的に低下した ポテンシャル障壁を十分補うことが可能となり、高温環境ィ匕においても浮遊ゲートに S iを用いた場合に比べてトンネル確率を低く抑えることができる。
[0058] このことから、浮遊ゲートに高い仕事関数の材料を用いることは、仕事関数の低い 材料または Siのように温度上昇に伴 、ポテンシャル障壁が実質的に低下する半導体 を用いるよりも高温環境下での電荷保持能力を高くすることができる。具体的には、 金属材料については仕事関数が 4. 2eV以上の材料力 半導体および絶縁体材料 につ 、ては電子親和力が 4. 2eV以上である材料がよ!、。
[0059] さらに超微粒子分散相の材料としては、書き込み動作以前に超微粒子に電荷が流 入することを抑制しポテンシャル障壁の実効的な高さを高め、高い電荷保持能力を 得ると 、う観点から、半導体基板または制御ゲート電極の仕事関数にできるだけ近 、 物質が好適である。具体的には、超微粒子分散相の材料と半導体基板の材料との 仕事関数の差の絶対値が、または超微粒子分散相の材料と制御ゲートの材料との 仕事関数の差の絶対値が、 0. 5eV以下である材料であることが好適であり、さらには 0. leV以下であることがより好ましい。
[0060] これは以下の理由によるものである。異なる仕事関数の材料を接合し熱平衡状態 に達すると、各材料間で、互いのフェルミ準位が一致するように、一方の材料から他 の材料に電子の移動が生じる。そのため、例えば超微粒子の仕事関数が過度に高 い場合には、半導体基板または制御ゲートから超微粒子に電子を移動させる作用が 強く働き、超微粒子に電子を注入する動作以前に、超微粒子に自発的に電子が注 入された状態となる。この状態力もデータの書き込みのために電子を注入しょうとする と、超微粒子には 2つ目またはそれ以降の電子が注入されることになる。以下では説 明の都合上、上記の書き込み動作以前に自発的に注入された電子を「熱平衡電子」 、その後書き込み動作により注入される電子を「注入電子」とする。
[0061] このとき、この注入電子は熱平衡電子による前記クーロンブロッケードを受けるため 、 Δ Ε =e2Z(2C)の静電エネルギー分だけ超微粒子に注入されに《なる。また注
C
入電子は前記 Δ Εだけ高いエネルギーを有することから、この注入電子からみたポ c
テンシャル障壁の高さはこの Δ Εだけ低くなつてしまう。書き込みおよび消去の動作
C
により人為的に操作され、記憶情報の担い手としての働きを有するのは主としてこの 注入電子であるから、実効的なポテンシャル障壁が低下することと等価である。
[0062] さらには、超微粒子の大きさはナノメートルオーダーであることから超微粒子に捕獲 された電子がとりうるエネルギー準位は量子化されている。熱平衡電子によって下方 のエネルギー準位が占められ、注入電子は Δ Eだけ高 、エネルギー準位に捕獲さ れるとすると、電子が注入されるには熱平衡電子のエネルギー準位からさらに Δ Ε
Q
だけ高!、エネルギーを必要とし、捕獲後の注入電子から見たポテンシャル障壁の高 さは前記のクーロンブロッケードの場合と同様、 Δ Εだけ低くなつてしまう。
Q
[0063] 実際には、これらクーロンブロッケード効果と量子化効果の 2つが共存するため、注 入電子からみたポテンシャル障壁の高さは、これら 2つの効果の相互作用を無視す ると単純にはこれらの和すなわち Δ Ε + Δ Εだけ低下する。この実効的な障壁の低
C Q
下は 1つ目の電子が超微粒子に予め注入されることにより生じることから、熱平衡電 子の自発的な注入を抑制することが重要であり、そのためには超微粒子の仕事関数 を半導体基板または制御ゲート電極の仕事関数に近 、ことが好まし 、。
[0064] また本発明の不揮発性半導体記憶素子の製造プロセスにおいて、電荷保持層が 高温処理を受ける場合、加熱による超微粒子の凝集を抑制するためにより超微粒子 の融点が高いことがよぐ具体的には融点が 1400°C以上であることが好ましい。
[0065] さら〖こは、超微粒子の構成元素が拡散し、半導体基板に到達した場合、元素によ つては半導体基板内で不純物準位を形成する。基板が間接遷移型半導体である場 合、これが再結合中心となってキャリアのライフタイムを減少させ、ひいては MOSFE Tの ON電流やしき 、値電圧に影響を与える。この不純物準位が半導体基板の禁制 帯の中心準位 (ギャップセンター）に近いほど再結合確率は高くなるため、ギャップセ ンターに近い不純物準位を形成する元素は超微粒子を構成する元素としては好まし くない。一方、不純物準位がギャップセンター力 離れるほど再結合確率は指数関 数的に急激に減少するため、ギャップセンター力 ある程度離れた準位であればたと え不純物準位を形成した場合でも MOSFETの動作への影響は小さくなる。したがつ て、超微粒子を構成する元素は、半導体基板のギャップセンター力 0. leV以上（ 上限は特に限定されないが、例えば半導体基板が Siの場合 0. 56eV程度であり、こ の値は半導体基板の材質に依存する）離れた準位に不純物準位を形成する元素が 好ましい。
[0066] 超微粒子の材料は、以上の観点、すなわち仕事関数、融点、不純物準位を考慮し て選択することが好ましい。半導体基板が Siである場合には、金属の超微粒子として は、 W、 Mo、 Ti、 Pt、 Pd、 Ni、 Ta、 Cr等が好適であるが、 Os、 Re、 Nb、 Ru、 Rhでも よい。
[0067] 元素半導体の超微粒子としては、 Seおよび Teのうち少なくとも 1種であることが好ま しい。また、 Seおよび Teのうち少なくとも 1種の半導体に P、 As、 Sb、 B、 Al、 Ga、 In および Cuのうち少なくとも 1種の元素を不純物として含むものでもよい。
[0068] 化合物半導体または絶縁体の超微粒子としては、 InAs、 InGaAs, InGaNAs, In AlAsゝ InAsPゝ InGaAsPゝ InSb、 InGaSb、 InAlSb、 InGaAsSbゝ SiC、 Cu 0、 Z
2 nO、 CdO、 BaO、 PbO、 NiO、 In O、 Sb O、 SnO、 Ag 0、 AgO、 RuO、 V Ga
2 3 2 3 2 2 2 3
、 Nb Sr Nb Al、 Nb Ga、 Nb Ge、 NbTi、 NbMo S、 ZnS、 CdS、 HgS、 PbS、
3 3 3 3 6 8
Sb S、： Bi S、 ZnSe、 CdSe、 HgSe、 SnSe、 PbSe、 In Se、 Sb Se、 BiSe、 Zn
2 3 2 3 2 3 2 3 3
Te、 CdTe、 HgTe、 SnTe、 PbTe、 In Te、： Bi Te、 BN、 GaN、 InN、 TiN、 BP、
2 3 2 3
A1P、 GaPゝ InPゝ Zn P、 Cd P、 ZnP、 CdP、 AlAsゝ GaAsゝ Zn As、 Cd As、
3 2 3 2 2 2 3 2 3 2
ZnAs、 CdAs、 AlSb、 GaSb、 ZnSb、 CdSb、 Si Nのうち少なくとも 1種のィ匕合物
2 2 3 4
であることが好ましい。
[0069] また、これらの物質群の中で In O、 Sb O、 SnO、 ZnO、 GaAsのうち少なくとも 1
2 3 2 3 2
種の化合物に Sn、 Sb、 Ga、 Al、 Inのうち少なくとも 1種の元素を不純物として含むも のでもよい。
[0070] 一方、母相絶縁体の材料としては、半導体および絶縁体のいずれからも選択できる 1S 電荷保持特性をよくする目的のためにその電子親和力ができるだけ小さい材料 、具体的には 1. OeV以下である材料であることが好ましい。かつ、半導体プロセスに おける熱処理においても安定とする目的のために高融点物質を選択することがより 好ましぐ具体的には 1400°C以上であることがよい。
[0071] また同時に、非晶質を形成する材料であることがより好ましい。これは、超微粒子に トラップされた電子が母相絶縁体中をトンネル伝導によりリークする際に、母相絶縁 体が結晶質よりも非晶質である方が、トンネル電子が母相絶縁体構成原子に散乱さ れる確率が高くなるためである。この結果、電子のトンネル伝導による実効的なリーク 量は低下することが期待される。母相絶縁体を非晶質とするために超微粒子分散膜 の成膜方法としてスパッタリング法など物理的蒸着法を用いることは非常に好まし 、。 スパッタリング法をはじめとする物理的蒸着法は比較的低温でも成膜が可能であるこ とから、非晶質を得やすいためである。
[0072] 電荷保持層中の母相絶縁体の材料の例としては、シリカ、アルミナ、チタ二了、ムラ イト、コーディエライト、スピネル、ゼォライト、フォルステライト、マグネシアなどの酸ィ匕 物、また炭化硼素 (B C)などの炭化物、窒化ケィ素ゃ窒化ホウ素、窒化アルミニウム
4
などの窒化物、フッ化マグネシウム、フッ化アルミニウムなどのフッ化物力も選ばれる 少なくとも 1種の化合物が挙げられる。
[0073] 電荷保持層の電荷保持力の向上のため、電荷保持層内に分散する超微粒子の配 列を 2段以上すなわち 3次元的な多重積層構造にすることも有効である。多重積層 構造についてより具体的には、超微粒子が半導体基板表面に平行な平面上に並び 、これを 1層とし、薄い絶縁層を挟んで再度同様な平面配列が繰返される構造をさす 。このような超微粒子の多層構造により電荷保持特性が向上する理由は次のことから 説明される。ここで、配列構造として超微粒子層が 2層積層している状態を想定し、 半導体基板に近い方力 第 1層目、第 2層目と定義する。電荷が第 1層目および第 2 層目の両方に蓄積されている状態において、第 2層目の電子が半導体基板へ逃げ ようとする場合、そのリーク経路途中に存在する第 1層目の電子が形成する静電ポテ ンシャルにより、第 2層目の電子の基板側へのリークは阻害され、その結果電荷保持 特性は単層配列の場合よりも向上する。
[0074] この、荷電粒子が形成する静電ポテンシャルによってその周囲に存在し同一電荷 符号をもつ荷電粒子の動きが阻害される効果はクーロンブロッケード効果と呼ばれる
。この効果を式を用いて表現すると、 Δ Ε =e2Z (2C)となる。ここで Δ Εは静電ポ
c c
テンシャルの上昇分すなわちクーロンブロッケードによるエネルギー障壁の高さであ り、 eは電子の電荷量、 Cは電荷移動の対象となるトンネル接合容量である。
[0075] クーロンブロッケード効果を室温で発現させるためには、この静電ポテンシャルエネ ルギ一の上昇分 Δ Εが室温の熱エネルギー、 kTより大きいことが必要条件となる。
C r
ここで、 kはボルツマン定数、 Tは室温である。またそれに加えて不確定性原理より導 かれる条件、すなわち接合間抵抗 R力 ¾〜hZe2程度 26k Ωな 、しそれ以上であ ることが必要である。ここで、 hはプランク定数である。
[0076] このような必要条件を満たし充分なクーロンブロッケード効果を発現させるためには 、トンネル接合容量が小さいことが必要があり、これは超微粒子の大きさが小さいほど よい。
[0077] また超微粒子の大きさが小さいことは、さらに次のような効果も期待できる。超微粒 子は寸法が 5nm以下と非常に小さいためエネルギー準位は離散した分布になって いることが十分に考えられる。今、上述した 1層目と 2層目のそれぞれにあって垂直方 向に隣接する 2つの超微粒子に着目する。 2つの超微粒子の無電荷状態でのエネ ルギー準位の分布状態が互いに等しいとする。ここで、 2層目にある超微粒子のみに 電荷が注入されると、この帯電した超微粒子のエネルギー準位は 1層目にある無電 荷の超微粒子のエネルギー準位に対し高エネルギー側にシフトする。これにより、着 目している 2つの超微粒子のエネルギー準位分布の高さは相対的に異なることとなり 、 2層目の超微粒子に注入された電子が捕獲されているエネルギー準位とエネルギ 一が一致する準位が、 1層目の超微粒子には存在しない可能性が生じる。
[0078] 一致するエネルギー準位が存在しない場合、この超微粒子間でのトンネル伝導は できなくなるため、 2層目の超微粒子にある電荷は 1層目の超微粒子を経由して半導 体基板側へリークすることが抑制される。この現象は、エネルギー準位分布が連続的 であるバルタの材料では生じ得ないものである。超微粒子の寸法が十分小さぐエネ ルギー準位分布が量子化し離散した状態にある場合において発現し、このことによつ てトンネル現象による電荷の移動を抑制することが可能となる。
[0079] 以上が超微粒子の多層構造による電荷保持特性が向上する物理的理由の説明で ある。上述のクーロンブロッケード効果や量子化効果を有効に得るためには、超微粒 子一つひとつの寸法は小さいことが好ましぐ 5nm以下、さらに 3nm以下であること 力 り好ましい。またクーロンブロッケード効果を空間的に一様とするために、超微粒 子の面密度は 10+12〜： L0+14/cm2と高くすることが好ましい。
[0080] さら〖こ、トンネル接合容量を小さくかつ接合間抵抗を大きくするため、超微粒子の外 殻間隔距離、この場合は第 1層目と第 2層目の間の距離は、ある程度広いことが良く lnm以上であることが好ま 、。ただし間隔があまり大きすぎると半導体基板と制御 ゲート電極の間隔が広くなり、チャネル長が小さ!/、デバイスの場合では短チャネル効 果を引き起こすため、 5nmを外殻間隔距離の上限とするのが好ましい。 [0081] 本発明に係る電荷保持層の形成方法は、物理的成膜法による 1回のプロセスで形 成される。電荷保持相の形成方法として、 CVD法を採用することも考えられるが、 C VD法の場合は超微粒子と母相絶縁体をそれぞれ別々に形成しなければならな！/ヽた め、超微粒子の分散状態を 3次元的に多層に形成する方法が複雑であった。一方、 本発明による形成方法によれば、超微粒子と母相絶縁体が同時に形成され、超微粒 子が分散した構造が自己組織的に得られるため、非常に容易にかつ安価に形成す ることができる。このようなことから、上記のような超微粒子の多層構造の形成におい て、本発明における電荷保持層の形成方法は極めて適して!、る。
[0082] 電荷保持層の形成方法に関する上記比較において、さらに詳しくは次のように説 明される。 CVD法は、物理的成膜法に比較し、成膜時の気相圧力が高く反応原子 種および反応分子種の気相における衝突頻度が高 、こと、また気相温度および基板 表面温度が高いなどの理由により、相が分離しない単一相の膜すなわち平衡相膜が 形成されやすい。したがって、本発明の電荷保持層のような超微粒子と母相絶縁体 が分離した状態にある、すなわち非平衡状態または準平衡状態の膜を形成する場 合には化学蒸着法は適さない。さら〖こは、 CVD法に適用可能な原料ガスの種類はス パッタリング法など物理的蒸着法と比較してあまり多くなぐ特に金属膜を成膜するた めの原料ガス種は少な 、。さらには反応炉内に同時供給可能なガス種の組み合わ せの数はさらに少なぐゆえに成膜可能な材料が限られるため、このことからも化学蒸 着法は適していない。
[0083] 一方、物理的成膜法によれば、成膜に関わる反応原子、分子同士の気相での衝突 頻度が低いこと、基板温度が低いこと、などの理由から、本発明の電荷保持層のよう な非平衡状態または準平衡状態の膜が形成されやすい。
[0084] 電荷保持層を形成するための物理的蒸着法としては、スパッタリング法、熱蒸着法 、電子ビーム蒸着法、レーザーアブレーシヨン法、分子線エピタキシー法などが挙げ られる。このなかでもスパッタリング法は、成膜材料を幅広く選択できること、成膜粒子 の基板への入射エネルギーが高いため原子間結合力が高く緻密な膜を得易いこと、 下地との密着性が高い膜が得られることなどに加えて、量産性に優れており、特に好 ましい。 [0085] さらにスパッタリング法は、本発明における自己組織化にとって適切な成膜条件が 得られるため好ましい。例えば、気相圧力が十分低ぐまた温度も低くもなくかつ高く もない適当な基板温度が得られるため、基板表面上にて成膜種粒子が適度なマイグ レーシヨンを起こすことにより自己組織ィ匕を得ることができる。
[0086] 本発明における自己組織化とは、超微粒子を構成する原子群と母相絶縁体を構成 する原子群とが熱力学的相互作用などにより自発的にそれぞれ分離して配列し、そ の結果母相絶縁体相中に金属または半導体のナノスケールの超微粒子が集合、組 織化されることをさす。この自己組織ィ匕による原子配列の様態は、超微粒子構成材 料と母相絶縁体構成材料の組み合わせや存在比率、およびプラズマへの印加電力 や成膜圧力や基板温度などの成膜条件などに影響を受ける。
[0087] またスパッタリング装置としては、下地のトンネル絶縁膜に対して低ダメージであるこ とから、誘導結合型プラズマ (ICP)や電磁波結合型プラズマ (ECRプラズマ）を用い るもの、または対向ターゲット方式の装置が好ましぐおよびこれらの成膜装置におい て成膜基板に適当なバイアス電圧を与えられる機能を有する装置を用いることが、成 膜粒子の基板への入射エネルギーを制御できる点でより好ましい。
[0088] スパッタリング法によって電荷保持層を形成する場合、分散超微粒子の相を形成す る材料と、母相絶縁体の相を形成する材料を同時にスパッタする必要がある。それぞ れの相の材料を別々に用意しそれら複数のターゲットを同時にスパッタする方法、ま たは一つのターゲットに両相材料を混在させてスパッタする方法がある。後者はさら に両相材料の混合粉末を焼結させたもの、または一方の相の材料の単一相ターゲッ トに他方の相の材料のチップ片を表面に露出するように適当数埋め込んだものなど が使用できる。
[0089] また、ターゲットのスパッタリング面が成膜装置の成膜室において鉛直上向きに設 置される場合には、一方の相の材料の単一相ターゲット上に他方の相の材料のチッ プ片を適当数乗せただけのもの、または両相の混合粉末をガラスシャーレなどに敷き 詰めただけのものもターゲットとして利用できる。ただし、粉末ターゲットは成膜環境 において粉末が飛散し他の半導体製造プロセスに悪影響を及ぼす恐れがあるなど の理由により、半導体デバイスを作成する上ではあまり好ましくない。 [0090] スパッタリング法による電荷保持層の形成プロセスにおいて、ターゲット組成および 成膜条件を制御することにより、マトリックス相中に成長する分散相の平均粒子径、密 度が変化する。特に、分散相とマトリックス相の体積分率および成膜条件 (スパッタリ ング時の Arガス圧および基板温度など）によって変化することが確認されている。結 果の一例を示すと、 Co-SiO系のターゲットを用いて SiO中に Co金属超微粒子が
2 2
分散した膜を形成する場合、 Coと SiOの体積比を 50 : 50にして 0. 5Paの Arガス圧
2
で成膜した場合は Co粒子の粒径が約 2nmであるのに対して、 8Paの Arガス圧で成 膜した場合は粒径が約 5nmの Co粒子が得られた。
[0091] また、 Co— SiO系ターゲットの Coと SiOの体積比を 23 : 77にすると密度が 1 X 10
2 2
+
Figure imgf000024_0001
超微粒子の外殻間隔距離が 0. 9nmであったのに対し、体積比を 10 : 90 にすると密度が 7 X 10+12Zcm2、外殻間隔は 1. 8nmとなった。このように、ターゲッ トの組成比を調節することにより超微粒子の密度と外殻間隔距離を制御することが可 能である。
[0092] ゲート絶縁膜 4は、データの書き込みおよび消去動作を高速に行うこと、あるいは制 御ゲート電圧による p型半導体基板 1の表面付近の電界分布の制御性を高めるため 、次の条件を満たすことがよい。すなわち、制御ゲート電極 5と p型半導体基板 1との 容量結合、および制御ゲート電極 5と浮遊ゲートすなわち金属超微粒子 3a2との容 量結合が高くなるようにその膜厚や材料を決定することがよぐ物理的な厚さを薄くし 、また誘電率の高い物質を選択することが好ましい。具体的には、厚さは 10nm以下 、物質としては SiOの他、前記 SiO N系材料、または SiOと SiO N (0≤x< 2、 0
2 x y 2 x y
<y≤4/30さらに x、 yが 2x+ 3y =4を満たすことがより好ましい)の積層膜などを好 適に用いることができる。
[0093] 仕事関数または電子親和力が 4. 2eV以上である材料を粒子径 5nm以下の超微 粒子とし、さらにその超微粒子を電子親和力 1. OeV以下の非晶質絶縁体中に高密 度に分散させた薄膜を用いた、本発明の不揮発性半導体記憶素子の電荷保持層は 、多くの電荷を独立分散して保持でき、室温および高温での環境下における電子を 保持する能力が高い。この高い電荷保持能力により、トンネル絶縁膜、および電荷保 持層と制御ゲート電極の間に挿入されるゲート絶縁膜の厚さを薄くすることが可能と なる。これは書き込み、消去の各動作速度を高めること、駆動電圧を低減させること、 および素子の微細化、高集積ィ匕を行う上で非常に有利である。
[0094] さらには、半導体基板または制御ゲート電極との仕事関数の差が 0. 5eV以下であ る仕事関数を有する材料を粒子径 5nm以下の超微粒子とし、さらにその超微粒子を 電子親和力 1. OeV以下の非晶質絶縁体中に高密度に分散させた薄膜を用いた、 本発明の不揮発性半導体記憶素子の電荷保持層は、多くの電荷を独立分散して保 持でき、かつエネルギー障壁の実効値の低下を抑制できるため、室温および高温で の環境下における電子を保持する能力が極めて高い。この高い電荷保持能力により 、トンネル絶縁膜、および電荷保持層と制御ゲート電極の間に挿入される絶縁膜の 厚さを薄くすることが可能となる。これは書き込み、消去の各動作速度を高めること、 駆動電圧を低減させること、および素子の微細化、高集積ィヒを行う上で非常に有利 である。
[0095] カ卩えて、電荷保持層内で隣接する超微粒子の外殻間隔距離が lnm以上 5nm以 下となるように超微粒子を分散させることにより、保持された電荷の隣接超微粒子間 移動を抑制することができる。これは、素子の特性として特に書き換え耐性を高めるこ とおよび多値動作を安定に行う上で非常に有利である。さらに、上述の高い電荷保 持特性によっても、電荷保持層内にて隣接する超微粒子間での電荷の移動が抑制 されるため、書き換え特性の向上や多値動作の安定ィ匕に有効となる。
[0096] また、前記電荷保持層を形成する際にスパッタリング法を用いることにより、様々な 組成の材料を分散相およびマトリックス相に選択でき、また、成膜プロセスとして従来 力もある半導体製造プロセスに容易に組み込むことができるため、従来のプロセスを 大きく変更することなぐ再現性良く高性能の不揮発性半導体記憶素子を供給できる
[0097] 以下に実施例を述べる。
[例 1]
本例の不揮発性半導体記憶素子に関して、図 2を用いて説明する。 p型半導体基 板 1上にトンネル絶縁膜 2を形成した。このトンネル絶縁膜 2は半導体基板を 800°C で熱酸化したもので、厚さ 5nmである。 [0098] その後、金属超微粒子 3a2を含有する母相絶縁体 3bからなる電荷保持層 3を容量 結合型マグネトロンスパッタリング法により以下の要領で厚さ 5nm形成した。金属超 微粒子として 5. OeVの仕事関数を有する Co、母相絶縁体として 1. OeVの電子親和 力を有する非晶質 SiOを選択した。スパッタリングに際しては、直径 3インチ（7. 62c
2
m)の SiOターゲット上に 5mm角の Coチップを置いたターゲットを用いた。ターゲット
2
の垂直投影表面積のうち、 20%を占めるように Coチップの量を調節した。
[0099] スパッタリング装置の成膜室を 5 X 10_4Paまで排気したのちに Arガスを導入し、成 膜室のガス圧が 0. 5Paになるようにガス流量を調節した。 200Wの高周波（13. 56 MHz)電力の供給によりプラズマを発生させた。このようにして形成した Co— SiO複
2 合膜を TEM (透過型電子顕微鏡)で観察した結果、非晶質の SiOの中に平均粒子
2
径約 2nmの Co結晶の超微粒子がおよそ 8 X 1012Zcm2の面密度で分散しているこ とが確認され、外殻間隔距離は 1. 6nmと見積もられた。
[0100] Co -SiO複合膜の上にゲート絶縁膜 4として SiO膜を形成した後、制御ゲート電
2 2
' 2
積層成膜した。その後ハードマスクとして用いる SiO膜を成膜した。ポジ型のフオトレ
2
ジストをゲートエッチング用マスクとしてパターユングし、 SiOハードマスクをエツチン
2
グ後、さらに制御ゲート電極 5であるタングステンおよびタングステンナイトライド、ゲ ート絶縁膜 4、電荷保持層 3をドライエッチングした。その後、 Asのイオン注入および ァニール処理によりソース領域 6、ドレイン領域 7を形成した。保護膜を成膜後、コン タクトホールを形成し、ソース領域 6、ドレイン領域 7、制御ゲート電極 5に接触するよう に A1電極を形成した。
[0101] このようにして作成された Co— SiO系電荷保持層を有するメモリセルは、同様の方
2
法を用いて作成した Si超微粒子を有する各メモリセルと比較し電荷保持時間が極め て長ぐ測定結果の外挿により保持時間は 20年を越えることが示された。また、 1記 憶素子あたり 2ビットの情報を記憶できることが確認された。
[0102] [例 2]
本例の不揮発性半導体記憶素子に関して、図 3を用いて説明する。 p型半導体基 板 1として p型 SOI層 laを有する SOI (Silicon On Insulator)基板を用いた。メサ 加工で素子分離を行い、しきい値調節のためのホウ素（B)注入を行った。このときの p型 SOI層 laの仕事関数は 4. 95eVと見積られた。その後、 p型 SOI層 la上表面に トンネル絶縁膜 2を形成した。このトンネル絶縁膜 2は半導体基板を 800°Cで熱酸化 したもので、厚さ 3nmである。
[0103] その後、金属超微粒子 3a2を含有する母相絶縁体 3bからなる電荷保持層 3を容量 結合型マグネトロンスパッタリング法により以下の要領で厚さ 5nm形成した。金属超 微粒子の材料として 4. 7eVの仕事関数を有する Ru、母相絶縁体として負の仕事関 数を有する A1Nを選択した。この場合、 p型 SOI基板 laと Ru超微粒子 3a2との仕事 関数差は 0. 25eVである。スパッタリングに際しては、高純度 Ruおよび高純度 A1N の粉末を 10： 90Vol%の割合で混合したものを焼結させた焼結ターゲットを用いた。
[0104] スパッタリング装置の成膜室を 5 X 10_4Paまで排気したのちに Arガスを導入し、成 膜室のガス圧が 0. 5Paになるようにガス流量を調節した。 200Wの高周波（13. 56 MHz)電力の供給によりプラズマを発生させ、 Ru— A1N系電荷保持層を 3nm堆積 した。 TEMにより膜を評価したところ、 2nmの大きさで 8 X 10+12/cm2の密度を有 する Ru超微粒子が非晶質 A1N母材絶縁体中に分散して ヽることを確認した。
[0105] Ru— A1N複合膜の上にゲート絶縁膜 4として SiO膜を形成した後、制御ゲート電
2
極 5として多結晶 Siを低圧 CVD法により成膜した。その後ポジ型のフォトレジストをゲ ートエッチング用マスクとしてパター-ングし、制御ゲート電極 5である多結晶 Si、ゲ ート絶縁膜 4、電荷保持層 3をドライエッチングにより加工した。
[0106] Asイオンを低エネルギーで注入し浅い接合領域 6a、 7aを形成した後、低圧 CVD により SiO膜を成膜した。この SiO膜を異方性にエッチングすることによりサイドゥォ
2 2
ール 8を形成した。その後 Asイオンをやや深く注入しコンタクト領域 6b、 7bを形成後 、RTA (Rapid Thermal Anneal)処理によりソース領域 6、ドレイン領域 7の形成 を完成した。保護膜を成膜後、コンタクトホールを形成し、ソース領域 6、ドレイン領域 7、制御ゲート電極 5に接触するように A1電極を形成した。
[0107] このようにして作成された Ru— SiO系電荷保持層を有するメモリセルにおける、 R
2
U浮遊ゲートに注入された電子に対するポテンシャル障壁の高さを見積もったところ、 約 3. 7eVであって、 Ruの仕事関数と酸ィ匕膜の電子親和力との差にほぼ等し力つた 。このことは、電子が浮遊ゲートにあら力じめ注入されず実効的なポテンシャル障壁 高さの低下がな力つたことを示している。なおこのポテンシャル障壁の高さは、浮遊ゲ ートに注入された電子のトンネルリーク速度力も見積もった。同様の方法を用いて作 成した Si超微粒子を有する各メモリセルと比較し電荷保持時間が極めて長ぐ 250°C の環境下における電荷保持時間は測定データの外挿により 20年を越えることが示さ れた。また、 1記憶素子あたり 2ビットの情報を記憶できることが確認された。
産業上の利用可能性
[0108] 本発明における不揮発性半導体記憶素子は、従来の同種の記憶素子、例えばフ ラッシュメモリや Si超微粒子メモリに比較し室温および高温での環境下における電荷 保持特性を飛躍的に向上させる。またその結果としてトンネル絶縁膜や電荷保持層 の上方に隣接するゲート絶縁膜の薄膜ィ匕を図ることができ、このことによりデータの書 込み、消去速度を向上させ、かつ低電圧で動作できる。また素子の微細化対応にお いても、前記の従来記憶素子では実現が困難であった素子寸法への対応が可能と なる。
[0109] また、本発明による不揮発性半導体記憶素子が有する上記効果により、従来の不 揮発性半導体記憶素子では利用が困難であった用途や、技術分野への応用ができ るようになり、特に携帯端末機器における広範囲な応用、また DRAMの置換えにより ノソコン搭載メモリの不揮発化も可能になると思われる。 なお、 2004年 4月 16曰に出願された曰本特許出願 2004— 121837号、 2004年 4月 26曰〖こ出願された曰本特許出願 2004— 129840号、並び【こ 2005年 2月 27曰 に出願された曰本特許出願 2005— 30859号および曰本特許出願 2005— 30860 号の明細書、特許請求の範囲、図面および要約書の全内容をここに引用し、本発明 の開示として取り入れるものである。

Claims

請求の範囲
[1] 半導体基板表面に形成されたソース領域およびドレイン領域と、前記ソース領域お よび前記ドレイン領域を繋ぐように、または前記ソース領域および前記ドレイン領域に 挟まれるように形成されたチャネル形成領域と、前記チャネル形成領域に接して形成 されたトンネル絶縁膜と、前記トンネル絶縁膜に隣接して形成された電荷保持層と、 前記電荷保持層に隣接して形成されたゲート絶縁膜と、前記ゲート絶縁膜に隣接し て形成された制御ゲートとを備える不揮発性半導体記憶素子にお ヽて、前記電荷保 持層が、浮遊ゲートとして機能する粒子径 5nm以下で一種以上の単元素物質また は化合物力もなる良導体の超微粒子を、不揮発性半導体記憶素子当たり 1個含有 する力または前記電荷保持層の平方センチメートル当たり 10+12〜10+14個の密度で 独立分散して複数個含有する母相絶縁体から成り、前記母相絶縁体が非晶質であ つてその電子親和力が 1. OeV以下であり、かつ前記良導体の超微粒子の仕事関数 が 4. 2eV以上であることを特徴とする不揮発性半導体記憶素子。
[2] 前記超微粒子の仕事関数と前記半導体基板の仕事関数との差が 0. 5eV以下であ る請求の範囲 1に記載の不揮発性半導体記憶素子。
[3] 前記超微粒子の仕事関数と前記制御ゲートの仕事関数との差が 0. 5eV以下であ る請求の範囲 1または 2に記載の不揮発性半導体記憶素子。
[4] 前記超微粒子の隣接する相互の外殻間隔距離が l〜5nmである請求の範囲 1、 2 または 3に記載の不揮発性半導体記憶素子。
[5] 前記超微粒子の融点が 1400°C以上である請求の範囲 1から 4のいずれかに記載 の不揮発性半導体記憶素子。
[6] 前記超微粒子を構成する原子の前記半導体基板におけるイオンィ匕エネルギーと、 前記半導体基板の禁制帯の中心準位のエネルギーとの差の絶対値力 0. leV以 上である請求の範囲 1から 5のいずれかに記載の不揮発性半導体記憶素子。
[7] 前記超微粒子が W、 Mo、 Ti、 Pt、 Pd、 Ni、 Ta、 Cr、 Os、 Nb、 Ru、 Rhの元素群の うち少なくとも 1種類力 なる単体または化合物である請求の範囲 1から 6のいずれか に記載の不揮発性半導体記憶素子。
[8] 前記電荷保持層を構成する母相絶縁体が、酸化物、炭化物、窒化物、硼化物、珪 化物およびフッ化物力 なる群力 選ばれる 1種以上の化合物力 なる請求の範囲 1 力 7のいずれかに記載の不揮発性半導体記憶素子。
[9] 前記電荷保持層を構成する前記超微粒子が前記母相絶縁体内において 2次元的 または 3次元的に分散している請求の範囲 1から 8のいずれかに記載の不揮発性半 導体記憶素子。
[10] 請求の範囲 9に記載の、母相絶縁体中に超微粒子が 2次元的または 3次元的に分 散された電荷保持層を有する不揮発性半導体記憶素子の製造方法にお!ヽて、前記 電荷保持層は超微粒子および母相絶縁体を構成するそれぞれの材料を物理的蒸 着法を用いて自己組織的に形成することを特徴とする不揮発性半導体記憶素子の 製造方法。
[11] 前記物理的蒸着法はスパッタリング法である請求の範囲 10に記載の不揮発性半 導体記憶素子の製造方法。
[12] 半導体基板表面に形成されたソース領域およびドレイン領域と、前記ソース領域お よび前記ドレイン領域を繋ぐように、または前記ソース領域および前記ドレイン領域に 挟まれるように形成されたチャネル形成領域と、前記チャネル形成領域に接して形成 されたトンネル絶縁膜と、前記トンネル絶縁膜に隣接して形成された電荷保持層と、 前記電荷保持層に隣接して形成されゲート絶縁膜と、前記ゲート絶縁膜に隣接して 形成された制御ゲートとを備える不揮発性半導体記憶素子にお ヽて、前記電荷保持 層が、浮遊ゲートとして機能する粒子径 5nm以下で一種以上の単元素物質または 化合物からなる半導体または絶縁体の超微粒子を、不揮発性半導体記憶素子当た り 1個含有する力または前記電荷保持層の平方センチメートル当たり 10+12〜10+14 個の密度で独立分散して複数個含有する母相絶縁体から成り、前記母相絶縁体が 非晶質であってその電子親和力が 1. OeV以下であり、かつ前記超微粒子の電子親 和力が 4. 2eV以上であることを特徴とする不揮発性半導体記憶素子。
[13] 前記超微粒子の仕事関数と前記半導体基板の仕事関数との差が 0. 5eV以下であ る請求の範囲 12に記載の不揮発性半導体記憶素子。
[14] 前記超微粒子の仕事関数と前記制御ゲートの仕事関数との差が 0. 5eV以下であ る請求の範囲 12または 13に記載の不揮発性半導体記憶素子。
[15] 前記超微粒子の隣接する相互の外殻間隔距離が l〜5nmである請求の範囲 12、
13または 14に記載の不揮発性半導体記憶素子。
[16] 前記超微粒子の融点が 1400°C以上である請求の範囲 12から 15の 、ずれかに記 載の不揮発性半導体記憶素子。
[17] 前記超微粒子を構成する原子の前記半導体基板におけるイオンィ匕エネルギーと、 前記半導体基板の禁制帯の中心準位のエネルギーとの差の絶対値力 0. leV以 上である請求の範囲 12から 16のいずれかに記載の不揮発性半導体記憶素子。
[18] 前記電荷保持層を構成する母相絶縁体が、酸化物、炭化物、窒化物、硼化物、珪 化物およびフッ化物力 なる群力 選ばれる 1種以上の化合物力 なる請求の範囲 1
2から 17のいずれかに記載の不揮発性半導体記憶素子。
[19] 前記電荷保持層を構成する前記超微粒子が前記母相絶縁体内において 2次元的 または 3次元的に分散して 、る請求の範囲 12から 18の 、ずれかに記載の不揮発性 半導体記憶素子。
[20] 請求の範囲 19に記載の、母相絶縁体中に超微粒子が 2次元的または 3次元的に 分散された電荷保持層を有する不揮発性半導体記憶素子の製造方法にお!ヽて、前 記電荷保持層は超微粒子および母相絶縁体を構成するそれぞれの材料を物理的 蒸着法を用いて自己組織的に形成することを特徴とする不揮発性半導体記憶素子 の製造方法。
[21] 前記物理的蒸着法はスパッタリング法である請求の範囲 20に記載の不揮発性半 導体記憶素子の製造方法。
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