JP2010206008A - 不揮発性半導体メモリ - Google Patents

Abstract

【課題】トンネル絶縁膜中に挿入する微粒子層における粒径の微小化でエネルギーバリアを高くして記憶保持を改善しても、低電圧／低電界書き込み・消去時にける低いエネルギーバリアによる書き込み・消去の劣化を抑制する。
【解決手段】半導体基板１００のチャネル領域１０１上にトンネル絶縁膜１１０を介して電荷蓄積層１３０を形成した不揮発性半導体メモリであって、トンネル絶縁膜１１０中に、第１の導電性微粒子を含む第１の微粒子層１２１をチャネル側に、第１の導電性微粒子よりも平均粒径が大きい複数の第２の導電性微粒子を含む第２の微粒子層１２２を電荷蓄積層側に設け、第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ を、第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さくし、ΔＥ₁ とΔＥとの差を熱揺らぎのエネルギー（ｋ_BＴ）よりも大きくした。
【選択図】 図１

Description

本発明は、半導体基板のチャネル領域上にトンネル絶縁膜を介して電荷蓄積層を形成した不揮発性半導体メモリに係わり、特にトンネル絶縁膜中に微粒子層を有する不揮発性半導体メモリに関する。

近年、ＭＯＮＯＳ型の不揮発性半導体メモリの発展型として、トンネル酸化膜中にＳｉ微結晶等の導電性微粒子を含む微粒子層を挿入した構造の不揮発性半導体メモリが開発されている。このメモリは、クーロンブロッケイド条件を満たすＳｉ微結晶をトンネル酸化膜で挟んだ二重トンネル接合を介して、Ｓｉ表面とシリコン窒化膜（電荷蓄積層）中のトラップ準位との間でトンネル電流により電荷の入出が可能な構造となっている。

この種の半導体メモリにおいては、記憶保持時では、Ｓｉ微結晶のクーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥにより、情報電荷のトンネルが遮られるため、記憶保持特性をｅｘｐ（ΔＥ／ｋ_BＴ）に従って指数関数的に改善することができる。一方、書き込み・消去時は適当な書き込み・消去電圧がかかることにより、エネルギー障壁ΔＥの影響を受けずに情報電子がトンネルできるので、高速な書き込み・消去が可能である。

Ｓｉ微結晶の粒径を小さくすると、クーロンブロッケイド効果と量子閉じ込めによるエネルギー障壁ΔＥは大きくなるので、記憶保持特性を改善することができる。しかし、記憶保持力確保のためにＳｉ微結晶を微小化して、エネルギーバリアΔＥを上げると、書き込み・消去時に低いエネルギーバリアによる劣化が起こる。即ち、Ｓｉ微結晶の微小化を進めると、ΔＥは大きくなり指数関数的に記憶保持特性を改善できるものの、書き込み・消去において低いエネルギーバリアの現出によって、書き込み・消去速度の指数関数的劣化が現れ始める。

なお、書き込み・消去電圧を大きくすることで、上記の低いエネルギーバリアを無くすことは可能であるが、この場合は、書き込み・消去電圧の増大により素子の信頼性を失わせる結果となる。従って、低電圧高速書き込み・消去を維持しながらの記憶保持改善が十分できないという問題があった。

２００３−０７８０５０号公報

本発明の目的は、トンネル絶縁膜中に挿入する微粒子層における粒径を微小化しても低いエネルギーバリアによる書き込み・消去の劣化を防止することができ、記憶保持特性の改善と共に低電圧高速書き込み・消去を可能にする不揮発性半導体メモリを提供することにある。

本発明の一態様に係わる不揮発性半導体メモリは、半導体基板のチャネル領域上に形成された第１のトンネル絶縁膜と、前記第１のトンネル絶縁膜上に形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、前記第１の微粒子層上に形成された第２のトンネル絶縁膜と、前記第２のトンネル絶縁膜上に形成された、前記第１の導電性微粒子よりも平均粒径が小さくクーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、前記第２の微粒子層上に少なくとも第３のトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成されたゲート電極と、を具備し、前記第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ の方が、前記第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さく、ΔＥ₁ とΔＥとの差が熱揺らぎのエネルギー（ｋ_BＴ）よりも大きいことを特徴とする。

また、本発明の別の一態様に係わる不揮発性半導体メモリは、半導体基板のチャネル領域上に第１のトンネル絶縁膜を介して形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、前記第１の微粒子層上に第２のトンネル絶縁膜を介して形成された、前記第１の導電性微粒子よりも平均粒径が大きくクーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、前記第２の微粒子層上に第３のトンネル絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成されたゲート電極と、を具備し、前記第１の導電性微粒子の平均粒径ｄ₁［ｎｍ］と前記第２の導電性微粒子の平均粒径ｄ［ｎｍ］とがｄ₁ ＜２ｄの関係を満たし、前記第２の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ の方が、前記第１の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さく、ΔＥ₁ とΔＥとの差が熱揺らぎのエネルギー（ｋ_BＴ）よりも大きいことを特徴とする。

本発明によれば、トンネル絶縁膜中に挿入する微粒子層における粒径の微小化でエネルギーバリアを高くして記憶保持を改善しても、低電圧／低電界書き込み・消去時における低いエネルギーバリアによる書き込み・消去の劣化を抑制することができる。このため、記憶保持改善を成しつつ、低電圧高速書き込みを維持することができる。

第１の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図。 第１の実施形態に係わる不揮発性半導体メモリの製造工程を示す断面図。 第１の実施形態に係わる不揮発性半導体メモリのトンネル絶縁膜におけるエネルギーバンド図。 従来の不揮発性半導体メモリのトンネル絶縁膜におけるエネルギーバンド図。 第２の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図。 第２の実施形態に係わる不揮発性半導体メモリのトンネル絶縁膜におけるエネルギーバンド図。 第３の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図。 第３の実施形態に係わる不揮発性半導体メモリのトンネル絶縁膜におけるエネルギーバンド図。 第３の実施形態において、バッファＳｉナノ微結晶層の粒径を大きくした場合のトンネル膜におけるエネルギーバンド図。 第３の実施形態において、バッファ層及び最小微粒子層のみではなく、電荷蓄積層も量子ドットで構成した場合のトンネル膜におけるエネルギーバンド図。 第４の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図。 第５の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図。 第６の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図。 第６の実施形態に係わる不揮発性半導体メモリのトンネル絶縁膜におけるエネルギーバンド図。 第７の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図。 第８の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図である。なお、以下では１つのメモリの構成を示すが、このメモリをスイッチング素子等と組み合わせて複数個配置することにより、半導体記憶装置を構成することができる。

ｐ型Ｓｉ基板１００の表面部には、チャネル領域１０１を挟むようにソース／ドレイン領域１０２が形成されている。基板１００のチャネル領域１０１上には、厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）１１１を介して直径１．５ｎｍ程度のＳｉナノ微結晶からなる第１の微粒子層１２１が形成されている。

微粒子層１２１上には、厚さ１ｎｍの熱酸化膜（第２のトンネル絶縁膜）１１２を介して直径１ｎｍ程度のＳｉナノ微結晶からなる第２の微粒子層１２２が形成されている。ここで、微粒子層１２１，１２２におけるＳｉナノ微結晶は、クーロンブロッケイド条件（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）を満たす微小結晶である。

微粒子層１２２上には、厚さ１ｎｍの熱酸化膜（第３のトンネル絶縁膜）１１３を介してシリコン窒化膜からなる電荷蓄積層１３０が形成されている。電荷蓄積層１３０上には、厚さ６ｎｍのブロック絶縁膜１４０を介して厚さ２００ｎｍのｎ⁺ ポリＳｉ膜からなるゲート電極１５０が形成されている。

このように本実施形態では、トンネル絶縁膜１１０（１１１，１１２，１１３）中にクーロンブロッケイド条件を満たす２種の微結晶からなる微粒子層１２１，１２２を挟んだ３重トンネル接合を介して、Ｓｉ基板１００の表面と電荷蓄積層１３０中のトラップ準位との間でトンネルにより電子の入出可能な構造となっている。

電気蓄積層１３０中のトラップ準位への電子の注入は、ゲート電極１５０にプラスの電圧をかけることによりＳｉ基板１００に生成される反転層のキャリア電子を、Ｓｉナノ微結晶を挟んだ３重のトンネル絶縁膜１１０を介してのトンネル電流により電荷蓄積層１３０中のトラップ準位に注入することで行う。情報の読み出しは、捕捉情報電荷によるゲート電極１５０から反転層への電界の遮蔽によるドレイン電流の減少を観ることで行う。電荷蓄積層１５０からの電子の放出は、注入とは逆にゲート電極１５０にマイナスの電圧をかけることで、捕捉電子を３重トンネル絶縁膜１１０を通して電荷蓄積層１３０中のトラップ準位からＳｉ基板１００へトンネルさせることで行う。

次に、本実施形態の半導体記憶装置の製造方法について説明する。

まず、図２（ａ）に示すように、ｐ型Ｓｉ基板１００上に厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）１１１を形成し、その上にＣＶＤ装置でアモルファスシリコン（ａ−Ｓｉ）膜１２６を２ｎｍの厚さに堆積する。この状態で、熱酸化によりａ−Ｓｉ膜１２６の表面に１ｎｍの酸化膜（第２のトンネル絶縁膜）１１２を形成する。これにより、ａ−Ｓｉ膜１２６の厚さは１．５ｎｍであり、上下両側を厚さ１ｎｍの酸化膜１１１，１１２で挟まれることになる。この後、窒素雰囲気中で９５０℃の高温アニールを行うと、図２（ｂ）に示すように、ａ−Ｓｉ膜１２６はナノメートルサイズのＳｉ微小結晶からなる第１の微粒子層１２１となる。

次いで、図２（ｃ）に示すように、酸化膜１１２上にＣＶＤ装置でａ−Ｓｉ膜１２７を１．５ｎｍの厚さに堆積した後、熱酸化によりａ−Ｓｉ膜１２７の表面に１ｎｍの酸化膜（第３のトンネル絶縁膜）１１３を形成する。これにより、上側ａ−Ｓｉ膜１２７の厚さは１ｎｍであり、上下両側を厚さ１ｎｍの酸化膜１１２，１１３で挟まれることになる。この状態で、窒素雰囲気中で９５０℃の高温アニールを行うと、図２（ｄ）に示すように、ａ−Ｓｉ膜１２７はナノメートルサイズのＳｉ微小結晶からなる第２の微粒子層１２２となる。

ここで、ａ−Ｓｉ膜の膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いＳｉナノ膜厚では起こりにくい。このため、窒素アニール条件の調整により、微粒子層１２１，１２２の形成において、膜厚程度を典型的大きさとするＳｉナノ微結晶の粒径制御が可能である。膜厚によって典型的大きさが決まるので、下側の第１の微粒子層１２１のＳｉナノ微結晶の典型的な大きさは１．５ｎｍ、上側の第２の微粒子層１２２のＳｉナノ微結晶の典型的な大きさは１ｎｍとなる。

次いで、図２（ｅ）に示すように、酸化膜１１３上にＬＰＣＶＤ法で厚さ５ｎｍのシリコン窒化膜を形成することにより、電荷蓄積層１３０を形成する。続いて、ＬＰＣＶＤ法により厚さ６ｎｍの酸化膜（ブロック絶縁膜）１４０を形成し、さらにゲート電極１５０となる厚さ２００ｎｍのｎ⁺ ポリＳｉ膜１５１をＣＶＤ法で堆積する。

次いで、図示しないレジストパターンをマスクに用いてポリＳｉ膜１５１を選択エッチングすることによりゲート電極１５０を形成する。さらに、ゲート電極１５０下の各層をゲートパターンに加工する。そして、ゲート電極１５０をマスクに用いて、基板１００にリンをドーズ量１×１０¹⁵ｃｍ^-2入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールを施すことにより、ソース／ドレイン領域となるｎ⁺ 拡散層１０２を形成する。これにより、前記図１に示す構造が得られる。

本実施形態構造のメモリ素子が低電圧高速書き込みを維持しながらの記憶保持改善を可能とする理由を説明する。まず、Ｓｉナノ微結晶におけるエネルギーバリアΔＥは、粒径の小さい方が粒径の大きいものよりも大きい。従って、図３（ａ）に示すように、下側の微粒子層１２１におけるＳｉナノ微結晶のΔＥ₁ の方が上側の微粒子層１２２におけるＳｉナノ微結晶のΔＥよりも小さい。

書き込み時には、チャネルから電荷蓄積層１３０の電子トラップへの注入に際して、図３（ｂ）に示すように、より低い下側Ｓｉナノ微結晶のΔＥ₁ がバッファとして入ることで、低電圧書き込みでも低いエネルギーバリアによる障害なく高速注入可能である。一方、データ保持時においては、下側Ｓｉナノ微結晶のΔＥ₁ にある電子は、直ちによりエネルギーの低いチャネルシリコンへと向かうため、記憶保持時の情報電子リークにおけるバッファとして機能せず、記憶保持時の情報電子がチャネルと電荷蓄積層１３０との間でリークするには、上側Ｓｉナノ微結晶の高いΔＥを超える必要がある。このため、ｅｘｐ（ΔＥ／ｋ_BＴ）に従って記憶保持が改善できる。従って、上側のＳｉナノ微結晶の微小化により、指数関数的記憶保持改善を成しつつ、書き込み時のバッファ層（ΔＥ₁ ）の存在により、低電圧高速書き込みを維持できる。

ここで、従来のように微粒子層が単層の場合、Ｓｉナノ微結晶の微小化を進めると、図４（ａ）に示すように、ΔＥは大きくなり指数関数的に記憶保持改善ができる。しかし、書き込み・消去において低いエネルギーバリアの現出によって、図４（ｂ）に示すように、書き込み・消去速度において指数関数的劣化が現れ始める。即ち、書き込み・消去電圧を大きくすることで、低いエネルギーバリアを無くすことは可能であるが、書き込み・消去電圧の増大は素子の信頼性を失わせる結果となる。従って従来技術では、低電圧高速書き込み・消去を維持しながらの記憶保持改善が十分できないという問題がある。

本実施形態では、先に説明したように、微粒子層を２層にし、且つ上側微粒子層１２２よりも下側微粒子層１２１の粒子径を大きくすることにより、低いエネルギーバリアによる書き込み・消去の劣化を抑制することができ、記憶保持改善を成しつつ、低電圧高速書き込みを維持することができることになる。

なお、本実施形態においては、電荷蓄積層１３０をシリコン窒化膜として、窒化膜中のトラップを情報電子捕獲に用いているが、電荷蓄積層１３０としてｎ⁺ ポリＳｉのような、いわゆる浮遊ゲート電極を用いることも可能である。浮遊ゲート電極を用いる場合は、浮遊ゲート電極上に電極間絶縁膜を介してゲート電極を形成すればよい。この場合であっても、下側Ｓｉナノ微結晶によるバッファ層（ΔＥ₁ ）により高速低電圧書き込みを維持しながら、上側Ｓｉナノ微結晶の粒径を小さくすることで記憶保持の指数関数的改善が実現できる点は同じである。

（第２の実施形態）
図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図である。

先に説明した第１の実施形態と同様に、図５（ａ）に示すように、Ｓｉ基板２００上に厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）２１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ膜を２ｎｍの厚さに堆積し、その上に熱酸化により１ｎｍの酸化膜（第２のトンネル絶縁膜）２１２を形成する。これにより、ａ−Ｓｉ膜の厚さは１．５ｎｍであり、上下両側を厚さ１ｎｍの酸化膜２１１，２１２で挟まれることになる。この後、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ膜はナノメートルサイズのＳｉナノ微結晶からなる第１の微粒子層２２１となる。

次いで、酸化膜２１２上にＣＶＤ装置でａ−Ｓｉ膜を１．５ｎｍの厚さに堆積し、熱酸化によりａ−Ｓｉ膜の表面に１ｎｍの酸化膜（第３のトンネル絶縁膜）２１３を形成する。これにより、上側ａ−Ｓｉ膜の厚さは１ｎｍであり、上下両側を厚さ１ｎｍの酸化膜２１２，２１３で挟まれることになる。この状態で、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ膜はナノメートルサイズのＳｉナノ微結晶からなる第２の微粒子層２２２となる。ここまでは、第１の実施形態と同様である。

次いで、図５（ｂ）に示すように、酸化膜２１３上にＣＶＤ装置でａ−Ｓｉ膜を２ｎｍの厚さに堆積し、熱酸化によりａ−Ｓｉ膜の表面に１ｎｍの酸化膜（第４のトンネル絶縁膜）２１４を形成する。これにより、最上層のａ−Ｓｉ膜の厚さは１．５ｎｍであり、上下両側を厚さ１ｎｍの酸化膜２１３，２１４で挟まれることになる。この後、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ膜はナノメートルサイズのＳｉナノ微結晶からなる第３の微粒子層２２３となる。

ここで、表面エネルギーが最小になるａ−Ｓｉ膜の膜厚程度の大きさの結晶ができた後は、横方向の結晶成長は薄いＳｉ膜厚では起こりにくいので、アニール時間の調整により、膜厚程度の粒径調整が可能である。そして、膜厚によって典型的大きさが決まるので、下側の微粒子層２２１におけるＳｉナノ微結晶の典型的な大きさは１．５ｎｍ、中間の微粒子層２２２におけるＳｉナノ微結晶の典型的な大きさは１ｎｍ、最上層の微粒子層２２３におけるＳｉナノ微結晶の典型的な大きさ１．５ｎｍとなる。その後、シリコン窒化膜のＬＰＣＶＤ法で、酸化膜２１４上に厚さ５ｎｍの電荷蓄積層２３０を形成する。

次いで、図５（ｃ）に示すように、ＬＰＣＶＤ法により厚さ６ｎｍのブロック絶縁膜２４０を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ⁺ ポリＳｉ膜をＣＶＤ法で堆積した後、レジストパターンをマスクとしたエッチングによりゲート電極２５０を形成する。続いて、リンをドーズ量１×１０¹⁵ｃｍ^-2入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレイン領域となるｎ⁺ 拡散層２０２を形成することで、低電圧高速書き込み・消去を維持しながらの記憶保持改善を可能とする不揮発性半導体メモリが形成できた。

本実施形態構造のメモリ素子が低電圧高速書き込み・消去を維持しながらの記憶保持改善を可能とする理由を説明する。まず、Ｓｉナノ微結晶におけるエネルギーバリアΔＥは、粒径の小さい方が粒径の大きいものよりも大きい。従って、図６（ａ）に示すように、下側の微粒子層２２１及び最上層の微粒子層２２３におけるＳｉナノ微結晶のΔＥ₁ の方が中間の微粒子層２２２におけるＳｉナノ微結晶のΔＥよりも小さい。

書き込み・消去時には、チャネルから電荷蓄積層２３０の電子トラップへの注入に際して、第６図（ｂ）に示すように、下側Ｓｉナノ微結晶のより低いΔＥ₁ がバッファとして入ることで、低電圧書き込みでも低いエネルギーバリアによる劣化なく高速注入可能である。消去の場合も左右対称の状況を考えれば、最上層のＳｉナノ微結晶のより低いΔＥ₁ がバッファとして入ることで、低電圧消去でも低いエネルギーバリアによる劣化なく高速放出可能である。

一方、データ保持においては、下側Ｓｉナノ微結晶のΔＥ₁ にある電子は、直ちによりエネルギーの低いチャネルシリコンへと向かい、最上Ｓｉナノ微結晶のΔＥ₁ にある電子も、直ちによりエネルギーの低い電荷蓄積層２３０へ向かう。このため、何れも記憶保持時の情報電子リークにおけるバッファとして機能せず、記憶保持時の情報電子がチャネルと電荷蓄積層２３０との間でリークするには、中央Ｓｉナノ微結晶の高いΔＥを超える必要があるので、ｅｘｐ（ΔＥ／ｋ_BＴ）に従って記憶保持が改善できる。従って、中央のＳｉナノ微結晶の微小化により、指数関数的記憶保持改善を成しつつ、書き込み・消去時のバッファ層（ΔＥ₁ ）の存在により、低電圧高速書き込み・消去を維持することができる。

なお、本実施形態においては電荷蓄積層２３０をシリコン窒化膜として、窒化膜中のトラップを情報電子捕獲に用いているが、ｎ⁺ ポリＳｉのような、いわゆる浮遊ゲート電極であっても、下側Ｓｉ微結晶と最上Ｓｉ微結晶によるバッファ層（ΔＥ₁ ）により高速低電圧書き込み・消去を維持しながら、中間Ｓｉ微結晶径を小さくすることで記憶保持の指数関数的改善が実現できる点は同じである。

また、本実施形態では、最下層の微粒子層２２１と最上層の微粒子層２２３の両バッファ層は、同じ粒径とエネルギーバリアΔＥ₁ を有しているとしているが、中央の微粒子層２２２におけるＳｉナノ微結晶よりも低いエネルギーバリアであれば、互いに異なる粒径及びエネルギーバリア高であっても、高速低電圧書き込み・消去を維持する効果があることは同じである。

（第３の実施形態）
図７（ａ）〜（ｃ）は、本発明の第３の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図である。

図７（ａ）に示すように、Ｓｉ基板３００上に厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）３１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ膜を１．５ｎｍの厚さに堆積し、その上に熱酸化により厚さ１ｎｍの酸化膜（第２のトンネル絶縁膜）３１２を形成する。これにより、ａ−Ｓｉ膜の厚さは１ｎｍであり、上下両側を厚さ１ｎｍの酸化膜３１１１，３１２で挟まれることになる。この後、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ膜はナノメートルサイズのＳｉナノ微結晶からなる第１の微粒子層３２１となる。

次いで、図７（ｂ）に示すように、酸化膜３１２上にＣＶＤ装置でａ−Ｓｉ膜を２ｎｍの厚さに堆積し、熱酸化によりａ−Ｓｉ膜の表面に厚さ１ｎｍの酸化膜（第３のトンネル絶縁膜）３１３を形成する。これにより、上側ａ−Ｓｉ膜の厚さは１．５ｎｍであり、上下両側を厚さ１ｎｍの酸化膜３１２，３１３で挟まれることになる。この後、窒素雰囲気中で９５０℃の高温アニールを行うと、ａ−Ｓｉ膜はナノメートルサイズのＳｉナノ微結晶からなる第２の微粒子層３２２となる。

ここで、表面エネルギーが最小になるａ−Ｓｉ膜の膜厚程度の大きさの結晶ができた後は、横方向の結晶成長は薄いＳｉ膜厚では起こりにくいので、アニール時間の調整により、膜厚程度の粒径調整が可能である。そして、膜厚によって典型的大きさが決まるので、下側の微粒子層３２１におけるＳｉ微結晶の典型的な大きさは１ｎｍ、上側の微粒子層３２２におけるＳｉ微結晶の典型的な大きさは１．５ｎｍとなる。その後、シリコン窒化膜のＬＰＣＶＤ法で、酸化膜３１３上に５ｎｍの電荷蓄積層３３０を形成する。

次いで、図７（ｃ）に示すように、ＬＰＣＶＤ法により厚さ６ｎｍのブロック絶縁膜３４０を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ⁺ ポリＳｉ膜をＣＶＤ法で堆積し、レジストパターンをマスクとしたエッチングによりゲート電極３５０を形成する。続いて、リンをドーズ量１×１０¹⁵ｃｍ^-2入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレインとなるｎ⁺ 拡散層３０２を形成することで、低電圧高速消去を維持しながらの記憶保持改善を可能とするＭＯＮＯＳ型の不揮発性半導体メモリが形成できた。

電荷蓄積層にシリコン窒化膜に代表されるトラップ層を用いた、いわゆるＭＯＮＯＳ型メモリでは、消去が遅いという問題が広く知られている。これは、電荷蓄積層からのキャリア放出機構が、電荷蓄積層がトラップ準位の場合と電極からなる場合とで異なるためである。

本実施形態の構造により、従来技術よりも、ＭＯＮＯＳ型メモリの高速消去を実現しつつ記憶保持改善を可能とする理由を説明する。まず、Ｓｉナノ微結晶におけるエネルギーバリアΔＥは、粒径の小さい方が粒径の大きいものよりも大きい。従って、図８（ａ）に示すように、上側の微粒子層３２２におけるＳｉ微結晶のΔＥ₁ の方が下側の微粒子層３２１におけるＳｉ微結晶のΔＥよりも小さい。

図８（ｂ）に示すように、消去時には、電荷蓄積層３３０の電子トラップからチャネルへの放出に当たって、より低い上側Ｓｉ微結晶のΔＥ₁ がバッファとして入ることで、低電圧消去でも低いエネルギーバリアによる劣化なく高速注入可能である。一方、データ保持においては、上側Ｓｉナノ微結晶のΔＥ₁ にある電子は、直ちによりエネルギーの低い電荷蓄積層３３０へと向かうため、記憶保持時の情報電子リークにおけるバッファとして機能せず、記憶保持時の情報電子がチャネルと電荷蓄積層との間でリークするには、下側Ｓｉナノ微結晶の高いΔＥを超える必要がある。このため、ｅｘｐ（ΔＥ／ｋ_BＴ）に従って記憶保持が改善できる。従って、下側のＳｉナノ微結晶の微小化により、指数関数的記憶保持改善を成しつつ、消去時のバッファ層（ΔＥ₁ ）の存在により、低電圧高速消去を維持でき、従来技術よりもＭＯＮＯＳ型メモリの消去速度律速の問題をさらに解決できる。

なお、本実施形態においては電荷蓄積層３３０をシリコン窒化膜として、窒化膜中のトラップを情報電子捕獲に用いた、いわゆるＭＯＮＯＳ型メモリで特に問題となる消去律速を有効に解決できるものとしたが、電荷蓄積層３３０がｎ⁺ ポリＳｉのような、いわゆる浮遊ゲート電極であっても、最上Ｓｉナノ微結晶によるバッファ層（ΔＥ₁ ）により高速低電圧消去を維持しながら、下側Ｓｉナノ微結晶の粒径を小さくすることで記憶保持の指数関数的改善が実現できる効果があることは同じである。

また、第１〜３の実施形態においては、基板半導体としてシリコンを用いているが他の半導体であっても良い。第１〜３の実施形態においては、トンネル絶縁膜材料にシリコン酸化膜を用いているが他の絶縁体材料でも同等の効果が出せる。第１〜３の実施形態においては、電荷蓄積層にシリコン窒化膜又はｎ⁺ ポリＳｉを用いているが、他のキャリアトラップを多く含むトラップ層材料又は他の電極材料であっても良い、第１〜３の実施形態においては、ブロック絶縁膜３４０にシリコン酸化膜を用いているが、他の絶縁膜材料構造でも良い。

上記の各実施形態に見られるように本発明は、トンネル絶縁膜中のＳｉナノ微結晶の積層構造と、その粒径の違いの設計により改善効果を得るものである。本明細書では、主にＳｉナノ微結晶を含むトンネル膜について述べるが、導電性ナノ微粒子であれば他の材料でも、積層構造とその粒径の違いの設計により改善効果が得られる点は同様である。

次に、本発明の効果を発現するための、幾つかの望ましい条件を説明する。本発明は、トンネル絶縁膜中の例えばＳｉナノ微結晶のような導電性微粒子における、キャリアの閉じ込めにより形成されるエネルギー準位を経由したトンネル電流を利用している。即ち、導電性微粒子内のΔＥのエネルギー範囲内には量子力学的状態が存在しないので、記憶保持時のようにΔＥがキャリアの行き来を遮る場合は、エネルギー的にΔＥのエネルギー障壁を超えて行く以外に通り抜ける選択肢がないことを利用している。これは、導電性微粒子におけるエネルギーレベルΔＥが熱揺らぎｋ_BＴ（ｋＢはボルツマン定数、Ｔは絶対温度で、室温ではｋ_BＴは２６ｍｅＶ程度）よりも大きいことにより有効に効果発現可能となる。

ΔＥは、導電性微粒子が金属材料の場合はクーロンブロッケイドエネルギー、半導体の場合はクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。ΔＥの主要因の一つであるクーロンブロッケイドエネルギーは、導電性微粒子が球形若しくは球に近い形状であれば、粒径（直径）をｄ［ｎｍ］とすると、ほぼｑ／（２πεｄ）で与えられる。ここで、ｑは素電荷、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性微粒子の大きさｄの望ましい範囲を見積もることができる。本発明で用いられる導電性微粒子の粒径ｄは、
ｑ／（２πεｄ）＞ｋ_BＴ
つまり
ｄ＜ｄmax＝ｑ／（２πεｋ_BＴ）
を満たすことが望ましい。典型的なトンネル膜がシリコン酸化膜の場合、
ｄmax＝３０ｎｍ
である。

次に、バッファ微粒子層のエネルギーΔＥ₁ の望ましい上限（又は粒径ｄ₁ の下限）について説明する。本発明では、最小導電性微粒子のエネルギーΔＥよりも、より低いエネルギーΔＥ₁（＜ΔＥ）を持つ、粒径のより大きい導電性微粒子をバッファとすることで、高速書き込み又は高速消去を実現している。ここで、低いバッファエネルギーとして有効に機能するためには、
ΔＥ−ΔＥ₁ ＞ｋ_BＴ
つまり、熱揺らぎよりも有意な差で低い
ΔＥ₁ ＜ΔＥ−ｋ_BＴ
であることが望ましい。最小粒径をｄ、バッファの粒径をｄ₁ とすると、
ｑ／（２πεｄ）―ｑ／（２πεｄ₁ ）＞ｋ_BＴ
と表現でき、即ちバッファ粒径は、
ｄ₁ ＞ｄ／［１−ｋ_BＴ／｛ｑ／（２πεｄ）｝］＝ｄ／（１−ｄ／ｄmax）
であることが望ましい。典型的なトンネル絶縁膜がシリコン酸化膜の場合、ｄmax＝ｑ／（２πεｋ_BＴ）＝３０ｎｍより、
ｄ₁ ＞ｄ／｛１−ｄ／（３０ｎｍ）｝
であることが望ましい。

書き込み高速化の場合のバッファ層とチャネル間のトンネル絶縁膜（図１の１１１、図５の２１１）、消去高速化の場合のバッファと電荷蓄積部の間のトンネル膜（図５の２１４、図７の３１３）の厚さをＴoxとすると、前記図４（ｂ）に示す書き込み・消去時のエネルギーの壁をなくして高速化するには、ΔＥ₁／ｑＴox以上の電界がトンネル絶縁膜に加わらなければならない。バッファ層を置いたことによる電界低減（ΔＥ−ΔＥ₁）／ｑＴoxは、上記の物理学的条件
ΔＥ−ΔＥ₁ ＞ｋ_BＴ
では、厚さＴoxとして制御可能な最も薄いシリコン酸化膜厚１ｎｍ程度の場合を考えたとしても、
（ΔＥ−ΔＥ₁）／ｑＴox＞０．２６ ［ＭＶ／ｃｍ］
であるが、書き込み・消去時のトンネル膜にかかる電界はおおよそ１０ＭＶ／ｃｍ程度であるので、十分な効果を得るには十分とは言えない。よって、バッファ層ΔＥ₁ は相対的にもっと低いことが望ましい。電界低減の効果が１ＭＶ／ｃｍ（＝０．１Ｖ／ｎｍ）以上であれば１０％程度以上の効果が見込めてより望ましい。即ち、
ΔＥ／ｑＴox−ΔＥ₁ ／ｑＴox≧０．１ ［Ｖ／ｎｍ］
つまり
ΔＥ₁ ≦ΔＥ−０．１［eV/nm］×Ｔox
であることがより望ましい。粒径では
ｄ₁ ＞ｄ／［１−（０．１［eV/nm］×Ｔox）／｛ｑ／（２πεｄ）｝］
であることがより望ましい条件である。Ｔoxは、バッファ層が消去に効果がある最小微結晶層の上側にある場合、Ｔoxはバッファ層の蓄積部側のトンネル膜厚、バッファ層が書き込みに効果がある最小微結晶層の下側にある場合、Ｔoxはバッファ層のチャネル側のトンネル膜厚である。典型的なトンネル絶縁膜がシリコン酸化膜で、厚さＴoxは高速書き込み・消去の実現のため制御可能な最も薄い膜厚１ｎｍの場合を考えると、
ΔＥ₁ ≦ΔＥ−０．１ ［ｅＶ］
粒径では
ｄ₁ ＞ｄ／｛１−ｄ／（８．５ｎｍ）｝
であることがより望ましい。

さらに、電界低減の効果が２ＭＶ／ｃｍ（＝０．２Ｖ／ｎｍ）以上であれば、２０％程度以上の効果が見込めてさらに望ましい。即ち、
ΔＥ／ｑＴox−ΔＥ₁／ｑＴox≧０．２ ［Ｖ／ｎｍ］
つまり
ΔＥ₁ ≦ΔＥ−０．２［eV/nm］×Ｔox
であることがより望ましい。粒径では
ｄ₁ ＞ｄ／［１−（０．２［eV/nm］×Ｔox）／｛ｑ／（２πεｄ）｝］
であることがより望ましい条件である。典型的なトンネル絶縁膜がシリコン酸化膜で、厚さＴoxは高速書き込み・消去の実現のため制御可能な最も薄い膜厚１ｎｍの場合を考えると、
ΔＥ₁ ≦ΔＥ−０．２ ［ｅＶ］
粒径では
ｄ１＞ｄ／［１−ｄ／４ｎｍ］
であることがより望ましい。

次に、バッファ微粒子層のエネルギーΔＥ₁ の望ましい下限（又は粒径ｄ₁ の上限）について説明する。本発明では、相対的に低いエネルギーバリアΔＥ₁（＜ΔＥ）を置く。しかし、ΔＥ₁ が低すぎると十分な効果を出せないことがある。第３の実施形態（図７，図８）の消去高速化の場合を例に取る、バッファ層（上側微粒子層３２２）の粒径を大きくして、ΔＥ₁ を低くした場合の例を図９に示す。図９（ｂ）に示すように、消去時において電荷蓄積層３３０からバッファのΔＥ₁ へはエネルギー障壁は無いが、ΔＥ₁ を低くし過ぎたことにより、バッファのΔＥ₁ の方が、最小微結晶層（下側微粒子層３２１）のΔＥよりもエネルギー的に低くなり、結果としてバッファ層３２２から最小微結晶層３２１へのエネルギー障壁が生じるため、十分な消去高速化ができないことが分かる。

このようなバッファ層と最小微結晶層間に障壁ができる条件を説明する。電荷蓄積層３３０とバッファ層３２２との間のトンネル絶縁膜３１３の厚さをＴox1、バッファ層３２２と最小微結晶層３２１の間のトンネル絶縁膜３１２の厚さをＴox2 とすると、まず電荷蓄積層３３０とバッファ層３２２との間でエネルギー障壁が無くなるためには、ΔＥ₁／（ｑＴox1）以上の電界をかけなければならない。ΔＥ₁／（ｑＴox1）の電界が加わることによるバッファ層３２２と最小微結晶層３２１との間のトンネル絶縁膜３１２でのエネルギー降下は（ΔＥ₁／Ｔox1）×Ｔox2 となる。よって、
ΔＥ−（ΔＥ₁／Ｔox1）×Ｔox2 ≧ΔＥ₁
だとバッファ層から最小微結晶層へのエネルギー障壁ができる可能性があり、逆に、
ΔＥ−（ΔＥ₁／Ｔox1）×Ｔox2 ＜ΔＥ₁
であればエネルギー障壁はできない。これが、ΔＥ₁ の望ましい下限を与え、
ΔＥ₁ ＞ΔＥ／（１＋Ｔox2／Ｔox1）
が望ましい条件である。クーロンブロッケイドエネルギーから見積もられる典型的な粒径の望ましい上限は、
ｄ₁ ＜（１＋Ｔox2／Ｔox1）ｄ
となる。

上記のようにバッファ層が消去に寄与する最小微結晶層の上側の場合、Ｔox1 はバッファ層の蓄積部側トンネル膜厚、Ｔox2 はバッファ層の最小微結晶側トンネル膜厚であるが、バッファ層が書き込みに寄与する最小微結晶層の下側の場合、Ｔox1 はバッファ層のチャネル側トンネル膜厚、Ｔox2 はバッファ層の最小微結晶側トンネル膜厚とすればよい。典型的な、厚さＴox1，Ｔox2 ともに高速書き込み・消去の実現のため制御可能な最も薄い膜厚場合、つまりＴox1＝Ｔox2 の場合を考えると、
ΔＥ₁ ＞ΔＥ／２
粒径では
ｄ₁ ＜２ｄ
が望ましい範囲である。

導電性微粒子の材料がシリコン微結晶のような半導体である場合、エネルギーバリアはクーロンブロッケイドと量子閉じ込めエネルギーから決まる。図９（ｂ）に示すΔＥ₁ を低くし過ぎたことによるエネルギー障壁の現出をより確実に無くすには、クーロンブロッケイドエネルギーに加え、エネルギーバリアのもう一つの原因である量子閉じ込めエネルギーにおいても現出させないようにすれば良い。

量子閉じ込めエネルギーは粒径ｄに対し２乗に反比例して変化し、プランク乗数をｈ、有効質量をｍとしてｈ²／（８ｍｄ²）で与えられる。ΔＥ₁ を低くし過ぎたことによるエネルギー障壁の現出を無くす条件、ΔＥ₁ ＞ΔＥ／（１＋Ｔox2／Ｔox1）を量子閉じ込めエネルギーにおいても満たすには、
ｄ₁ ＜（１＋Ｔox2／Ｔox1）^1/2ｄ
となり、これがバッファ層粒径ｄ₁ のより望ましい上限を与える。

典型的な形態として、高速書込消去の実現のため制御可能な最も薄い膜厚、つまりＴox2＝Ｔox1 の場合
ｄ₁ ＜２^1/2ｄ
が望ましい範囲である。さらに、第２の典型的な場合としては、書込消去高速性を維持しながら記憶保持を確保する必要上、Ｔox2 を厚めにする形態である。書込においてはチャネル側、消去においては電荷蓄積部側の構造がよりに強く影響するため、Ｔox1 は薄くすることが望ましい。

一方、記憶保持はトンネル膜構造全体の抵抗で決まるため、よりチャネルや蓄積部から遠い側であるＴox2 を厚めとする構造が、書込消去の高速性への影響を少なくしつつ記憶保持を確保するのに有利であるためである。この場合、書込消去の高速性への影響を小さくするには、Ｔox2 をダイレクト・トンネルで電子が出入りできる３ｎｍ以下の範囲内にすることが望ましい。Ｔox1 は高速書込消去の実現のため制御可能な最も薄い膜厚１ｎｍ程度が考えられることから、第２の典型的な場合としてＴox2／Ｔox1≦３なので、
ｄ₁ ＜２ｄ
が望ましい範囲である。

また、バッファ層が消去に寄与する最小微結晶層の上側の場合、電荷蓄積部自身も量子ドットのような離散的な導体又は半導体にすると、電荷蓄積部自身の量子効果により情報電子のエネルギーがΔＥc だけ高くなる（図１０（a））。このため、消去時においてΔＥc だけ電荷蓄積部が高くなる分、電荷蓄積部からバッファのΔＥ₁ へはエネルギー障壁は無い状態で、バッファのΔＥ₁ の方が最小微結晶層のΔＥよりもエネルギー的に低くなることが起こりやすくなる（図１０（ｂ））。これは、十分な消去高速化ができないことを意味する。従って、バッファ層が消去に寄与する最小微結晶層の上側の場合、電荷蓄積部はチャネル面上を全面覆うように形成することが望ましく、電荷蓄積部が量子ドットのように離散的に形成されていないことがより望ましい形態である。

上記議論でのエネルギーバリアΔＥ，ΔＥ₁ や、粒径ｄ，ｄ₁ には、複数の導電性微粒子を有する場合、粒径バラツキがあることによる分布がある。従って、導電性微粒子に複数のナノ微粒子がある場合の効果の期待できる条件は、上記においてΔＥ，ΔＥ₁ や、粒径ｄ，ｄ₁ を平均値としたものである。

また上記議論では、導電性微粒子の粒径ｄ，ｄ₁ として、球又は球に近い形状をしたものの直径としているが、実際は厳密な球形に近いとは限らない。球形の場合は直径ｄに対し自己容量がＣself＝πεｄとなり、よってクーロンブロッケイドエネルギーはほぼ
ｑ／（２Ｃself）＝ｑ／（２πεｄ）
で与えられる。導電性微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Ｃselfに対し、
ｄ＝Ｃself／（πε）
により実効的な粒径ｄを特定することができる。

（第４の実施形態）
第１〜３の実施形態においては、ａ−Ｓｉ膜を加熱してできるＳｉ微結晶を利用して微粒子層を作製するものであるが、他に自己整合的な形成方法の例もある。

図１１の断面図を参照しながら、本発明の第１の実施形態と同様に、低電圧高速書き込みを維持しながらの記憶保持改善を可能とする不揮発性半導体メモリの第４の実施形態を述べる。

まず、図１１（ａ）に示すように、Ｓｉ基板４００上に厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）４１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ膜４２６を２ｎｍの厚さに堆積し、その上に熱酸化により厚さ１ｎｍの酸化膜（第２のトンネル絶縁膜）４１２を形成する。これにより、ａ−Ｓｉ膜４２６の厚さは１．５ｎｍであり、上下両側を厚さ１ｎｍの酸化膜４１１，４１２で挟まれることになる。続いて、酸化膜４１２の上にＣＶＤ装置でＳｉナノ微結晶４２７を平均粒径１．５ｎｍで形成する。

Ｓｉナノ微結晶の形成にポリＳｉ成膜の初期成長核を利用する場合、必要ならＡＦＭ探針で表面マーキングする方法等で位置制御することができる。将来的にはポリＳｉ膜を微細リソグラフィパターニングで、位置と粒径ともに制御してＳｉナノ微結晶４２７を形成することも可能と考えられる。

次に、図１１（ｂ）に示すように、ａ−Ｓｉ膜４２６を酸化すると、Ｓｉナノ微結晶４２７の真下にのみＳｉが１．５ｎｍ程度の大きさで残留し、熱工程を加えることで結晶化させれば、粒径１．５ｎｍのＳｉナノ微結晶が形成される。即ち、バッファ層として第１の微粒子層４２１が形成される。この酸化により上側のＳｉナノ微結晶４２７も酸化されるが、Ｓｉ微結晶は微小サイズになると応力により酸化が進行しにくくなり、アモルファスＳｉほど酸化されない。これにより、粒径１ｎｍ程度の最小Ｓｉナノ微結晶からなる第２の微粒子層４２２と、１ｎｍの上側酸化膜（第３のトンネル絶縁膜）４１３が形成される。必要ならここで希フッ酸処理と酸化により、微粒子層４２２の粒径と酸化膜４１３の膜厚制御が可能である。

次いで、図１１（ｃ）に示すように、シリコン窒化膜のＬＰＣＶＤ法で５ｎｍの電荷蓄積層４３０を形成し、ＬＰＣＶＤ法により厚さ７ｎｍの制御酸化膜４４０を形成し、さらにゲート電極となる厚さ２００ｎｍのｎ⁺ ポリＳｉ膜をＣＶＤ法で堆積し、レジストパターンをマスクとするエッチングによりゲート電極４５０を形成する。続いて、リンをドーズ量１×１０¹⁵ｃｍ^-2入射エネルギー５ＫｅＶで注入し、１０００℃，１０秒の高速アニールによりソース／ドレインとなるｎ⁺ 拡散層４０２を形成することで、低電圧高速書き込みを維持しながらの記憶保持改善を可能とする不揮発性半導体メモリが形成できた。

本実施形態においては、第１の実施形態と同様に、下側のバッファＳｉ微結晶の典型的な大きさは１.５ｎｍ、上側の最小Ｓｉ微結晶の典型的な大きさは１ｎｍとなる。よって、第１の実施形態と同様に、低電圧高速書き込みを維持しながらの記憶保持改善を可能となる
なお、本実施形態では、上側Ｓｉナノ微結晶をマスクとした酸化による自己整合的なＳｉナノ微結晶の堆積構造作成例として、第１の実施形態に対応する書き込み高速化を可能とするものについて述べたが、高速書き込み・消去を可能とする第２の実施形態や、高速消去を可能とする第３の実施形態についても、上側Ｓｉナノ微結晶をマスクとした酸化による自己整合的な形成が可能である。

（第５の実施形態）
図１２の断面図を参照しながら、本発明の第３の実施形態と同様に、低電圧高速消去を維持しながらの記憶保持改善を可能とする不揮発性半導体メモリの第５の実施形態を述べる。

まず、図１２（ａ）に示すように、Ｓｉ基板５００上に厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）５１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ膜５２６を１．５ｎｍの厚さに堆積し、その上に熱酸化により厚さ１ｎｍの酸化膜（第２のトンネル絶縁膜）５１２を形成する。これにより、ａ−Ｓｉ膜５２６の厚さは１ｎｍであり、上下両側を厚さ１ｎｍの酸化膜５１１，５１２で挟まれることになる。続いて、酸化膜５１２の上にＣＶＤ装置でＳｉナノ微結晶５２７を平均粒径２．５ｎｍで形成する。Ｓｉナノ微結晶５２７の形成にポリＳｉ成膜の初期成長核を利用する場合、必要ならＡＦＭ探針で表面マーキングする方法等で位置制御することができる。将来的にはポリＳｉ薄膜を微細リソパターニングで、位置と粒径ともに制御してＳｉナノ微結晶を形成することも可能と考えられる。

次に、図１２（ｂ）に示すように、ＲＩＥ（リアクティブ・イオン・エッチング）により、Ｓｉナノ微結晶５２７をマスクとして酸化膜５１２及びａ−Ｓｉ膜５２６をエッチングすると、Ｓｉナノ微結晶５２７の真下にのみＳｉが厚さ１ｎｍで残留し、熱工程を加えることで結晶化させれば、最小Ｓｉナノ微結晶５２６’が形成される。即ち、第１の微粒子層５２１が形成される。また、このＲＩＥにより上側のＳｉナノ微結晶５２７は厚さが１．５ｎｍ程度の微結晶５２６’よりも粒径の大きなバッファＳｉ微小結晶５２７’となる。即ち、第２の微粒子層５２２が形成される。

次いで、図１２（ｃ）に示すように、シリコン酸化膜のＬＰＣＶＤ法で隙間を酸化膜５０６で埋めた後、Ｓｉナノ微結晶５２７’が表面に出る程度に希フッ酸処理をして、１ｎｍの上側酸化膜（第３のトンネル絶縁膜）５１３を形成することにより、トンネル膜部が作製完了する。

これ以降は、第３の実施形態と同様に、電荷蓄積層、制御酸化膜、ゲート電極、さらにソース／ドレインを形成することで、低電圧高速消去を維持しながらの記憶保持改善を可能とする不揮発性半導体メモリが形成できる手順は同一である。

本実施形態では、第３の実施形態と同様に、下側の最小Ｓｉナノ微結晶５２６’の上側に、より粒径の大きなバッファＳｉナノ微結晶５２７’がある。よって第３の実施形態と同様に、低電圧高速消去を維持しながらの記憶保持改善を可能となる。

なお、本実施形態では、上側Ｓｉナノ微結晶をマスクとしたＲＩＥによる自己整合的なＳｉナノ微結晶の堆積構造作製例として、第３の実施形態に対応する消去高速化を可能とするものについて述べたが、高速書き込み・消去を可能とする第２の実施形態や、高速書き込みを可能とする第１の実施形態についても、上側Ｓｉナノ微結晶をマスクとしたＲＩＥによる自己整合的な形成が可能である。

また、第４、５の実施形態のように自己整合的に作製する場合、Ｓｉナノ微結晶積層構造の面密度が少なすぎると十分な効果が発現しない。Ｓｉにおける静電遮蔽長は１０ｎｍ程度なので、チャネル面上面密度が２０ｎｍ四方に１個（２．５×１０¹¹ｃｍ^-2）以上あれば、チャネルのほぼ全面が、静電遮蔽で遮られることなく、Ｓｉナノ微結晶積層構造の影響を受けるので、効果が期待できる、
（第６の実施形態）
第１〜５の実施形態では、より粒径の大きい導電性微粒子をバッファとすることで、低いエネルギーバリアがトンネル過程のバッファとなり、高速書き込み又は高速消去を可能にすることを述べたが、「より大きい導電性微粒子バッファ層」を多重構造にすることで、より高速書き込み／消去を可能にできる。

図１３に、多重構造を取ることで、第１の実施形態よりも更に高速書き込みが可能な例を示す。製造方法は、微粒子層を３層にした以外は、第１の実施形態と実質的に同様である。

Ｓｉ基板６００のソース／ドレイン領域６０２で挟まれたチャネル領域６０１上に第１のトンネル絶縁膜６１１を介して第１の微粒子層６２１が形成され、その上に第２のトンネル絶縁膜６１２を介して第２の微粒子層６２２が形成され、その上に第３のトンネル絶縁膜６１３を介して第３の微粒子層６２３が形成されている。第３の微粒子層６２３上に第４のトンネル絶縁膜６１４を介して電荷蓄積層６３０が形成され、その上にブロック絶縁膜６４０を介してゲート電極６５０が形成されている。

各微粒子層６２１，６２２，６２３における粒子径は、第３の微粒子層６２３が第１の実施形態の微粒子層１２２と同じ直径１ｎｍ、第２の微粒子層６２２が第１の実施形態の微粒子層１２１と同じ直径１．５ｎｍ、第１の微粒子層６２１が更に大きな２ｎｍである。つまり、本実施形態の構造は、第１の実施形態の構造において、バッファＳｉナノ微結晶の下地に、１ｎｍのシリコン酸化膜を介して、さらに粒径の大きな最下層バッファＳｉナノ微結晶を作製したものとなっている。

Ｓｉナノ微結晶におけるエネルギーバリアΔＥは、粒径の小さい方が粒径の大きいものよりも大きい。従って、図１４（ａ）に示すように、第２の微粒子層６２２におけるＳｉナノ微結晶のΔＥ₁ の方が第３の微粒子層６２３におけるＳｉナノ微結晶のΔＥよりも小さい。そして、第１の微粒子層６２１におけるＳｉナノ微結晶のΔＥ₂ は第２の微粒子層６２２におけるＳｉナノ微結晶のΔＥ₁ よりも更に小さい。

このような構成であれば、図１４（ａ）に示すように、記憶保持では最も高いエネルギー障壁ΔＥで決まり、ｅｘｐ（ΔＥ／ｋ_BＴ）に従って改善されるのは第１の実施形態と同様である。

書き込みは図１４（ｂ）に示すように、第１の実施形態のΔＥ₁ より低いエネルギーΔＥ₂ により、実効トンネルバイアスが大きくなりトンネル電流を増やすことができるので、より高速な書き込みが可能となる。或いは、第１の実施形態ではエネルギー障壁のない高速書き込みをするには、トンネル酸化膜厚Ｔox ＝１ｎｍに対しΔＥ₁／（ｑＴox）以上の書き込み電界をかける必要があるが、図１３に示す例では、より低書き込み電界のΔＥ₂／（ｑＴox）（＜ΔＥ₁／（ｑＴox））を境に同等のエネルギー障壁のない高速書き込みが可能となり、低電圧や高信頼性に有利となり得る。

図１３の例では、「より大きい導電性ナノ微粒子バッファ層」を多重構造にする例として、第１の実施形態より書き込み高速化を可能とするものについて述べたが、全く同様に、第２の実施形態よりも更に高速書き込み・消去を可能とする例や、第３の実施形態よりも更に高速消去を可能とする例についても、「より大きい導電性ナノ微粒子バッファ層」多重構造を取ることで同様に可能である。

このようなバッファ層多重構造の場合の望ましい条件の幾つかについて述べる。(1) バッファ層多重構造が図１３のように書き込みに効果がある最小微小結晶層の下側にある場合、バッファ最下層のエネルギーバリアΔＥ₁ 及び粒径ｄ₁ に関して、(2) バッファ層多重構造が消去に効果がある最小微小結晶層の上側にある場合、バッファ最上層のエネルギーバリアΔＥ₁ 及び粒径ｄ₁ に関して、(1) (2) 何れの場合も、望ましいΔＥ₁ の上限、ｄ₁ の下限の表式は上記と同じ表式
ΔＥ₁ ≦ΔＥ−０．１［eV/nm］×Ｔox
ｄ₁ ＞ｄ／［１−（０．１［eV/nm］×Ｔox）／｛ｑ／（２πεｄ）｝］
或いは
ΔＥ₁ ≦ΔＥ−０．２［eV/nm］×Ｔox
ｄ₁ ＞ｄ／［１−（０．２［eV/nm］×Ｔox）／｛ｑ／（２πεｄ）｝］
で記述される。ここで、Ｔoxは、消去に効果がある場合は最上層バッファ層と電荷蓄積部の間のトンネル絶縁膜厚、図１３のように書き込みに効果がある場合は、最下層バッファ層とチャネル間のトンネル絶縁膜厚である。ΔＥとｄは、消去に効果がある多重構造の場合は最上層バッファ層の直下、つまり上から２番目のバッファ微粒子層のエネルギーバリアと粒径である。バッファ層が書き込みに効果がある多重構造の場合は最下バッファ層の直上、つまり下から２番目のバッファ微粒子層のエネルギーバリアと粒径である。

望ましいΔＥ₁ 下限、ｄ₁ 上限の表式は上記と同じ表式
ΔＥ₁ ＞ΔＥ／（１＋Ｔox2／Ｔox1）
ｄ₁ ＜（１＋Ｔox2／Ｔox1）ｄ
で記述され、多重構造が消去に寄与する場合、Ｔox1 は最上層バッファ層と蓄積部間トンネル膜厚、Ｔox2 は最上層バッファ層のチャネル側トンネル膜厚である。多重構造が書き込みに寄与する場合、Ｔox1 は最下層バッファ層とチャネル間トンネル膜厚、Ｔox2 は最下層バッファ層の蓄積部側トンネル膜厚とすればよい。ΔＥとｄは、消去に効果がある多重構造の場合は最上バッファ層の直下、つまり上から２番目のバッファ微粒子層のエネルギーバリアと粒径である。バッファ層が書き込みに効果がある多重構造の場合は最下層バッファ層の直上、つまり下から２番目のバッファ微粒子層のエネルギーバリアと粒径である。

（第７の実施形態）
ここまでの実施形態では、情報電荷蓄積部として、シリコン窒化膜のようなトラップ層や、ｎ⁺ ポリＳｉのような浮遊ゲートを典型例に挙げたが、情報電荷蓄積部もＳｉナノ微結晶とすることができる。

図１５は、本発明の第７の実施形態に係わる不揮発性半導体メモリの素子構造を示す断面図である。なお、図中の７００〜７５０は図１の１００〜１５０に対応している。

本実施形態が先の第１の実施形態と異なる点は、電荷蓄積層としてシリコン窒化膜を用いる代わりに、Ｓｉナノ微結晶７３０を用いたことにある。このＳｉナノ微結晶は、例えば平均粒径８ｎｍで作製すればよい。電荷蓄積層としてのＳｉナノ微結晶７３０の粒径は、電荷蓄積部のエネルギーが高くなり記憶保持に不利になるのを避けるため、トンネル絶縁膜中の微粒子層７２１，７２２のＳｉナノ微結晶よりも大きい粒径であることが望ましい。Ｓｉナノ微結晶７３０以外の各層に関しては第１の実施形態と全く同様に作製すればよい。

このような構成であっても、第１の実施形態と同様の効果が得られるのは勿論のことである。

（第８の実施形態）
図１６は、本発明の第８の実施形態に係わる不揮発性半導体メモリの素子構造及び製造工程を示す断面図である。

先に説明した第７の実施形態のように、Ｓｉナノ微結晶を電荷蓄積部とする場合、電荷蓄積部をマスクとした自己整合的作製方法がある。第４、第５の実施形態で示した、上側Ｓｉナノ微結晶をマスクにする手法と同様である。

図１５（ａ）に示すように、Ｓｉ基板８００上に厚さ１ｎｍの熱酸化膜（第１のトンネル絶縁膜）８１１を形成し、その上にＣＶＤ装置でａ−Ｓｉ膜８２６を２ｎｍの厚さに堆積し、その上に熱酸化により厚さ１ｎｍの酸化膜（第２のトンネル絶縁膜）８１２を形成し、その上にＣＶＤ装置でａ−Ｓｉ膜８２７を１．５ｎｍの厚さに堆積し、その上に熱酸化により厚さ１ｎｍの酸化膜（第３のトンネル絶縁膜）８１３を形成する。その後、酸化膜８１３上に、電荷蓄積部となる平均粒径８ｎｍのＳｉナノ微結晶層８３０を形成する。

次いで、図１６（ｂ）に示すように、Ｓｉ微結晶８３０をマスクにａ−Ｓｉ膜８２６，８２７を酸化すると、Ｓｉナノ微結晶８３０の真下にのみＳｉナノ微結晶８２６’，８２７’が形成される。ここで、Ｓｉナノ微結晶８２６’の粒径は１．５ｎｍ、Ｓｉナノ微結晶８２７’の粒径は１ｎｍとなる。即ち、粒径１．５ｎｍのＳｉナノ微結晶からなる第１の微粒子層８２１と粒径１ｎｍのＳｉナノ微結晶第２の微粒子層８２２が形成される。

なお、上記の酸化工程の際にＳｉナノ微結晶層８３０も一部酸化されるため、Ｓｉナノ微結晶層８３０の周りに酸化膜８４０が形成される。この酸化膜８４０は、後に形成するゲート電極との間の絶縁膜として用いても良い。また、酸化膜８４０とは別に絶縁膜を形成した後にゲート電極を形成するようにしても良い。

このような構成であっても、先の第１の実施形態と同様の効果が得られるのは勿論のことである。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、半導体基板及び導電性微粒子としてＳｉを用いたが、必ずしもＳｉに限らず各種の半導体材料を用いることができる。同様に、トンネル絶縁膜、ブロック絶縁膜、電極間絶縁膜、ゲート電極の材料等は、仕様に応じて適宜変更可能である。また、第２，第６の実施形態では、微粒子層の多層構造として３層の例を説明したが、更に多くの層を積層したものであってもよい。さらに、製造方法は実施形態に示した方法に何ら限定されるものではなく、仕様に応じて適宜変更可能である。

また、実施形態では、ｐ型基板を用いたｎ型ＭＯＳＦＥＴに基づくメモリ素子を説明したが、ｎ型基板を用いたｐ型ＭＯＳＦＥＴに基づくメモリ素子に適用することも可能である。この場合、正孔に対するトンネル絶縁膜のトンネル抵抗値や、導電性微粒子層での障壁ΔＥを実施形態で説明したものと同じ値になるよう調整すれば良い。また、実施形態では微粒子層における微粒子は複数個としたが、微粒子は必ずしも複数個に限るものではなく、１個であっても本発明を実現することが可能である。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

100，200，300，400，500，600，700，800…ｐ型Ｓｉ基板
102，202，302，402，502，602，702…ソース／ドレイン拡散層（ｎ⁺ 層）
110…トンネル絶縁膜
111，211，311，411，511，611，711，811…熱酸化膜（第１のトンネル絶縁膜）
112，212，312，412，512，612，712，812…熱酸化膜（第２のトンネル絶縁膜）
113，213，313，413，513，613，713，813…熱酸化膜（第３のトンネル絶縁膜）
121，221，321，421，521，621，721，821…第１の微粒子層
122，222，322，422，522，622，722，822…第２の微粒子層
126，127，426，526，826，827…ａ−Ｓｉ膜
130，230，330，430，630…電荷蓄積層
140，240，340，440，640，740，840…ブロック絶縁膜
150，250，350，450，650，750…ゲート電極
223，623…第３の微粒子層
214，614…熱酸化膜（第４のトンネル絶縁膜）
730，830…Ｓｉナノ微結晶層（電荷蓄積層）

Claims (14)

1. 半導体基板のチャネル領域上に形成された第１のトンネル絶縁膜と、
   前記第１のトンネル絶縁膜上に形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、
   前記第１の微粒子層上に形成された第２のトンネル絶縁膜と、
   前記第２のトンネル絶縁膜上に形成された、前記第１の導電性微粒子よりも平均粒径が小さくクーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、
   前記第２の微粒子層上に少なくとも第３のトンネル絶縁膜を介して形成された電荷蓄積層と、
   前記電荷蓄積層上に絶縁膜を介して形成されたゲート電極と、
   を具備し、
   前記第１の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ の方が、前記第２の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さく、ΔＥ₁ とΔＥとの差が熱揺らぎのエネルギー（ｋ_BＴ）よりも大きいことを特徴とする不揮発性半導体メモリ。
2. 前記第３のトンネル絶縁膜は前記第２の微粒子層に接して形成され、前記第３のトンネル絶縁膜上に、クーロンブロッケイド条件を満たす第３の導電性微粒子を含む第３の微粒子層が形成され、前記第３の微粒子層上に第４のトンネル絶縁膜を介して前記電荷蓄積層が形成されていることを特徴とする請求項１記載の不揮発性半導体メモリ。
3. 前記第１の導電性微粒子の平均粒径をｄ₁［ｎｍ］、前記第２の導電性微粒子の平均粒径をｄ［ｎｍ］、ボルツマン定数をｋ_B、温度をＴ、前記各トンネル絶縁膜の誘電率をε、素電荷をｑとしたとき、
   ｄ₁ ＞ｄ／［１−ｋ_BＴ／｛ｑ／（２πεｄ）｝］
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
4. 前記第１のトンネル絶縁膜をＴox［ｎｍ］としたとき、
   前記エネルギーの平均値ΔＥ₁ とΔＥが
   ΔＥ₁ ≦ΔＥ−０．１×Ｔox ［ｅＶ］
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
5. 前記第１の導電性微粒子の平均粒径をｄ₁［ｎｍ］、前記第２の導電性微粒子の平均粒径をｄ［ｎｍ］、前記各トンネル絶縁膜の誘電率をε、素電荷をｑ、前記第１のトンネル絶縁膜をＴox［ｎｍ］としたとき、
   ｄ₁ ＞ｄ／［１−（０．１×Ｔox［ｅＶ］／｛ｑ／（２πεｄ）｝］
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
6. 前記第１のトンネル絶縁膜をＴox［ｎｍ］としたとき、
   前記エネルギーの平均値ΔＥ₁ とΔＥが
   ΔＥ₁ ≦ΔＥ−０．２×Ｔox ［ｅＶ］
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
7. 前記第１の導電性微粒子の平均粒径をｄ₁［ｎｍ］、前記第２の導電性微粒子の平均粒径をｄ［ｎｍ］、前記各トンネル絶縁膜の誘電率をε、素電荷をｑ、前記第１のトンネル絶縁膜をＴox［ｎｍ］としたとき、
   ｄ₁ ＞ｄ／［１−（０．２×Ｔox［ｅＶ］／｛ｑ／（２πεｄ）｝］
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
8. 前記エネルギーの平均値ΔＥ₁ とΔＥが、
   ΔＥ₁ ＞ΔＥ／２
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
9. 前記第１の導電性微粒子の平均粒径ｄ₁［ｎｍ］と前記第２の導電性微粒子の平均粒径ｄ［ｎｍ］とが、
   ｄ₁ ＜２ｄ
   の関係を満たすことを特徴とする請求項１記載の不揮発性半導体メモリ。
10. 半導体基板のチャネル領域上に第１のトンネル絶縁膜を介して形成された、クーロンブロッケイド条件を満たす第１の導電性微粒子を含む第１の微粒子層と、
    前記第１の微粒子層上に第２のトンネル絶縁膜を介して形成された、前記第１の導電性微粒子よりも平均粒径が大きくクーロンブロッケイド条件を満たす第２の導電性微粒子を含む第２の微粒子層と、
    前記第２の微粒子層上に第３のトンネル絶縁膜を介して形成された電荷蓄積層と、
    前記電荷蓄積層上に絶縁膜を介して形成されたゲート電極と、
    を具備し、
    前記第１の導電性微粒子の平均粒径ｄ₁［ｎｍ］と前記第２の導電性微粒子の平均粒径ｄ［ｎｍ］とが、ｄ₁ ＜２ｄの関係を満たし、
    前記第２の導電性微粒子における電子１個の帯電に必要なエネルギーの平均値ΔＥ₁ の方が、前記第１の導電性微粒子の電子１個の帯電に必要なエネルギーの平均値ΔＥよりも小さく、ΔＥ₁ とΔＥとの差が熱揺らぎのエネルギー（ｋ_BＴ）よりも大きいことを特徴とする不揮発性半導体メモリ。
11. 前記第１及び第２の導電性微粒子がＳｉナノ微結晶からなることを特徴とする請求項１又は１０記載の不揮発性半導体メモリ。
12. 前記第１〜第３のトンネル絶縁膜がシリコン酸化膜からなることを特徴とする請求項１又は１０記載の不揮発性半導体メモリ。
13. 前記電荷蓄積層は、キャリアをトラップする誘電体又は導電体であることを特徴とする請求項１又は１０記載の不揮発性半導体メモリ。
14. 前記第１の導電性微粒子及び前記第２の導電性微粒子がそれぞれ、チャネル面上に面密度２．５×１０¹¹ｃｍ^-2以上存在することを特徴とする請求項１又は１０記載の不揮発性半導体メモリ。

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