JP2003078050A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 書込／消去速度を劣化させることなく記憶保
持時間を効率良く改善できるような、Ｓｉ量子ドットを
利用した半導体装置及びその製造方法を提供することを
目的とする。 【解決手段】 半導体または導体（１１）と、その表面
上に設けられた第１のトンネル絶縁膜（１２）と、その
上に設けられた複数の下部量子ドット（１３）と、その
上に設けられた第２のトンネル絶縁膜（１４）と、その
上に設けられ前記下部量子ドットよりもサイズが大きい
上部量子ドット（１５）と、を備え、前記上部量子ドッ
トの下に複数の前記下部量子ドットが配置されてなるこ
とを特徴とする半導体装置を提供する。または、下部量
子ドットのチャネル側のトンネル膜の実効膜厚を相対的
に厚くする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、浮遊ゲート部のゲート絶縁膜
中に情報電荷蓄積部となる量子ドットを有する不揮発性
メモリ素子などの半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】電子波動関数を３次元的な微小空間に閉
じこめることにより量子効果を発現するメカニズムとし
て、「量子ドット」がある。このような量子ドットの特
有の量子効果を利用することにより、従来とは異なる種
々の新規な半導体装置を実現することが可能となり、そ
の一例として、メモリを挙げることができる。

【０００３】例えば、電気的消去及び書き込みが可能な
メモリ（以下、「不揮発性メモリ」と称する）は、電荷
を蓄積することによって電源を切断しても情報を保持す
ることができる特徴を持ち、磁気ディスクのような駆動
部品が無く小型かつ軽量であるため、携帯情報機器など
の記憶媒体として、低電圧駆動化と大容量化が望まれて
いる。本発明者は、既に、この不揮発性メモリに量子ド
ットを応用する発明をしている。

【０００４】図２２は、本発明者が既に発明した浮遊ゲ
ート型メモリ装置の浮遊ゲート構造を表す模式図であ
る。

【０００５】すなわち、このメモリ装置は、同図（ａ）
に表したように、シリコン基板１０１の表面にトンネル
酸化膜１０２が形成され、その上に、下部Ｓｉ（シリコ
ン）量子ドット１０３、上側トンネル酸化膜１０４、上
部Ｓｉドット１０５、制御酸化膜１０６、ゲート電極１
０７がこの順に積層されている。また、この積層構造の
両側には、ソース／ドレイン領域１０８が形成されてい
る。

【０００６】トンネル酸化膜１０２は、基板１０１を熱
酸化することにより形成することができ、その厚さｔｏ
ｘ＝３ｎｍ程度とすることができる。また、下部Ｓｉ量
子ドット１０３は、直径５ｎｍ程度のシリコン粒子によ
り形成される。一方、上部Ｓｉドット１０５は、直径１
０ｎｍ程度のシリコン粒子により形成される。制御酸化
膜１０６の膜厚Ｔｏｘ＝３０ｎｍ程度とすることができ
る。

【０００７】この浮遊ゲート型Ｓｉドットメモリに設け
られる量子ドットの配置関係は、図２２（ｂ）に表した
如くであり、下部Ｓｉ量子ドット１０３の真上に上部Ｓ
ｉドット１０５が、上側トンネル酸化膜１０４を介して
積重なっている。

【０００８】この浮遊ゲート型メモリは、ゲート酸化膜
中に「クーロンブロッケイド条件（電子一個の充電エネ
ルギーが熱揺らぎよりも大きいこと）」を満たす下部Ｓ
ｉドット１０３を挟んだ二重トンネル接合を介して、Ｓ
ｉ基板１０１の表面と上部Ｓｉドット１０５との間で情
報電子の入出が可能な構造を有する。

【０００９】よって、記憶保持状態においては、上部Ｓ
ｉドット１０５とＳｉ基板１０１との間に下部Ｓｉドッ
ト１０３でのクーロンブロッケイド効果と量子閉じ込め
効果によるエネルギー障壁が形成され、簡単には情報電
子の出入りができなくなり、記憶保持時間が上がる。下
部Ｓｉドット１０３の粒径を微小化することによってエ
ネルギー障壁を上げてやれば指数関数的にトンネル確率
が減少するため、極めて効率良く保持特性を改善でき
る。

【００１０】一方、情報電子の書込消去は、ゲート電極
１０７に印加するゲート電圧をトンネル膜全体に２ΔＥ
（ΔＥは下部ドットでのエネルギー障壁）よりも大きく
なるようにすることで、直接トンネルの速さで可能であ
る。ただし、保持時間を向上させるために、エネルギー
障壁ΔＥを大きくすると書込消去速度は少しずつ低下す
る。

【００１１】

【発明が解決しようとする課題】すなわち、図２２に例
示した素子構造においては、記憶保持時間を長くするた
めに下部Ｓｉドット１０３のサイズを微小化してエネル
ギー障壁ΔＥを大きくすると、書込消去速度が次第に遅
くなるという点でさらなる改善の余地があった。

【００１２】本発明は、かかる課題の認識に基づいてな
されたものであり、その目的は、書込／消去速度を劣化
させることなく記憶保持時間を効率良く改善できるよう
な、Ｓｉ量子ドットを利用した半導体装置及びその製造
方法を提供することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の半導体装置は、半導体または導体
と、前記半導体または導体の表面上に設けられた第１の
トンネル絶縁膜と、前記第１のトンネル絶縁膜の上に設
けられた複数の下部量子ドットと、前記下部量子ドット
の上に設けられた第２のトンネル絶縁膜と、前記第２の
トンネル絶縁膜の上に設けられ前記下部量子ドットより
もサイズが大きい上部量子ドットと、を備え、前記上部
量子ドットの下に複数の前記下部量子ドットが配置され
てなることを特徴とする。

【００１４】上記構成によれば、上部ドットとチャネル
間の情報電荷の注入放出経路が並列に複数個（Ｎ個）に
なるので、経路が１つの場合よりも、書込消去速度を劣
化させずに、下部ドット内でのエネルギー障壁を大きく
でき、よって記憶保持時間をより効率的に改善できる。

【００１５】ここで、前記半導体または導体の前記表面
に対して前記上部量子ドットを投影した空間内に、少な
くとも２以上の前記下部量子ドットが包含されてなるも
のとすることができる。

【００１６】このように複数の下部量子ドットを上部量
子ドットに対して「オーバーラップ」させて配置すれ
ば、ひとつの上部量子ドットに対してこれら複数の下部
量子ドットを確実に結合させることができ、情報電荷の
注入放出経路として複数の経路を確実に確保できる。

【００１７】また、前記複数の下部量子ドット同士の間
隙は絶縁体により充填され、前記上部量子ドットと前記
半導体または導体との間における電荷の移動は、前記下
部量子ドットを経由するものに実質的に限られるものと
すれば、下部量子ドット間の空間をリークする情報電荷
の移動を確実に防ぐことができる。゜また、前記上部量
子ドットに情報電荷を蓄積し、前記半導体または導体か
ら前記下部量子ドットを介して前記上部量子ドットに対
する前記情報電荷の書込と消去とを行うものとすれば、
いわゆる「浮遊ゲート」型の不揮発性メモリを形成する
ことができる。

【００１８】また、前記上部量子ドットは、前記第２の
トンネル絶縁膜の上において１×１０^１１ｃｍ^−２以上
の面密度で設けられたものとすれば、上部ドット間の平
均距離をクーロン遮蔽長以下とすることができ、クーロ
ン遮蔽によってチャネル電流を減少させることによるメ
モリ効果を確実に得ることができる。

【００１９】また、前記上部量子ドットの粒径は、３０
ｎｍ以下であることを特徴とする。本願明細書において
用いる「量子ドット」は、例えば導電体や半導体からな
る微粒子状のドットであり、素電荷に相当する電位差ｑ
／Ｃdot（ｑは素電荷、Ｃdotはドットの容量）が、室温
２５ｍｅＶよりも大きいものであることが望ましい。

【００２０】量子ドットの粒径が３０ｎｍの場合に、電
位差ｑ／Ｃdotが約２５ｍｅＶとなるので、本発明にお
いては、量子ドットの粒径として３０ｎｍ以下のものを
用いることが望ましい。

【００２１】一方、本発明をメモリに適用した場合、好
適なメモリ動作のために要求される量子ドットの面密度
は、１×１０^１１ｃｍ^−２〜（３０ｎｍ）^−２以上であ
るが、３０ｎｍ四方の面積に一個以上のドットが入らな
ければこれが実現できない。上部量子ドットの粒径が３
０ｎｍ以下であれば、１×１０^１１ｃｍ^−２以上の面密
度が得られる点でも、その粒径は３０ｎｍ以下とするこ
とが望ましい。

【００２２】一方、本発明の半導体装置の製造方法は、
上記のいずれかの半導体装置を製造する製造方法であっ
て、両側を絶縁膜で挟まれた非晶質シリコン薄膜に熱処
理を施すことにより、前記複数の下部量子ドットを形成
する工程を備えたことを特徴とする。

【００２３】この方法によれば、略同一平面内に配置さ
れた多数の微細な下部量子ドットを確実かつ容易に形成
することができる。

【００２４】一方、本発明の第２の半導体装置は、電荷
の蓄積が可能な電荷蓄積部と、チャネルを有する半導体
と、前記電荷蓄積部と前記チャネルとの間に設けられ前
記電荷蓄積部と前記チャネルとの間の電荷の移動を制御
するゲートと、を備え、前記ゲートは、クーロンブロッ
ケイド条件を満たす少なくとも１つの導電性粒子と、前
記導電性粒子を挟む少なくとも二つのトンネル絶縁膜
と、を有し、前記二つのトンネル絶縁膜のうちの前記チ
ャネル側のトンネル絶縁膜の方が前記電荷蓄積部側のト
ンネル絶縁膜よりも実効トンネル膜厚が厚いものとされ
たことを特徴とする。

【００２５】上記構成によれば、上下のトンネル膜の膜
厚を同一とした場合と比較して、書込消去速度を劣化さ
せることなく、保持特性を向上させることができる。こ
こで、「実効トンネル膜厚」とは、上下のトンネル膜の
誘電率を同一とした場合の、それぞれのトンネル膜厚の
換算値である。

【００２６】ここで、前記電荷蓄積部は、粒径が３０ｎ
ｍ以下の量子ドットであるものとすれば、良好なメモリ
動作が確保できる。

【００２７】また、前記電荷蓄積部は、原子間結合の欠
陥により形成された電荷捕捉準位とすることもできる。

【００２８】そして、これら電荷蓄積部の面密度を、１
×１０^１１ｃｍ^−２以上とすれば、良好なメモリ動作を
確保できる。

【００２９】なお、本願明細書において「トンネル絶縁
膜」とは、直接トンネルにより低電圧でも速い電子の透
過が可能な薄い絶縁膜のことをいう。例えば、ＳｉＯ_２
を主成分とする場合は、膜厚０．５ｎｍ以上３．５ｎｍ
以下のものであることが望ましい。また、厚さ３．５ｎ
ｍ以下のＳｉＯ_２膜と同様のトンネル確率を有する絶縁
膜であれば、ＳｉＯ_２以外の材料からなるものも用いる
ことができる。

【００３０】

【発明の実施の形態】以下、図面を参照しつつ本発明の
実施の形態について詳細に説明する。

【００３１】（第１の実施の形態）まず、本発明の第１
の実施の形態として、１個の上部量子ドットの下に、１
個よりも多い数の下部量子ドットが設けられた半導体装
置について説明する。

【００３２】図１は、本発明の第１実施形態に係る浮遊
ゲート型メモリ装置の浮遊ゲート構造を説明する。

【００３３】本実施形態のメモリ装置は、シリコン基板
１１の表面にトンネル酸化膜１２が形成され、その上
に、複数の下部Ｓｉ（シリコン）量子ドット１３、上側
トンネル酸化膜１４、上部Ｓｉドット１５、制御酸化膜
１６、ゲート電極１７がこの順に積層されている。ま
た、この積層構造の両側には、ソース／ドレイン領域１
８が形成されている。

【００３４】トンネル酸化膜１２は、基板１１を熱酸化
することにより形成することができ、その厚さｔｏｘ＝
３ｎｍ程度とすることができる。また、下部Ｓｉ量子ド
ット１３は、直径５ｎｍ程度のシリコン粒子により形成
される。一方、上部Ｓｉドット１５は、直径１０ｎｍ程
度のシリコン粒子により形成される。制御酸化膜１６の
膜厚Ｔｏｘ＝３０ｎｍ程度とすることができる。

【００３５】この浮遊ゲート型Ｓｉドットメモリに設け
られる量子ドットの配置関係は、図１（ｂ）に表した如
くであり、複数の下部Ｓｉ量子ドット１３の上にひとつ
の上部Ｓｉドット１５が、上側トンネル酸化膜１４を介
して積重なっている。

【００３６】この浮遊ゲート型メモリにおいても、ゲー
ト酸化膜中に「クーロンブロッケイド条件」を満たす複
数の下部Ｓｉドット１３を挟んだ二重トンネル接合を介
して、Ｓｉ基板１１の表面と上部Ｓｉドット１５との間
で情報電子の入出が可能な構造を有する。

【００３７】ここで、「クーロンブロッケイド条件を満
たす」とは、電子一個の静電エネルギー（クーロンブロ
ッケイド・エネルギー：素電荷をｑ、量子ドットの容量
をＣdotとして、ｑ／２Ｃdotと与えられる）が熱揺らぎ
よりも大きいことをいう。例えば、量子ドットが粒径５
ｎｍ程度のシリコンナノ微結晶である場合には、その容
量Ｃdotは約１ａＦであり、クーロンブロッケイド・エ
ネルギーΔＥは以下の如くとなる。 ΔＥ＝ｑ／２Ｃdot＝８０ｍｅＶ 室温での熱エネルギーは約２５ｍｅＶであるので、この
場合はクーロンブロッケイド条件を満たすこととなる。

【００３８】そして、本発明の量子ドット構造において
は、１つの上部ドット１５に対して複数個（Ｎ個）の下
部ドット１３が設けられているため、下部ドット１３が
１個しか設けられていない場合と比較して、下部ドット
１３のエネルギー障壁ΔＥが全て同じ場合には、Ｎ個の
注入放出経路が設けられたこととなり、Ｎ倍速い書込消
去速度が得られる。換言すると、同じ書込消去速度にお
いては、下部ドット１３をＮ個設けた本発明の方が、図
２２に例示した１個の時よりもエネルギー障壁ΔＥを大
きくできる。この時、記憶保持時間はΔＥに対し指数関
数的に上昇するので、非常に効率良く増加する。つま
り、経路数がＮ倍になることで、書込消去速度を全く変
えることなく、エネルギー障壁ΔＥを大きくできるの
で、記憶保持時間を指数関数的に改善することが可能と
なる。

【００３９】上述した如く、本発明の量子ドット浮遊ゲ
ート型メモリ素子では、複数個の下部Ｓｉドット１３の
上に１個の上部Ｓｉドット１５が積重なった量子ドット
構造を浮遊ゲートとしており、電荷蓄積部である上部ド
ットへの充放電はクーロンブロッケイド条件を満たすＳ
ｉナノ微粒子を挟んだ２重トンネル接合を経由して行わ
れる。

【００４０】本発明のメモリ素子が、従来技術よりも、
同一の書込消去速度において記憶保持特性に優れている
ことを示すため、以下にまず、図２２の構造において得
られる作用効果について説明する。

【００４１】図２３は、図２２に表した構造に対する比
較例としての半導体装置の模式図である。同図について
は、図２２に関して前述したものと同様の要素には同一
の符号を付して詳細な説明は省略する。すなわち、図２
３は、１層のトンネル酸化膜１０２のみを有するドット
メモリを表す。

【００４２】図２２に例示した構造においては、図２３
に例示した１層のトンネル酸化膜のみのドットメモリと
は違い、二重トンネル接合に挟まれた下部Ｓｉドット１
０３でのエネルギー障壁ΔＥによって、電子の出入りが
抑制されて記憶保持時間が向上する。

【００４３】図２は、図２３の構造と図２２の構造にお
ける量子ドットの近傍のエネルギーバンドを表す模式図
である。すなわち、図２（ａ）は、比較例（図２３）の
構造におけるエネルギーバンドを表し、図２（ｂ）は、
図２２に表した構造におけるエネルギーバンドを表す。

【００４４】図２（ｂ）に表した２重量子ドット構造に
おいては、エネルギー障壁ΔＥが得られることが分か
る。このエネルギー障壁ΔＥは、下部ドット１０３での
量子閉じ込め効果とクーロンブロッケイド効果によるも
のである。

【００４５】図３は、書込消去の際の量子ドット近傍の
エネルギーバンドを表す模式図である。すなわち、図３
（ａ）は、比較例（図２３）の構造におけるエネルギー
バンドを表し、図３（ｂ）は、図２２に表した構造にお
けるエネルギーバンドを表す。

【００４６】二重ドット構造の場合、書込消去の際に
は、図３（ｂ）に例示したように、上部ドット１５とチ
ャネル間の電圧Ｖeffが２ΔＥよりも大きくなるような
領域を用いれば、途中にエネルギー障壁が無いため速い
書込消去ができる。

【００４７】二重接合のトンネル電流の計算で最も一般
的なオーソドックス理論で計算すると、二重ドットメモ
リのΔＥにより抑制されたトンネル確率と、一重ドット
メモリの薄い酸化膜１層しか存在しない時のトンネル確
率との比は図４に表した如くである。ここで、図４の上
側の横軸は、対応する下部Ｓｉドット１３（１０３）の
粒径を表す。

【００４８】保持状態（Ｖeff〜０Ｖ）では、トンネル
確率比Ｐ（single）／Ｐ（double）は、次式により与え
られる。 Ｐ（single）／Ｐ（double）＝（２ｋＴ／ΔＥ）ｓｉｎ
ｈ（ΔＥ／ｋＴ） ここで、ｋはボルツマン定数であり、Ｔは室温（３００
Ｋ）である。下部ドット１０３を微小化してΔＥを大き
くしてやることでトンネル確率が指数関数的に小さく抑
えられるので、飛躍的に保持時間を改善できる。

【００４９】例えば、下部Ｓｉドット１３の直径が５ｎ
ｍ程度の場合、ΔEはクーロンブロッケイドによるエネ
ルギーが８０ｍｅＶ、量子閉じ込め効果によるエネルギ
ーが０．１２ｅＶなので、全部でΔＥ＝０．２ｅＶとな
り、Ｖeff＝０Ｖでのトンネル確率の比から、記憶保持
時間は数１００倍の改善になることがわかる。

【００５０】書込消去状態（典型的なＶeff＝１Ｖ＞２
ΔＥ）においては、トンネル確率比Ｐ（single）／Ｐ
（double）は、次式により与えられる。 Ｐ（single）／Ｐ（double） ＝（Ｖeff／Ｒｔ）／（［Ｖeff−２ΔＥ］／２Ｒｔ） ＝２／（１−２ΔＥ） すなわち、下部ドット１０３のサイズを微小化してΔＥ
を大きくしてやると、トンネル確率が、保持状態の時ほ
ど顕著ではないがやはり減少するので、書込消去速度は
遅くなってしまう。例えば、下部ドット１０３の直径を
４ｎｍよりも小さくしていくと１０倍程度の書込消去速
度の低下が生ずる。

【００５１】以上説明した図２２の構造に対して、図１
に表したように上部ドット１５の真下に複数個（Ｎ個）
の下部ドット１３が設けられた本発明の構造の場合につ
いて説明する。ここで問題は、図２２に表したように下
部ドット１０３が一個の場合と比較して、本発明のＮ個
ある時が、両者同一の書込消去速度で、どちらが保持時
間を良く改善できるかということである。

【００５２】１個の場合（図２２）と複数の場合（図
１）とで書込消去速度が同じということは、同じ電圧Ｖ
eff＝１Ｖ（＞２ΔＥ）において両者のトンネル確率が
等しいということである。つまり、次式が成立する。 Ｐ（Ｎ）／Ｐ（１）＝Ｎ（１−２ΔＥ（Ｎ））／（１−２ΔＥ） ＝１ ここでΔＥは、図２２の構造における下部ドット１０３
が１個の時のエネルギー障壁である。また、ΔＥ（Ｎ）
は、本発明において下部ドット３がＮ個の時のエネルギ
ー障壁である。本発明においては注入放出経路がＮ個あ
るために確率は単純にＮ倍になるので、上式右辺の分子
がＮ倍になる。これにより、同一の書込消去速度では、
次式が成り立つ。 ΔＥ（Ｎ）＝（Ｎ−１＋２ΔＥ）／（２Ｎ） ただし ΔＥ（Ｎ）−ΔＥ＝（１−２Ｅ）（１−１／Ｎ）／２ ＞０ すなわちΔＥ（Ｎ）がΔＥよりも大きくなることは重要
である。これは、本発明では確率がＮ倍になる分、同一
のトンネル確率でエネルギー障壁ΔＥ（Ｎ）を大きくで
きる余裕が生じるためである。

【００５３】図５は、下部ドット１３の数に対するΔＥ
の依存性を表すグラフ図である。同図から、下部ドット
１３の数Ｎが増えると、同一書込消去速度でのエネルギ
ー障壁ΔＥが上昇することが分かる。ここで、Ｎ＝１は
図２２に例示した構造に対応し、本発明のようにＮが
２，３，４・・・と複数になるとΔＥが増えていく。

【００５４】次に、保持時間の改善について説明する。
本発明のように、一つの上部ドット１５に対してＮ個
（複数）の下部ドット１３が設けられている時、保持状
態（Ｖeff〜０Ｖ）でもトンネル確率がＮ倍になる点は
同等である。従って、１層の薄い酸化膜しか存在しない
場合（図２３）とのトンネル確率比Ｐ（single）／Ｐ
（double）は、次式により与えられる。 Ｐ（single）／Ｐ（double）＝（１／Ｎ）（２ｋＴ／Δ
Ｅ（Ｎ））ｓｉｎｈ（ΔＥ（Ｎ）／ｋＴ） 保持時間は、経路がＮ個設けられている分、１／Ｎ倍に
低下するが、図５に表したように下部ドット１３の数を
複数にすることでエネルギー障壁が増えるため、記憶保
持時間が指数関数的に改善されるので、本発明の方が従
来技術よりも、同一の書込消去速度で記憶保持時間が良
くなることが期待される。

【００５５】図６は、書込消去速度を同一とした時の下
部ドットの数に対する記憶保持時間の依存性を表すグラ
フ図である。図２２に例示した如くＮ＝１の場合より
も、本発明のようにＮが２，３，４・・・と複数になる
ほうが、記憶保持時間が大きく改善できることがわか
る。すなわち、本発明によりＮ（＞１）個の下部Ｓｉド
ット１３の上に１個の上部Ｓｉドット１５が積重なった
量子ドット構造を浮遊ゲートとするほうが、Ｎ＝１個の
場合よりも、書込消去速度を劣化させないで記憶保持時
間を向上させることができる。

【００５６】本発明の作用効果が実際のメモリ特性にお
いて有効に寄与するためには、図１に例示した（１個の
上部ドット１５に対してＮ個の下部ドット１３）という
構造単位が、通常チャネル上に、ある程度の面密度で存
在しなければならない。メモリ効果は、上部ドット１５
の情報電荷によるクーロン遮蔽によりチャネル電流が減
少することにより発現する。従って、上部ドット１５同
士の平均間隔が、クーロン遮蔽長（おおよそ１５ｎｍ程
度）の２倍よりも大きいとチャネル面上にクーロン遮蔽
を受けない部分が現れ、メモリ効果が十分発現しないこ
とになる。よって、（１個の上部ドット１５に対してＮ
個の下部ドット１３）という構造単位が、面密度にして
１／（３０ｎｍ）^２〜１×１０^１１ｃｍ^−２以上存在す
ることが望ましい。但し、チャネル幅がクーロン遮蔽長
程度まで細いような場合であれば、図１（ｂ）の量子ド
ット構造単位が最低１個でも、メモリ効果に寄与可能で
ある。

【００５７】また、本発明の効果は、Ｎ個の下部ドット
１３によってトンネル確率がＮ倍になることに起因する
ため、Ｎ個の下部ドット１３が上部ドット１５にできる
だけオーバーラップするように設けられることが望まし
い。また、隣接する下部ドット１３同士の隙間にリーク
電流が流れると記憶保持効果が弱まってしまうので、下
部ドット同士の隙間は後に具体例として説明するよう
に、酸化膜やａ−Ｓｉ（非晶質シリコン）などの高抵抗
物質であることが望ましい。

【００５８】以上の説明は、上部ドット１５と半導体チ
ャネルとの間において、下部ドット１３を挟む二重トン
ネル接合を介して情報電荷が出入りする場合に対応する
が、多重トンネル接合を介して情報電荷が出入りする場
合でも同様である。

【００５９】図７及び図８は、このような多重トンネル
接合を例示する模式図である。すなわち、図７は、図２
２の構成において多重接合を導入したものを表し、一つ
の上部ドット１５の直下に、一つの下部ドット１３Ｂと
一つの下部ドット１３Ａとが直列状に設けられて多重ト
ンネル接合を形成している。

【００６０】一方、図８は、図１の構成において多重接
合を導入したものを表し、一つの上部ドット１５の直下
に、複数の下部ドット１３Ｂと複数の下部ドット１３Ａ
とが複数直列状に設けられて、複数の多重トンネル接合
を形成している。

【００６１】図８に例示したように一つの上部ドット１
５に対して、情報電荷の注入放出経路数を複数倍にした
ものの方が、上述の場合と同様にメモリ効果が改善され
る。要するに、注入放出経路が並列に複数個形成されれ
ば、経路が一本しかない時よりも、同一の書込消去速度
の条件で、途中のエネルギー障壁を高くできるため、保
持時間をより改善できるという同様の効果が得られる。

【００６２】図９は、このような多重トンネル接合を有
するメモリの断面構造を表す模式図である。すなわち、
同図のメモリは、ひとつの上部ドット１５に対して、複
数の下部ドット１３Ｂと複数の下部ドット１３Ａとが複
数直列状に設けられ、複数の多重トンネル接合が形成さ
れている。

【００６３】図９に表したような構造の浮遊ゲートに有
するメモリは、例えば、以下に説明する第１実施例にお
いて、下部ドット２３を成すＳｉ（シリコン）層を２層
にすれば得られる。

【００６４】また、後に説明する第４実施例のように、
図１の基本構造が「入れ子状」に設けられた構造におい
ても、同様の効果があることは勿論である。この場合、
上部ドット５５と中間下部ドット５０との間で、Ｎ倍の
トンネル確率差に起因した中間下部ドット５０における
エネルギー障壁の増加が可能な上、中間下部ドット５０
と下部ドット５３との間でのＮ’倍のトンネル確率差に
起因して、下部ドット５３におけるエネルギー障壁の増
加も可能なため、より効率よく記憶保持特性を向上でき
る。

【００６５】以下、実施例を参照しつつ本発明の実施の
形態についてさらに詳細に説明する。

【００６６】（第１の実施例）まず、本発明の第１の実
施例として、複数個の下部Ｓｉドットの上に１個の上部
Ｓｉドットが積重なった量子ドット構造を有する浮遊ゲ
ート型メモリ装置について説明する。

【００６７】図１０は、本発明の第１の実施例にかかる
半導体装置の要部製造工程を表す工程断面図である。そ
の要部について説明すると、以下の如くである。

【００６８】まず、Ｓｉ（シリコン）基板２１上に厚さ
ｔｏｘ＝２ｎｍの熱酸化膜２２を形成し、その上にＣＶ
Ｄ（Chemical Vapor Deposition）法によりアモルファ
スシリコン（ａ−Ｓｉ）薄膜を約４ｎｍの膜厚に堆積す
る。次に、７００℃、３分間のドライ酸化処理によりａ
−Ｓｉ層の表面に２ｎｍの酸化膜２４を形成する。これ
により、ａ−Ｓｉ層の厚さは３ｎｍとなり、その上下両
側が厚さ２ｎｍの酸化膜で挟まれた構造が得られる。さ
らに、窒素雰囲気中で９００℃の高温アニールを行う
と、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン２
３からなるシリコン層となり、図１０（ａ）に表した構
造が得られる。

【００６９】次に、図１０（ｂ）に表したように、ＬＰ
ＣＶＤ（Low Pressure Chemical Vapor Deposition）法
により、粒径約８ｎｍの上部Ｓｉドット２５を形成す
る。

【００７０】次に、図１０（ｃ）に表したように、ＬＰ
ＣＶＤにより厚さ１０ｎｍの制御酸化膜２６を形成し、
さらにゲート電極となる厚さ２００ｎｍのｎ^＋ポリシリ
コン層をＣＶＤにより堆積し、ゲート電極２７をレジス
トパターンをマスクとすることにより形成する。さら
に、リン（Ｐ）をドーズ量１×１０^１５ｃｍ^−２、入射
エネルギー１５ＫｅＶの条件で注入し、９００℃でアニ
ールすることにより、ソース・ドレインとなるｎ^＋層２
８を形成する。

【００７１】このようにして、複数個の下部Ｓｉドット
２３の上に１個の上部Ｓｉドット２５が積重なった量子
ドット構造を有する浮遊ゲート型メモリ装置が形成でき
た。

【００７２】以上説明した第１実施例においては、アニ
ール時間によっては、下部Ｓｉドット２３同士の間にａ
−Ｓｉが残る場合もありうるが、上部ドット２５の下に
複数のＳｉ微結晶ドットが存在する位、多くの部分がＳ
ｉ微結晶と成っていれば良い。

【００７３】また、本実施例の場合、隣接する上部ドッ
ト２５同士の間にも下部ドット２３が存在しているが、
上部ドット２５の真下に複数個の下部ドット２３が存在
しているという構造上の特徴は同一であり、上部ドット
間の隙間に下部ドットがあっても本発明の効果は失われ
ることはない。

【００７４】（第２の実施例）次に、本発明の第２の実
施例として、隣接する上部ドット同士の間には下部ドッ
トが設けられないような半導体装置の製造方法について
説明する。

【００７５】図１１は、本実施形態の製造方法を表す要
部工程断面図である。

【００７６】まず、Ｓｉ基板３１上に厚さｔｏｘ ＝
２ｎｍの熱酸化膜３２を形成し、その上にＣＶＤ法によ
りアモルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積
する。 次に、７００℃、３分間のドライ酸化によりａ
−Ｓｉ層の表面に２ｎｍの酸化膜３４を形成する。これ
により、ａ−Ｓｉ層の厚さは３ｎｍとなり、その上下両
側を厚さ２ｎｍの酸化膜で挟まれた構造が得られる。さ
らに、窒素雰囲気中で９００℃の高温アニールを行う
と、ａ−Ｓｉ層は３ｎｍ程度のポリシリコングレイン３
３からなるシリコン層となる。

【００７７】さらに、図１１（ａ）に表したように、Ｌ
ＰＣＶＤにより、粒径１２ｎｍの上部Ｓｉドット３５を
形成する。

【００７８】次に、９００℃の水蒸気酸化により８ｎｍ
程度酸化すると、図１１（ｂ）に表したように、上部Ｓ
ｉドットの真下以外の部分にあった下部Ｓｉドット３３
は全て酸化膜となって消滅する。

【００７９】この後、図１１（ｃ）に表したように、Ｌ
ＰＣＶＤにより厚さ１０ｎｍの制御酸化膜３６を形成
し、さらにゲート電極となる厚さ２００ｎｍのｎ^＋ポリ
シリコン層をＣＶＤで堆積し、ゲート電極３７を、レジ
ストパターンをマスクとすることにより形成する。

【００８０】さらに、リン（Ｐ）をドーズ量１×１０
^１５ｃｍ^−２、入射エネルギー１５ＫｅＶの条件で注入
し、９００℃でアニールすることによりソース・ドレイ
ンとなるｎ^＋層３８が形成される。

【００８１】このようにして、複数個の下部Ｓｉドット
３３の上に１個の上部Ｓｉドット３５が積重なった量子
ドット構造を有する浮遊ゲート型メモリ装置が形成でき
た。

【００８２】なお、本実施例においては、隣接する上部
ドット３５同士の隙間の下部ドットを酸化により消滅さ
せたが、本発明はこれには限定されず、例えば、図１１
（ｄ）に表したように、ＲＩＥ（Reactive Ion Etchin
g）などの方法によりエッチング除去してもよい。

【００８３】（第３の実施例）次に、本発明の第３の実
施例として、本発明の半導体装置のもうひとつの製造方
法について説明する。

【００８４】図１２は、本実施例の半導体装置の製造方
法の要部を表す工程断面図である。

【００８５】まず、Ｓｉ基板４１上に厚さｔｏｘ＝２ｎ
ｍの熱酸化膜４２を形成し、その上にＣＶＤ法によりア
モルファスシリコン（ａ−Ｓｉ）薄膜を４ｎｍ堆積す
る。

【００８６】次に、７００℃、３分間のドライ酸化処理
により、ａ−Ｓｉ層の表面に２ｎｍの酸化膜４４を形成
する。これにより、ａ−Ｓｉ層の厚さは約３ｎｍとな
り、その上下両側が厚さ２ｎｍの酸化膜で挟まれた構造
が得られる。さらに、窒素雰囲気中で９００℃の高温ア
ニールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコ
ングレイン（微結晶）４３からなるシリコン層となる。
その際に、下部Ｓｉドットの間に少しａ−Ｓｉ４３ａが
残る程度の短めのアニール時間とすると、図１２（ａ）
に表した構造が得られる。

【００８７】その後、７００℃のドライ酸化を行うと、
微結晶４３は表面の応力により酸化が進みにくいので、
図１２（ｂ）に表したように、結晶化していない微結晶
の隙間のａ−Ｓｉ４３ａのみが酸化される。

【００８８】次に、図１２（ｃ）に表したように、ＬＰ
ＣＶＤ法により、粒径８ｎｍの上部Ｓｉドット４５を形
成し、その上にＬＰＣＶＤ法により厚さ１０ｎｍの制御
酸化膜４６を形成する。さらに、ゲート電極となる厚さ
２００ｎｍのｎ^＋ポリシリコン層をＣＶＤ法で堆積し、
ゲート電極４７をレジストパターンをマスクとすること
により形成する。また、リンをドーズ量１×１０^１５ｃ
ｍ^−２、入射エネルギー１５ＫｅＶの条件で注入し、９
００℃のアニール処理を施すことにより、ソース・ドレ
インとなるｎ^＋層４８を形成する。

【００８９】このようにして、複数個の下部Ｓｉドット
４３の上に１個の上部Ｓｉドット４５が積重なった量子
ドット構造を有する浮遊ゲート型メモリ装置が形成でき
た。

【００９０】なお、本実施例においても、第２実施例に
関して前述したように、隣接する上部ドット４５同士の
隙間の下にある下部ドット４３を、酸化またはエッチン
グにより無くすことができる。このようにすると、図１
２（ｄ）に表した構造が得られる。

【００９１】（第４の実施例）次に、本発明の第４の実
施例として、量子ドットが「入れ子状」に積層された構
造を有する半導体装置について説明する。

【００９２】図１３は、本実施例の半導体装置の製造方
法を表す要部工程断面図である。

【００９３】本実施例においてもまず、Ｓｉ基板５１の
上に厚さｔｏｘ＝２ｎｍの熱酸化膜５２を形成し、その
上にＣＶＤ法によりアモルファスシリコン（ａ−Ｓｉ）
薄膜を４ｎｍ堆積する。

【００９４】次に、７００℃、３分間のドライ酸化によ
りａ−Ｓｉ層の表面に２ｎｍの酸化膜５４を形成する。
これによりａ−Ｓｉ層の厚さは３ｎｍとなり、その上下
両側が厚さ２ｎｍの酸化膜で挟まれた構造が得られる。
その上に、ＣＶＤ法によりアモルファスシリコン（ａ−
Ｓｉ）薄膜を７ｎｍ堆積する。

【００９５】次に、７００℃、３分間のドライ酸化によ
りａ−Ｓｉ層の表面に２ｎｍの酸化膜５９を形成する。
これにより、図１３（ａ）に表したように、上側ａ−Ｓ
ｉ層の厚さは約６ｎｍとなり、その上下両側が厚さ２ｎ
ｍの酸化膜で挟まれた構造が得られる。

【００９６】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、図１３（ｂ）に表したように、ａ−Ｓｉ
層は３ｎｍ程度のポリシリコングレイン５３と６ｎｍ程
度のポリシリコングレイン５０とからなるシリコン層と
なる。

【００９７】次に、図１３（ｃ）に表したように、ＬＰ
ＣＶＤ法により、粒径１２ｎｍの上部Ｓｉドット５５を
形成する。さらに、ＬＰＣＶＤ法により厚さ１０ｎｍの
制御酸化膜５６を形成し、ゲート電極となる厚さ２００
ｎｍのｎ^＋ポリシリコン層をＣＶＤで堆積し、ゲート電
極５７を、レジストパターンをマスクとすることにより
形成する。さらに、リンをドーズ量１×１０^１５ｃｍ
^−２、入射エネルギー１５ＫｅＶの条件で注入し、９０
０℃のアニールを施すことによりソース・ドレインとな
るｎ^＋層５８を形成することできる。

【００９８】このようにして、図１３（ｃ）に表したよ
うに、複数個の下部Ｓｉドット５３の上に１個の中間Ｓ
ｉドット５０が積重なった量子ドット構造を有し、さら
に複数個の中間Ｓｉドット５０の上に１個の上部Ｓｉド
ット５５が積重なった量子ドット構造を有する「入れ子
状」の浮遊ゲート型メモリ装置が形成できた。

【００９９】本実施例においても、第２実施例に関して
前述したように、上部ドット５５の隙間にある中間ドッ
ト５０や、その中間ドット５０同士の隙間にある下部ド
ット５３を酸化またはエッチングにより無くしてもよ
い。このようにすると、図１３（ｄ）に表した構造が得
られる。

【０１００】中間Ｓｉドット５０同士の間には、アニー
ル時間によってはａ−Ｓｉが残る場合もありうるが、上
部ドットの下に複数のＳｉ微結晶ドットが存在する位、
多くの部分がＳｉ微結晶となっていれば良い。また第３
実施例に関して前述したように、中間ドット５０や下部
ドット５３の隙間に残ったａ−Ｓｉ部を７００℃のドラ
イ酸化で酸化してもよい。

【０１０１】（第２の実施の形態）次に、本発明の第２
の実施の形態として、量子ドットの上下のトンネル酸化
膜の「厚み」が異なる半導体装置について説明する。

【０１０２】図１４は、本実施形態の浮遊ゲート型メモ
リ装置の浮遊ゲート構造を表す断面図である。

【０１０３】すなわち、本実施形態のメモリ装置は、シ
リコン基板６１の表面に下側トンネル酸化膜６２が形成
され、その上に、下部Ｓｉ（シリコン）量子ドット６
３、上側トンネル酸化膜６４、上部Ｓｉ量子ドット６
５、制御酸化膜６６、ゲート電極６７がこの順に積層さ
れている。また、この積層構造の両側には、ソース／ド
レイン領域６８が形成されている。

【０１０４】本実施形態の浮遊ゲート型メモリも、ゲー
ト酸化膜中に「クーロンブロッケイド条件（電子一個の
充電エネルギーが熱揺らぎよりも大きいこと）」を満た
す下部Ｓｉ量子ドット６３を挟んだ二重トンネル接合を
介して、Ｓｉ基板６１の表面と上部Ｓｉ量子ドット６５
との間で情報電子の入出が可能とされている。

【０１０５】つまり、記憶保持状態においては、上部Ｓ
ｉドット６５とＳｉ基板６１との間に下部Ｓｉドット６
３でのクーロンブロッケイド効果と量子閉じ込め効果に
よるエネルギー障壁が形成され、簡単には情報電子の出
入りができなくなり、記憶保持時間が上がる。下部Ｓｉ
ドット６３の粒径を微小化することによってエネルギー
障壁を上げてやれば指数関数的にトンネル確率が減少す
るため、極めて効率良く保持特性を改善できる。

【０１０６】そしてさらに、本実施形態においては、下
部量子ドット６５の上下に設けられたトンネル酸化膜の
うち、下側トンネル酸化膜６２の厚みが、上側トンネル
酸化膜６４よりも厚くなるように形成されている。

【０１０７】具体的には、例えば、シリコン基板６１の
表面に設けられた下側トンネル酸化膜６２の厚さｔｏｘ
を３．０７ｎｍとし、その上に直径５ｎｍ程度の下部Ｓ
ｉ量子ドット６３を設け、その真上に、厚みが１．５３
５ｎｍの上側トンネル酸化膜６４を設ける。この上に設
けられる上部量子ドット６５の直径は、例えば、１０ｎ
ｍ程度とすることができる。

【０１０８】このゲート構造の上に制御酸化膜６６を介
して、ｎ^＋型ポリシリコンなどからなるゲート電極６７
を設け、基板６１の両側にソース／ドレイン領域６８を
設けることにより、浮遊ゲート型Ｓｉドットメモリ装置
となる。

【０１０９】本実施形態の量子ドット構造では、図２２
に例示したような比較例とは異なり、二重トンネル酸化
膜のチャネル側に近接して設けられる下側トンネル酸化
膜６２の方が、上側トンネル酸化膜６４よりも厚く形成
されている。このため、上下のトンネル酸化膜の膜厚が
同様である場合と比べると、電荷保持状態において、Ｓ
ｉ量子ドット６２における記憶保持特性の悪化の主原因
であるキャリア放出が効率よく抑制されるので、記憶保
持特性が向上する。本実施形態における二重トンネル接
合のトンネル抵抗の和は、図２２に表した比較例におい
て上下のトンネル酸化膜１０２、１０４の膜厚をともに
３ｎｍとした場合と同じであるため、書込消去速度は同
じである。

【０１１０】つまり、本実施形態によれば、上下２つの
トンネル抵抗の和をほぼ等しくするという条件のもと
に、これらトンネル酸化膜の内の電荷供給部（チャネ
ル）側が厚い非対称二重接合とすることで、書込消去速
度を実質的に変えることなく、記憶保持時間を改善する
ことが可能となる。

【０１１１】なおここで、本実施形態においては、第１
実施形態の如く一つの上部量子ドット６５の下に複数の
下部量子ドット６２を設ける必要は必ずしもなく、一つ
の上部量子ドット６５の下に一つの下部量子ドット６２
のみを設けてもよい。

【０１１２】以下、本実施形態において得られる作用効
果について、具体例を挙げつつさらに詳細に説明する。
本実施形態においては、浮遊ゲート型メモリ素子の二
重トンネル酸化膜のうちで、電荷供給部であるチャネル
側の下側トンネル酸化膜６２の厚みを、例えば３．０７
ｎｍ程度とし、一方、電荷蓄積部（例えば上部Ｓｉドッ
ト６５）側の上側トンネル膜６４の厚みを１．５３５ｎ
ｍ程度とすることができる。つまり、上側トンネル酸化
膜６４よりも下側トンネル酸化膜６２のほうが２倍程度
も厚い非対称の二重トンネル接合とする。

【０１１３】まず、このような非対称二重トンネル接合
における記憶保持について説明する。Ｓｉ量子ドット
や、ＳｉＮにおける原子間結合の欠陥（ダングリングボ
ンド）による電子捕捉準位のように、ナノメートル程度
の非常に小さな電荷蓄積部を用いた浮遊ゲートメモリの
記憶保持については、キャリア注入の際には、これら微
小電荷蓄積部の真下の注入キャリア存在確率が、サブス
レッショルド領域において著しく減ることで注入律速が
起こるため、キャリア放出の方がより大きな記憶保持悪
化の原因となる。

【０１１４】図１５は、Ｓｉドットメモリにおけるキャ
リアの注入と放出特性を例示したグラフ図である。同図
から分かるように、Ｓｉドットメモリでは、記憶保持で
の電流ＯＮ／ＯＦＦ比の悪化は、一般に電子（キャリ
ア）放出側の方が多くを負っていることが多い。従っ
て、キャリア注入よりもキャリア放出を、より抑えるこ
とができれば、より効率よく記憶保持特性を改善するこ
とが可能となる。

【０１１５】図１６は、上下トンネル膜厚を対称とした
場合と非対称とした場合の、キャリア注入と放出のリー
クを説明する概念図である。

【０１１６】記憶保持の状態での実効的エネルギー障壁
高さは、図１６に表したように、同じ情報電荷リークを
促すエネルギー差ΔＶに対して、対称型（左側）では注
入・放出時どちらもΔＥ−ΔＶ／２であるのに対し、本
発明の非対称型二重トンネル接合（右側）では、注入時
のΔＥ−２ΔＶ／３よりも放出時のΔＥ−ΔＶ／３のほ
うが実効的に高くなる。つまり、上下トンネル膜厚が対
称な場合においては、注入・放出どちらも記憶保持がｅ
ｘｐ［（ΔＥ−ΔＶ／２）／ｋＴ］倍になるのに対して
（ここで、ｋはボルツマン定数、Ｔは温度である）、本
発明の非対称型の場合は、キャリア注入はｅｘｐ［（Δ
Ｅ−２ΔＶ／３）／ｋＴ］倍と劣るが、記憶保持悪化の
主要因であるキャリア放出がｅｘｐ［（ΔＥ−ΔＶ／
３）／ｋＴ］倍と優れていることが分かる。。

【０１１７】図１７は、対称型及び非対称型のおけるキ
ャリア注入・放出特性を表すグラフ図である。すなわ
ち、同グラフ中で、上方に水平方向に伸びる３つの特性
線がキャリア注入特性を表し、左下から右上に伸びる３
つの特性線がキャリア放出特性を表す。図１７から分か
るように、本発明による非対称構造によれば、キャリア
の放出時間が長くなり、記憶保持特性がより向上する。

【０１１８】次に書込・消去速度について説明する。ト
ンネル抵抗のトンネル酸化膜厚Ｔｏｘ依存は、次式によ
り近似することができる。 ｅｘｐ［４π（２ｍＨ）^１／２×Ｔｏｘ／ｈ］＝１０Ｔ
ｏｘ／（０．２３ｎｍ） ここで、ｍは電子実効質量で２．７×１０^−３１Ｋｇ程
度、また、Ｈは酸化膜の障壁高さ３．１ｅＶ、ｈはプラ
ンク定数である。

【０１１９】よって厚さ３．０７ｎｍの下側トンネル酸
化膜６２のトンネル抵抗は、厚さが３ｎｍ酸化膜のそれ
の２倍であり、厚さ１．５３５ｎｍの上側酸化膜６４の
トンネル抵抗はそれに比して無視できるほど小さい。そ
の結果、二重のトンネル酸化膜の抵抗の和は、本発明
（非対称）と従来技術（対称）の上下とも３ｎｍのもの
とで同じであり、書込・消去速度は実質的に変化しな
い。

【０１２０】つまり上下の２つのトンネル酸化膜のトン
ネル抵抗の和が等しいという条件のもとでは、トンネル
酸化膜のうちのチャネル側が厚い非対称二重接合とする
ことで、書込消去速度を全く変えることなく、記憶保持
時間を改善することが可能となる。

【０１２１】以上説明したように、本発明のトンネル膜
厚を非対称にした二重ドットメモリでは、従来技術の対
称な構造のものと比較して、書込消去速度を失うことな
く記憶保持を向上させることができる。

【０１２２】本発明の効果が実際にメモリ特性で有効に
機能するためには、図１４に例示したような非対称二重
トンネル接合と微小電荷蓄積部（上部Ｓｉドット６５）
という構造単位が、チャネル上にある程度の面密度で存
在することが望ましい。メモリ効果は、上部ドット６５
の情報電荷によるクーロン遮蔽によりチャネル電流が減
少することにより発現する。よって、隣接する上部ドッ
ト６５間の平均距離が、クーロン遮蔽長（おおよそ１５
ｎｍ程度である）の倍よりも大きいとチャネル面上にク
ーロン遮蔽を受けない部分が現れ、メモリ効果が十分発
現しないことになる。

【０１２３】つまり、（非対称二重トンネル接合＋微小
電荷蓄積部）という構造単位が、面密度に換算して、１
／（３０ｎｍ）^２〜１×１０１１ｃｍ^−２以上存在する
ことが望ましい。但し、チャネル幅がクーロン遮蔽長程
度まで細いような場合であれば、この構造単位が最低１
個でもメモリ効果に寄与可能なのでこの限りではない。

【０１２４】以下、本発明の第２実施形態に基づき、チ
ャネル側のトンネル酸化膜厚の方が、電荷蓄積部側のト
ンネル酸化膜厚よりも厚く構成されている非対称二重ト
ンネル接合を有する半導体メモリ装置について、第５乃
至第７の実施例を参照しつつさらに詳細に説明する。

【０１２５】（第５の実施例）図１８は、本発明の第５
の実施例の半導体装置の製造方法の要部を表す工程断面
図である。

【０１２６】本実施例においてはまず、Ｓｉ基板７１の
上に厚さｔｏｘ＝３．０７ｎｍの熱酸化膜７２を形成
し、その上にＣＶＤ法によりアモルファスシリコン（ａ
−Ｓｉ）薄膜７０を６ｎｍ堆積する。次に、７００℃、
１分間のドライ酸化によりａ−Ｓｉ層７０の表面に１．
５３５ｎｍの酸化膜７４を形成する。これによりａ−Ｓ
ｉ層７０の厚さは、およそ５ｎｍとなり、その上下に各
々厚さ１．５３５ｎｍ、３．０７ｎｍの酸化膜７４、７
２が設けられた構造が得られる。その後、ＬＰＣＶＤに
より粒径が１５ｎｍ程度の上部Ｓｉドット７５を形成す
ることにより、図１８（ａ）に表した構造が得られる。

【０１２７】次に、９００℃の水蒸気酸化により１０ｎ
ｍ程度酸化すると、上部Ｓｉドット７５の真下にのみ粒
径５ｎｍ程度の下部Ｓｉドット７３が残り、それ以外の
ａ−Ｓｉ薄膜７０は酸化されて、図１８（ｂ）に表した
構造が得られる。

【０１２８】さらに、ＬＰＣＶＤ法により厚さ１０ｎｍ
の制御酸化膜７６を形成する。そして、その上にゲート
電極となる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣ
ＶＤで堆積しレジストパターン（図示せず）をマスクと
することによりパターニングしてゲート電極７７を形成
する。さらに、リン（Ｐ）を、例えばドーズ量１×１０
^１５ｃｍ^−２、入射エネルギー１５ＫｅＶの条件で注入
し、９００℃でアニールを施すことより、図１８（ｃ）
に表したように、ソース・ドレイン領域となるｎ＋型領
域７８を形成することができる。

【０１２９】以上説明したように、本実施例によれば、
チャネル側のトンネル酸化膜７２の厚みが約３．０７ｎ
ｍで、電荷蓄積部側のトンネル酸化膜７４の厚みが約
１．５３５ｎｍの、非対称二重トンネル接合を有する二
重量子ドット構造を形成することができる。

【０１３０】本実施例においては、上部量子ドット７５
は、その位置が規則正しく並んでるものでもよく、また
はチャネル上に上部ドット７５が１個しかない単一ドッ
トメモリ構造のものでもよい。また、上述の具体例の場
合、上部ドット７５同士の隙間の部分の下部ドットを酸
化プロセスにより消失させているが、この代わりに、上
部ドット７５をマスクとするＲＩＥのようなエッチング
により下部ドットを消失させることもできる。

【０１３１】なお、好適なメモリ動作のために要求され
る量子ドットの面密度は、１×１０ ^１１ｃｍ^−２〜（３
０ｎｍ）^−２以上であるが、３０ｎｍ四方の面積に一個
以上のドットが入らなければこれが実現できない。上部
量子ドット７５の粒径が３０ｎｍ以下であれば、１×１
０^１１ｃｍ^−２以上の面密度が得られる点でも、その粒
径は３０ｎｍ以下とすることが望ましい。

【０１３２】（第６の実施例）次に、本発明の第６の実
施例について説明する。

【０１３３】図１９は、本発明の第６の実施例の半導体
装置の製造方法の要部を表す工程断面図である。

【０１３４】本実施例においてもまず、Ｓｉ基板８１の
上に厚さｔｏｘ＝３．０７ｎｍの熱酸化膜８２を形成
し、その上にＣＶＤ法によってアモルファスシリコン
（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。次に、７００℃、
１分間のドライ酸化によりａ−Ｓｉ層の表面に１．５３
５ｎｍの酸化膜８４を形成する。これにより、ａ−Ｓｉ
層の厚さはおよそ３ｎｍとなり、その上下を各々厚さ
１．５３５ｎｍ、３．０７ｎｍの酸化膜で挟まれた構造
が形成される。

【０１３５】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコン
グレイン８３からなるシリコン層となり、図１９（ａ）
に表した構造が得られる。

【０１３６】その後、ＬＰＣＶＤ法により、粒径８ｎｍ
の上部Ｓｉドット８５を形成することにより、図１９
（ｂ）に表した構造が得られる。

【０１３７】さらに、ＬＰＣＶＤ法により厚さ１０ｎｍ
の制御酸化膜８６を形成し、さらにゲート電極となる厚
さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤ法で堆積
し、レジストパターン（図示せず）をマスクとすること
によりゲート電極８７を形成する。その後、リン（Ｐ）
を、例えばドーズ量１×１０^１５ｃｍ^−２、入射エネル
ギー１５ＫｅＶの条件で注入し、９００℃でアニールす
ることにより、ソース・ドレイン領域となるｎ^＋型領域
８８を形成することで、図１９（ｃ）に表したように、
本発明の第２実施形態の非対称二重量子ドット構造を有
する半導体メモリ装置が形成される。

【０１３８】本実施例では、隣接する上部ドット８５同
士の隙間の下側にも下部ドット８３が存在しているが、
それによって本実施形態の効果が失われることはない。
あるいは、図１１に関して前述した第２実施例のよう
に、隙間の部分の下部ドット群を酸化またはＲＩＥによ
って消失させてもよい。

【０１３９】下部Ｓｉドット８３同士の間には、アニー
ル時間によってはａ−Ｓｉが残る場合もありうるが、多
くの部分がＳｉ微結晶となっていれば問題ない。また、
図１２に関して前述した第３実施例のように、下部Ｓｉ
ドット間に残ったアモルファス部を酸化により消失させ
ることもできる。

【０１４０】本実施例においても、上部量子ドット８５
は、位置的に規則正しく並んでいるものでもよく、チャ
ネル上に上部ドット８５が１個しかない単一ドットメモ
リ構なお、好適なメモリ動作のために要求される量子ド
ットの面密度は、１×１０ ^１１ｃｍ^−２〜（３０ｎｍ）
^−２以上であるが、３０ｎｍ四方の面積に一個以上のド
ットが入らなければこれが実現できない。上部量子ドッ
ト８５の粒径が３０ｎｍ以下であれば、１×１０^１１ｃ
ｍ^−２以上の面密度が得られる点でも、その粒径は３０
ｎｍ以下とすることが望ましい。

【０１４１】（第７の実施例）次に、本発明の第７の実
施例について説明する。

【０１４２】図２０は、本発明の第７の実施例の半導体
装置の製造方法の要部を表す工程断面図である。

【０１４３】本実施例においてもまず、Ｓｉ基板９１の
上に厚さｔｏｘ＝３．０７ｎｍの熱酸化膜９２を形成
し、その上にＣＶＤ法によってアモルファスシリコン
（ａ−Ｓｉ）薄膜を４ｎｍ堆積する。次に、７００℃、
１分間のドライ酸化によりａ−Ｓｉ層の表面に１．５３
５ｎｍの酸化膜９４を形成する。これにより、ａ−Ｓｉ
層の厚さはおよそ３ｎｍとなり、その上下を各々厚さ
１．５３５ｎｍ、３．０７ｎｍの酸化膜で挟まれた構造
が形成される。

【０１４４】次に、窒素雰囲気中で９００℃の高温アニ
ールを行うと、ａ−Ｓｉ層は３ｎｍ程度のポリシリコン
グレイン（９３からなるシリコン層となり、図２０
（ａ）に表した構造が得られる。

【０１４５】その後、浮遊電極部の形成のため、図２０
（ｂ）に表したように、厚さ５ｎｍの窒化シリコン（Ｓ
ｉＮ）膜９５をＬＰＣＶＤ法により堆積する。これによ
り、ＳｉＮ膜９５の界面あるいは内部に、原子間結合の
欠陥（ダングリングボンド）が多数形成され、これらに
より形成される電子捕捉準位を電荷蓄積部とすることが
できる。

【０１４６】その上に、ＬＰＣＶＤ法により、厚さ５ｎ
ｍの制御酸化膜９６を形成する。さらに、ゲート電極と
なる厚さ２００ｎｍのｎ^＋型ポリシリコン層をＣＶＤ法
により堆積し、レジストパターンをマスクとすることに
よりゲート電極９７を形成する。そして、リン（Ｐ）
を、例えばドーズ量１×１０^１５ｃｍ^−２、入射エネル
ギー１５ＫｅＶの条件で注入し、１０００℃で１０秒間
程度の高速アニールを施すことにより、ソース・ドレイ
ン領域となるｎ^＋型領域９８を形成する。

【０１４７】このようにして、図２０（ｃ）に表したよ
うに、チャネル側のトンネル酸化膜９２の方が、電荷蓄
積部側のトンネル酸化膜９４よりも厚く形成された非対
称二重トンネル接合を有する半導体メモリ装置が形成で
きる。

【０１４８】本実施例においては、制御酸化膜９６を省
略して、ＳｉＮ膜９５の上に直接ゲート電極９７を積ん
だ構造としてもよい。

【０１４９】または、ＳｉＮ膜９５は、連続的な一つな
がりの膜である必要は無く、図２０（ｄ）に例示したよ
うに、１０ｎｍ程度の微小ＳｉＮ粒子９９の集合体とし
てもよい。この時、前述した第２実施例あるいは第５実
施例のように、微小ＳｉＮ粒子９９の真下にのみ下部Ｓ
ｉドット９３が設けられた構造としてもよい。また、微
小ＳｉＮ粒子９９は、その位置的に規則正しく並んでい
るものでもよく、単一ドット構造のものでもよい。

【０１５０】以上、本発明の第１及び第２の実施の形態
について、具体例を参照しつつ詳細に説明した。しか
し、本発明はこれらの具体例に限定されるものではな
い。

【０１５１】例えば、前述した第１乃至第７実施例にお
いては、半導体材料としてシリコンを用いているが、本
発明は、他の半導体材料を用いても同様に実施可能であ
り、ゲルマニウムや各種の化合物半導体などを用いるこ
とができる。

【０１５２】また、第１乃至第７実施例においては、ト
ンネル絶縁膜として酸化シリコンを用いたが、その他の
絶縁性物質を用いても本発明を同様に実施可能であり、
同様の作用効果を得ることができる。

【０１５３】また、第１乃至第７実施例では、薄いトン
ネル酸化膜に挟まれた充放電経路上の微小粒子をＳｉナ
ノ微結晶としたが、他の導電性材料であっても同様の効
果が得られる。

【０１５４】さらに、第１乃至第７実施例においては、
浮遊ゲートへの情報電荷の供給源はチャネル半導体であ
るが、制御ゲート電極のｎ^＋シリコンを供給源としても
同様の効果が得られる。

【０１５５】また、第１乃至第７実施例においては、ｎ
型ＭＯＳＦＥＴに基づく浮遊ゲートメモリを例に挙げた
が、本発明は、ｐ型ＭＯＳＦＥＴに基づくメモリ素子に
も同様に適用可能である。

【０１５６】さらに、第１乃至第７実施例においては、
下部Ｓｉドットの形成にａ−Ｓｉ薄膜の高温アニールに
よる微結晶化を利用しているが、それ以外にも、ＬＰＣ
ＶＤ法で粒径の小さい下部Ｓｉドットをウェーハ上に多
数降らせて作成しても良い。ただしその場合、粒径の数
倍大きな上部Ｓｉドットをそれらの上に堆積する際に、
図１に表したように、その真下に複数個の下部ドットが
存在するくらい高密度に下部ドットを形成しなければな
らない。

【０１５７】また、第１乃至第７実施例において、上部
量子ドットの形成位置は、ランダムでも規則正しく配列
したものでもよい。

【０１５８】さらに、第１乃至第７の実施例において
は、素子サイズが微小になれば、チャネル上に上部ドッ
トが１個しかない単一ドットメモリ構造のものでも可能
である。

【０１５９】また、第５乃至第７実施例では、トンネル
膜厚の非対称の構成について２：１の膜厚比の場合を例
に挙げたが、チャネル側がより厚いものであれば他の比
率でも、それに応じた同様の効果が得られる。

【０１６０】また、第５乃至第７実施例において、上下
トンネル酸化膜の非対称構造を形成する手段としては、
膜厚を調節するのみならず、互いに誘電率εの相異なる
材料を使い分けて上下のトンネル絶縁膜を形成してもよ
い。このようにしても、実効酸化膜厚を変化させたこと
と同様の効果が得られる。

【０１６１】また、第５乃至第７実施例においては、
「微小粒子とそれを挟む二重トンネル接合」を介して充
放電されるメモリ素子を例示したが、図２１に例示した
ように多重トンネル接合を介して充放電する構成におい
ても、チャネル側のトンネル膜をより厚くすることによ
り、同様の効果が得られる。

【０１６２】

【発明の効果】以上詳述したように、本発明の第１の実
施の形態によれば、一つの上部ドットに対して複数の下
部ドットを積層させる構造を提供することにより、例え
ば、これをメモリに応用した場合には、上部ドットとチ
ャネル間の情報電子の注入放出経路が並列に複数個（Ｎ
個）になるので、経路が１つの場合よりも、書込消去速
度を劣化させずに、下部ドット内でのエネルギー障壁を
大きくでき、よって記憶保持時間をより効率的に改善で
きる。

【０１６３】また、本発明の第２の実施の形態によれ
ば、量子ドットを挟む上下のトンネル膜の膜厚あるいは
誘電率を非対称とすることにより、書込消去速度を劣化
させることなく電荷保持特性を向上させることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の、複数個の下部Ｓｉドットの上に１個
の上部Ｓｉドットが積重なった量子ドット構造を有する
浮遊ゲート型メモリ装置の断面図である。

【図２】１層のトンネル酸化膜のみの一重Ｓｉドットメ
モリと、下部Ｓｉドットと上部Ｓｉドットが積重なった
二重ドットメモリの、記憶保持状態でのエネルギーバン
ド図である。

【図３】１層のトンネル酸化膜のみの一重Ｓｉドットメ
モリと、下部Ｓｉドットと上部Ｓｉドットが積重なった
二重ドットメモリの、書込状態でのエネルギーバンド図
である。

【図４】一つの上部ドットに対して下部ドットが一個の
みの二重ドットメモリの、１層のトンネル酸化膜のみの
一重Ｓｉドットメモリに対する、保持時間改善と書込消
去速度劣化を表すグラフ図である。

【図５】本発明による、複数個の下部Ｓｉドットの上に
１個の上部Ｓｉドットが積重なった量子ドット構造を有
する浮遊ゲート型メモリにおける、同一書込消去速度で
の、下部ドット数に対するエネルギー障壁高の変化を表
すグラフ図である。

【図６】本発明による、複数個の下部Ｓｉドットの上に
１個の上部Ｓｉドットが積重なった量子ドット構造を有
する浮遊ゲート型メモリにおける、同一書込消去速度で
の、下部ドット数に対する保持時間改善の変化を表すグ
ラフ図である。

【図７】情報電荷の注入放出経路を一個とした場合の多
重ドット構造の断面図である。

【図８】本発明による、注入放出経路が複数個ある時の
多重ドット構造の断面図である。

【図９】本発明の注入放出経路が複数個ある時の多重ド
ット構造を、浮遊ゲート部に有している半導体メモリ素
子の断面図である。

【図１０】本発明の第１の実施例の半導体装置の製造方
法を表す要部工程断面図である。

【図１１】本発明の第２の実施例の半導体装置の製造方
法を表す要部工程断面図である。

【図１２】本発明の第３の実施例の半導体装置の製造方
法を表す要部工程断面図である。

【図１３】本発明の第４の実施例の半導体装置の製造方
法を表す要部工程断面図である。

【図１４】本発明の第２実施形態の浮遊ゲート型メモリ
装置の浮遊ゲート構造を表す断面図である。

【図１５】Ｓｉドットメモリにおけるキャリアの注入と
放出特性を例示したグラフ図である。

【図１６】上下トンネル膜厚を対称とした場合と非対称
とした場合の、キャリア注入と放出のリークを説明する
概念図である。

【図１７】対称型及び非対称型のおけるキャリア注入・
放出特性を表すグラフ図である。

【図１８】本発明の第５の実施例の半導体装置の製造方
法の要部を表す工程断面図である。

【図１９】本発明の第６の実施例の半導体装置の製造方
法の要部を表す工程断面図である。

【図２０】本発明の第７の実施例の半導体装置の製造方
法の要部を表す工程断面図である。

【図２１】多重トンネル接合を表す概念図である。

【図２２】１個の上部Ｓｉドットに対して下部Ｓｉドッ
トが１個しかない二重量子ドット構造と、それを浮遊ゲ
ート部に有する半導体メモリ素子の断面図である。

【図２３】１層のトンネル酸化膜のみからなる一重Ｓｉ
ドットメモリ装置の断面図である。

【符号の説明】

１１、２１、３１、４１、５１ Ｓｉ基板 １２、２２、３２、４２、５２ トンネル酸化膜 １３、２３、３３、４３、５３ 下部Ｓｉ量子ドット １４、２４、３４、４４、５４ 上段トンネル酸化膜 １５、２５、３５、４５、５５ 上部Ｓｉ量子ドット １６、２６、３６、４６、５６ 制御酸化膜 １７、２７、３７、４７、５７ ゲート電極 １８、２８、３８、４８、５８ ソース／ドレイン ５０ 中間Ｓｉ量子ドット ５９ 最上段トンネル酸化膜 ６１、７１、８１、９１、１０１ Ｓｉ基板 ６２、７２、８２、９２、１０２ 下側トンネル酸化膜 ６３、７３、８３、９３、１０３ 下部Ｓｉ量子ドット ６４、７４、８４、９４、１０４ 上側トンネル酸化膜 ６５、７５、８５、９５、１０５ 上部Ｓｉ量子ドット ６６、７６、８６、９６、１０６ 制御酸化膜 ６７、７７、８７、９７、１０７ ゲート電極 ６８、７８、８８、９８、１０８ ソース／ドレイン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 EP09 EP13 EP17 EP22 EP27 EP43 ER03 ER14 ER21 JA33 5F101 BA07 BA16 BA45 BA52 BA54 BB02 BC01 BE07 BF02

Claims (12)

【特許請求の範囲】
1. 【請求項１】半導体または導体と、 前記半導体または導体の表面上に設けられた第１のトン
   ネル絶縁膜と、 前記第１のトンネル絶縁膜の上に設けられた複数の下部
   量子ドットと、 前記下部量子ドットの上に設けられた第２のトンネル絶
   縁膜と、 前記第２のトンネル絶縁膜の上に設けられ前記下部量子
   ドットよりもサイズが大きい上部量子ドットと、 を備え、 前記上部量子ドットの下に複数の前記下部量子ドットが
   配置されてなることを特徴とする半導体装置。
2. 【請求項２】前記半導体または導体の前記表面に対して
   前記上部量子ドットを投影した空間内に、少なくとも２
   以上の前記下部量子ドットが包含されてなることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】前記複数の下部量子ドット同士の間隙は絶
   縁体により充填され、前記上部量子ドットと前記半導体
   または導体との間における電荷の移動は、前記下部量子
   ドットを経由するものに実質的に限られることを特徴と
   する請求項１または２に記載の半導体装置。
4. 【請求項４】前記上部量子ドットに情報電荷を蓄積し、 前記半導体または導体から前記下部量子ドットを介して
   前記上部量子ドットに対する前記情報電荷の書込と消去
   とを行うことを特徴とする請求項１〜３のいずれか１つ
   に記載の半導体装置。
5. 【請求項５】前記上部量子ドットは、前記第２のトンネ
   ル絶縁膜の上において１×１０^１１ｃｍ^−２以上の面密
   度で設けられたことを特徴とする請求項１〜４のいずれ
   か１つに記載の半導体装置。
6. 【請求項６】前記下部量子ドットは、クーロンブロッケ
   イド条件を満たすサイズであることを特徴とする請求項
   １〜５のいずれか１つに記載の半導体装置。
7. 【請求項７】前記上部量子ドットの粒径は、３０ｎｍ以
   下であることを特徴とする請求項１〜６のいずれか１つ
   に記載の半導体装置。
8. 【請求項８】請求項１〜７のいずれか１つに記載の半導
   体装置を製造する製造方法であって、 両側を絶縁膜で挟まれた非晶質シリコン薄膜に熱処理を
   施すことにより、前記複数の下部量子ドットを形成する
   工程を備えたことを特徴とする半導体装置の製造方法。
9. 【請求項９】電荷の蓄積が可能な電荷蓄積部と、 チャネルを有する半導体と、 前記電荷蓄積部と前記チャネルとの間に設けられ前記電
   荷蓄積部と前記チャネルとの間の電荷の移動を制御する
   ゲートと、 を備え、 前記ゲートは、クーロンブロッケイド条件を満たす少な
   くとも１つの導電性粒子と、前記導電性粒子を挟む少な
   くとも二つのトンネル絶縁膜と、を有し、 前記二つのトンネル絶縁膜のうちの前記チャネル側のト
   ンネル絶縁膜の方が前記電荷蓄積部側のトンネル絶縁膜
   よりも実効トンネル膜厚が厚いものとされたことを特徴
   とする半導体装置。
10. 【請求項１０】前記電荷蓄積部は、粒径が３０ｎｍ以下
    の量子ドットであることを特徴とする請求項９記載の半
    導体装置。
11. 【請求項１１】前記電荷蓄積部は、原子間結合の欠陥に
    より形成された電荷捕捉準位であることを特徴とする請
    求項９記載の半導体装置。
12. 【請求項１２】前記電荷蓄積部の面密度は、１×１０
    ^１１ｃｍ^−２以上であることを特徴とする請求項１０ま
    たは１１に記載の半導体装置。