JP4681530B2 - ナノ結晶シリコン量子ドットメモリ装置の形成方法 - Google Patents

ナノ結晶シリコン量子ドットメモリ装置の形成方法 Download PDF

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Description

本発明は、集積回路（ＩＣ）の製造に関し、特に、ナノ結晶量子ドットメモリ膜を用いたフラッシュメモリ装置に関する。
フラッシュメモリは不揮発性であるため、メモリ状態を維持するために電力を必要としない。フラッシュメモリはリードアクセスタイムが比較的速く、しかもハードディスクよりもショックに強い。典型的なフラッシュメモリシステムでは、一度に１箇所しか消去または書き込みができない。従って、１回の書き込みと同時に複数の読み出しが可能なシステム構成であれば、システム全体の処理速度を上げることができる。
フラッシュメモリには、各セルで使用される論理ゲートによってＮＯＲ型とＮＡＮＤ型の２つの型がある。このタイプのメモリの主要な問題点の一つは、消去動作を多数繰り返すと、データを記憶するための電荷蓄積構造の周囲の絶縁性あるいはトンネル酸化膜に支障が出るためにセルが「劣化する」ことである。典型的なフラッシュメモリ装置が劣化する消去／書き込み動作の回数は、ＮＯＲ型の場合は１０，０００〜１００，０００回であり、ＮＡＮＤ型の場合１，０００，０００回である。
フラッシュメモリは基本的に、ゲートとソース／ドレイン端子との間に浮遊する付加的な導電体を備えたＮＭＯＳトランジスタである。この形態は、Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ａｖａｌａｎｃｈｅ−Ｉｎｊｅｃｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＦＡＭＯＳ）トランジスタと呼ばれる。
フラッシュメモリは、「セル」と呼ばれるフローティングゲートトランジスタのアレイに情報を記憶する。従来技術では各セルは１ビットの情報を記憶する。フローティングゲートＭＯＳＦＥＴ内部の主要部品は、コントロールゲート、フローティングゲート、及び、薄い酸化膜である。フローティングゲートＭＯＳＦＥＴに電荷が与えられると、電荷はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングとして知られる過程を経て、絶縁性の薄い酸化膜に捕らえられる。多値セルメモリ装置とも呼ばれる更に新しいフラッシュメモリ装置では、セルのフローティングゲートに蓄えられる電荷の数を変化させることによって、セル当たり１ビット超の情報を記憶することが可能である。
ＮＯＲ型フラッシュメモリでは、各セルは従来のＭＯＳＦＥＴと似ているが、ゲートを１つだけではなく２つ持つ点が異なる。２つのゲートのうち、１つは従来のＭＯＳトランジスタにもあるコントロールゲートであるが、もう１つは酸化膜によって周囲全てが絶縁されたフローティングゲートである。フローティングゲートはコントロールゲートと基板の間にある。フローティングゲートは絶縁性の酸化膜によって分離されているため、フローティングゲート内部の全ての電荷は捕獲されており、情報保存部として機能する。電荷がフローティングゲート内にある時、電荷によってコントロールゲートから生じる電界が変化し（一部は消失する）、それによってセルの閾値電圧（Ｖｔ）が変化する。従って、コントロールゲートに特定の電圧を印加してセルが読み出される時、電流が流れるかどうかは、セルの閾値電圧によって決まる。セルの閾値電圧は、フローティングゲートにある電荷の数によって制御される。この電流の有無が検知され、データの“１”と“０”に変換されて、記憶された情報が再生される。セル当たり１ビット超の情報を記憶する多値セルメモリ装置では、単に電流の有無だけを検知するのではなく、電流の量を検知して、フローティングゲートに蓄えられた電荷の数を決定する。
ＮＯＲ型フラッシュメモリセルは、ソースからドレインへ電荷が流れ始めることによって書き込みが行われる（特定のデータ値にセットされる）。その際、コントロールゲートに大きな電圧をかけることによって、電荷をフローティングゲートに吸い上げるのに十分な強い電界が発生する。この過程はホットエレクトロン注入と呼ばれる。ＮＯＲ型フラッシュセルを消去する（再書き込みに備えて全て“１”にリセットする）には、コントロールゲートとソースの間の電位差を大きくして、量子トンネリングによって電荷を抜き取る。こうして１ブロックの全てのメモリセルが同時に消去される。一方、書き込みに関しては、ＮＯＲ型は一般に一度に１バイトまたは１ワードの書き込みが可能である。ＮＡＮＤ型フラッシュメモリは、書き込みにトンネル注入を、消去にトンネル放出を用いる。
上述のとおり、フラッシュメモリに関する根本的な問題は、劣化要因である。この問題は概して絶縁性酸化膜の不均一性が原因となっている。リーク電流の密度がその周辺領域よりも高いといった弱い箇所では、フローティングゲートに保持された電荷の全てがリークし易くなっている。この問題は酸化膜の膜厚が薄いほど深刻となる。そのため、フラッシュメモリのサイズを縮小する、或いは、記憶密度を高めることが難しくなっている。
フラッシュメモリのフローティングゲートをナノ粒子で置き換えれば、絶縁性の酸化膜上の弱い箇所は、隣接する１つのナノ粒子にしか影響を及ぼさず、他の保持された粒子には影響を及ぼすことはない。従って、メモリの保持期間を犠牲にすることなく、トンネル（ゲート）酸化膜、及び、層間（コントロール）酸化膜の両方の膜厚を薄くすることができる。本発明は、絶縁性酸化膜の弱点の問題に対応可能なナノ結晶シリコン量子ドットフラッシュメモリを製造するための、多層化学的気相成長（ＣＶＤ）多結晶シリコン、及び、熱酸化処理を提供する。
多層ＣＶＤ多結晶シリコン、及び、熱酸化処理を用いることによって、ナノ結晶シリコン量子ドットをシリコン酸化物中に埋め込むことが可能である。多結晶シリコンの膜厚及び酸化後の処理を制御することによって、ナノ結晶シリコンの粒子サイズを変化させることができる。ナノ結晶シリコン量子ドット特性の測定には、Ｘ線と光ルミネッセンス（ＰＬ）測定を用いる。ナノ結晶シリコン量子ドットは既にフラッシュメモリ装置に用いられおり、こうしたフラッシュメモリ装置は優れたメモリ動作機能を示す。メモリウインドウは約５〜１２Ｖであり、「オン」電流と「オフ」電流の比率は約４〜６桁である。これらの数値は、トンネル酸化膜の膜厚を増加することなく、動作電圧を減少させ、メモリ保持能力を向上させることができることを示している。
従って、ナノ結晶シリコン量子ドットメモリ装置の製造方法は、シリコン基板活性層上にゲート（トンネル）酸化膜を形成する工程と、前記ゲート酸化膜上に多結晶シリコン／二酸化シリコン積層膜を含むナノ結晶シリコンメモリ膜を形成する工程と、前記ナノ結晶シリコンメモリ膜上にシリコン酸化膜からなるコントロール酸化膜を形成する工程と、前記コントロール酸化膜上にゲート電極を形成する工程と、前記シリコン基板活性層にソース／ドレイン領域を形成する工程と、を備える。
一実施形態において、ナノ結晶シリコンメモリ膜は、化学的気相成長（ＣＶＤ）法を用いて非晶質シリコン層を堆積し、非晶質シリコン層の一部を熱酸化することにより形成される。一般に、非晶質シリコン層の堆積と酸化処理は繰り返し行われ、複数層の多結晶シリコン／二酸化シリコン積層膜（例えば、２〜５層の多結晶シリコン／二酸化シリコン積層膜）が形成される。
他の実施形態では、各非晶質シリコン層の膜厚は、約２〜１０ｎｍの範囲にあり、非晶質シリコン層の約１０〜８０％が熱酸化される。形成されたナノ結晶シリコンは、概して約１〜３０ｎｍの範囲の直径を有する。
上記ナノ結晶シリコン（Ｓｉ）量子ドットメモリ装置及びその形成方法の更なる詳細につき、図面を参照して以下に説明する。
図１は、ナノ結晶シリコン量子ドットメモリ装置の部分断面図である。メモリ装置１００は、従来のＭＯＳＦＥＴ装置と同様に、チャネル領域１０６を備えたシリコン活性層１０４を有するシリコン基板１０２を備える。ゲート酸化膜１０８はチャネル領域１０６の上に重なっている。ゲート酸化膜１０８は、トンネル酸化膜とも称する。ここではメモリ膜と称する、ナノ結晶シリコン膜１１０はゲート酸化膜１０８の上に重なっており、フローティングゲートとしての機能を有する。ナノ結晶シリコンメモリ膜１１０は少なくとも１層の多結晶シリコン／二酸化シリコン積層膜１１２を備え、各積層膜１１２は多結晶シリコン層１１４及び二酸化シリコン膜１１６を含む。
コントロール酸化膜１１８は、シリコン酸化膜から成り、ナノ結晶シリコンメモリ膜１１０の上に重なっている。コントロール酸化膜１１８の上には、ゲート電極１２０或いはコントロールゲートが重なっている。ゲート電極１２０は、例えば、多結晶シリコン或いは金属から成る。従来のフラッシュメモリと同様に、ソース／ドレイン領域１２２及び１２４は、チャネル領域１０６に隣接するシリコン活性層１０４に形成される。
上述のように、ナノ結晶シリコンメモリ膜１１０は概して複数層の多結晶シリコン／二酸化シリコン積層膜１１２を備える。図１では２層の積層膜１１２が示されているが、約２〜５層の多結晶シリコン／二酸化シリコン積層膜１１２をナノ結晶シリコンメモリ膜１１０に備えることが可能である。
各多結晶シリコン／二酸化シリコン積層膜１１２は、積層膜厚１２６を有し、各積層膜の二酸化シリコン膜の部分は、積層膜厚１２６の約１０〜８０％の膜厚１２８を有する。各多結晶シリコン／二酸化シリコン積層膜１１２は、約２〜１０ｎｍの範囲の積層膜厚１２６を有する。
一実施形態において、ナノ結晶シリコンメモリ膜１１０のナノ結晶シリコン粒子（図示せず）は、約１〜３０ｎｍの範囲の直径を有する。他の実施形態では、コントロール酸化膜１１８は１０〜５０ｎｍの範囲の膜厚１３４を有する。
上述のナノ結晶シリコン量子ドットメモリ装置は、多層ＣＶＤ多結晶シリコンの堆積、ポストアニール処理、及び、熱酸化処理を用いて製造が可能である。
図２は、図１のメモリ装置の詳細を追加した部分断面図である。ＣＶＤ法を用いることにより約２〜５ｎｍの非常に薄い多結晶シリコン層を堆積させることができる。次に、熱酸化処理によって多結晶シリコン層の約１０〜８０％を二酸化シリコン膜に変化させる。多結晶シリコン層のＣＶＤ堆積と熱酸化処理を２回以上繰り返した後、ナノ結晶シリコン粒子が得られる。ＣＶＤ多結晶シリコンの堆積処理と熱酸化処理の各条件を表１及び表２に纏めて示す。
（表１）
ＣＶＤ多結晶シリコン堆積処理の条件
（表２）
熱酸化処理の条件
図３は、成膜時とポストアニール処理後の多結晶シリコン薄膜のＸ線パターンを示している。成膜時の多結晶シリコンは非晶質である。約５９０℃のポストアニール処理の後、２８．２度と４７．１度において、ごく小さいピークが現れる。これは、多結晶シリコン結晶の核生成が生じた証拠である。ポストアニール処理の温度が上がると共に、２つのピークのカウントは増加するが、これは多結晶シリコンの粒子サイズ（粒径）が増加したことを表している。
図４は、熱酸化後のナノ結晶多結晶シリコンの形成を示している。多結晶シリコンの粒子サイズ（粒径）は、熱酸化処理の温度が５６０℃から８５０℃まで上昇するにつれて、数ｎｍから３０ｎｍまで増加する。
ナノ結晶シリコン粒子の粒子サイズは、多結晶シリコンの膜厚と酸化部分の膜厚でも調節することができる。多結晶シリコンの粒子サイズは、多結晶シリコンの膜厚が減少するにつれて、また、酸化部分の膜厚が増加するにつれて小さくなる。
図５は、多結晶シリコンの酸化部分の膜厚と酸化時間との関係を示している。図５のグラフが示すように、多結晶シリコンの堆積量と酸化時間を調節することによって、ナノ結晶シリコン粒子を所望のサイズにすることができる。
図６は、３〜５層の多結晶シリコン／二酸化シリコン超格子（積層膜）が形成された後の、堆積時間毎のナノ結晶シリコン粒子構造のＸ線パターンを示している。成膜時の多結晶シリコンの各層の膜厚は、約３〜１０ｎｍであり、酸化部分の膜厚は約２〜６ｎｍである。ナノ結晶シリコンの最終的な粒子サイズは、Ｘ線計算によれば約１〜５ｎｍである。これらの技術を用いることにより、ナノ結晶シリコン量子ドット不揮発性フラッシュメモリに使用するナノ結晶シリコンメモリ膜を形成することが可能である。
図７の（ａ）から（ｆ）は、ナノ結晶シリコン量子ドットメモリ装置の形成工程の処理手順を示す工程断面図である。Ｐ型シリコンウェハをナノ結晶シリコン量子ドットフラッシュメモリ装置の基板に用いている。
図７（ａ）は、ウェルの形成と閾値電圧を調整するゲート酸化膜を示している。
図７（ｂ）は、多層ＣＶＤ多結晶シリコンと熱酸化処理を用いたナノ結晶シリコン粒子の堆積を示している。
図７（ｃ）は、ＣＶＤ法によるコントロール酸化膜の堆積と、多結晶シリコンゲート（ゲート電極）の堆積を示している。
図７（ｄ）は、ゲート酸化膜に達するまで行われるゲートのエッチングを示している。
図７（ｅ）は、ソース、ドレイン注入、及び酸化物堆積を示している。
図７（ｆ）は、フォトレジストを用いたコンタクトのエッチング、第１金属配線処理、及び、最終的な装置構造を示している。
図８は、ゲート電圧の関数として、典型的なナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示している。上述の集積工程を用いることにより、装置サイズが１０×１０、２０×２０、５０×２０マイクロメートル（μｍ）の、高性能なナノ結晶シリコン量子ドットフラッシュメモリ装置が製造される。トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが２ｎｍの１０×１０μｍの装置に対して、ドレイン電圧が０．１Ｖで一定に保たれている。装置のドレイン接合リーク電流は非常に小さく（約１ｐＡ）、装置のメモリ特性には影響しない。「オフ」状態に書き込まれた後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約１×１０−１２Ａである。「オン」状態に書き込まれた直後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約５×１０−５Ａであり、「オフ」状態のドレイン電流（ＩＤ）よりも７桁高い。
図９は、トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが２ｎｍの１０×１０μｍの装置に対する様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示している。「オン」または「オフ」状態へ書き込み後の、１Ｖで読み出されるドレイン電流は夫々、約５×１０−６Ａ、約１×１０−１１Ａである。「オフ」電流に対する「オン」電流の比率は、約６桁で、図８におけるドレイン電流ＩＤとゲート電圧ＶＧの測定値と一致する。
図１０は、ゲート電圧の関数として、装置サイズが１０×１０μｍで、トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが３ｎｍのナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示している。ドレイン電圧は０．１Ｖで一定に保たれている。装置のドレイン接合リーク電流は約１ｐＡと非常に小さく、装置のメモリ特性には影響しない。「オフ」状態に書き込まれた後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約１×１０−１２Ａである。「オン」状態に書き込まれた直後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約５×１０−４Ａであり、「オフ」状態のドレイン電流（ＩＤ）よりも８桁高い。
図１１は、５ｎｍのトンネル酸化膜を有し、ナノ結晶シリコン粒子サイズが３ｎｍの１０×１０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示している。「オン」または「オフ」状態への書き込み後の、１Ｖで読み出されるドレイン電流は夫々、約１×１０−５Ａ、約１×１０−１２Ａである。「オフ」電流に対する「オン」電流の比率は、約７桁で、図１０におけるドレイン電流ＩＤとゲート電圧ＶＧの測定値と一致する。
図１２は、ゲート電圧の関数として、装置サイズが２０×２０μｍ、トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍのナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示している。ドレイン電圧は０．１Ｖで一定に保たれている。装置のドレイン接合リーク電流は約１ｐＡと非常に小さく、装置のメモリ特性には影響しない。「オフ」状態に書き込まれた後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約１×１０−１２Ａである。「オン」状態に書き込まれた直後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約４×１０−４Ａであり、「オフ」状態のドレイン電流（ＩＤ）よりも８桁高い。
図１３は、トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍの２０×２０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示している。「オン」または「オフ」状態への書き込み後の、１Ｖで読み出されるドレイン電流は夫々、約５×１０−４Ａ、約５×１０−１２Ａである。「オフ」電流に対する「オン」電流の比率は、約８桁で、図１２におけるドレイン電流ＩＤとゲート電圧ＶＧの測定値と一致する。
図１４は、ゲート電圧の関数として、装置サイズが２０×２０μｍ、トンネル酸化膜の膜厚が８．２ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍのナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示している。ドレイン電圧は０．１Ｖで一定に保たれている。装置のドレイン接合リーク電流は約０．１ｎＡである。「オフ」状態に書き込まれた後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが０Ｖのドレイン電流（ＩＤ）は、約５×１０−９Ａである。「オン」状態に書き込まれた直後の、ドレイン電圧ＶＤが０．１Ｖ、ゲート電圧ＶＧが２Ｖのドレイン電流（ＩＤ）は、約６×１０−４Ａであり、「オフ」状態のドレイン電流（ＩＤ）よりも４桁高い。
図１５は、トンネル酸化膜の膜厚が８．２ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍの２０×２０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示している。「オン」または「オフ」状態への書き込み後の、１Ｖで読み出されるドレイン電流は夫々、約２×１０−５Ａ、約１×１０−８Ａである。「オフ」電流に対する「オン」電流の比率は、約３桁で、図１４におけるドレイン電流ＩＤとゲート電圧ＶＧの測定値と一致する。
図１６は、ナノ結晶シリコン量子ドットメモリ装置の形成方法を示すフローチャートである。形成方法は、明瞭性のために工程の番号順に示されているが、この番号は必ずしも工程の順序を決定付けるものではない。これらの工程は省略されたり、平行して行われたり、順序の厳守を要件とせずに行われることもある。形成方法はステップ１６００から始まる。
ステップ１６０２では、シリコン基板活性層上にゲート（トンネル）酸化膜を形成する。ステップ１６０４では、ゲート酸化膜上にナノ結晶シリコンメモリ膜を形成する。このナノ結晶シリコンメモリ膜は多結晶シリコン／二酸化シリコン積層膜を備える。ステップ１６０６では、ナノ結晶シリコンメモリ膜上にシリコン酸化膜からなるコントロール酸化膜を形成する。ステップ１６０８では、コントロール酸化膜上に（コントロール）ゲート電極を形成する。ステップ１６１０では、シリコン活性層にソース／ドレイン領域を形成する。尚、これらの工程は、ＮＯＲ型及びＮＡＮＤ型両方のフラッシュメモリ装置の製造について記述している。
ステップ１６０４でナノ結晶シリコンメモリ膜を形成する際には、概して、直径が約１〜３０ｎｍのナノ結晶シリコンが形成される。他の実施形態では、ステップ１６０４でのナノ結晶シリコンメモリ膜の形成にサブステップが設けられている。ステップ１６０４ａでは、ＣＶＤ法を用いて非晶質シリコン層を堆積させる。ステップ１６０４ｂでは、非晶質シリコン層の一部を熱酸化処理する。ステップ１６０４でナノ結晶シリコンメモリ膜を形成する際には、概して、非晶質シリコン層の堆積と酸化処理（ステップ１６０４ａ及び１６０４ｂ）を繰り返し行い、複数層の多結晶シリコン／二酸化シリコン積層膜を形成する。例えば、約２〜５層の多結晶シリコン／二酸化シリコン積層膜が形成される。
一実施形態において、ステップ１６０４ｂで非晶質シリコン層の一部を熱酸化処理する際には、非晶質シリコン層の約１０〜８０％の範囲で熱酸化処理を行う。他の実施形態では、ステップ１６０４ａで非晶質シリコン層を堆積させる際には、約２〜１０ｎｍの範囲の膜厚を持った非晶質シリコン層を堆積させる。
一実施形態において、ステップ１６０４ａで非晶質シリコン層を堆積する際に、サブステップが設けられている（図示せず）。ステップ１６０４ａ１では、約４０〜２００ｓｃｃｍ（標準状態換算でｃｍ３／分）の範囲の流量でシランを導入する。ステップ１６０４ａ２では、基板を約５００〜６００℃の範囲の温度まで加熱する。ステップ１６０４ａ３では、約１５０〜２５０ｍＴｏｒｒの範囲の堆積圧力を設定する。ステップ１６０４ａ４では、約１〜５分の範囲の時間、堆積を行う。
他の実施形態では、ステップ１６０４ｂで非晶質シリコン層の一部を熱酸化処理する際に、サブステップが設けられている（図示せず）。ステップ１６０４ｂ１では、約１．６ＳＬＰＭ（標準状態換算でリットル／分）の流量で酸素を導入する。ステップ１６０４ｂ２では、約８ＳＬＰＭの流量で窒素を導入する。ステップ１６０４ｂ３では、基板を約７００〜１１００℃の範囲の温度まで加熱する。ステップ１６０４ｂ４では、ほぼ周囲雰囲気の酸化圧力を設定し、ステップ１６０４ｂ５では、約５〜６０分の範囲の時間、酸化を行う。
一実施形態において、ステップ１６０６でコントロール酸化膜を形成する際に、サブステップが設けられている。ステップ１６０６ａでは、ＣＶＤやスパッタリング等の堆積方法を用いて非晶質シリコン層の堆積を行う。ステップ１６０６ｂでは、非晶質シリコン層を熱酸化処理する。概して、コントロール酸化膜は約１０〜５０ｎｍの範囲の膜厚を持つ。或いは、ステップ１６０６でＣＶＤかスパッタリングの何れかの方法を用いてシリコン酸化物を堆積する。
一実施形態において、ナノ結晶シリコンメモリ膜の形成時、堆積する非晶質シリコン層の膜厚を減少させる（ステップ１６０４ａ）。ナノ結晶シリコンの粒子サイズは、堆積する非晶質シリコン層の膜厚が減少するに従って減少する。他の実施形態では、ステップ１６０４ｂで非晶質シリコン層の熱酸化処理される部分を増加させる。ナノ結晶シリコンの粒子サイズは、積層膜の二酸化シリコンの膜厚が増加するに従って減少する。
図１７は、ナノ結晶シリコン量子ドットメモリ装置の操作方法を示すフローチャートである。操作方法はステップ１７００から始まる。ステップ１７０２では、シリコン基板、チャネル領域を備えたシリコン活性層、チャネル領域上に重なるゲート酸化膜、ゲート酸化膜上に重なり、多結晶シリコン／二酸化シリコン積層膜を備えるナノ結晶シリコン膜、ナノ結晶シリコン膜上に重なるシリコン酸化膜からなるコントロール酸化膜、コントロール酸化膜上に重なるゲート電極、及び、シリコン活性層内のチャネル領域に隣接するソース／ドレイン領域を備えたナノ結晶シリコン量子ドットメモリ装置を提供する（図１の記載を参照）。
ステップ１７０４では、当該メモリ装置に第１メモリ状態を書き込む。ステップ１７０６では、第１メモリ状態に応じた第１ドレイン電流を供給する。ステップ１７０８で第１ドレイン電流に応じて第１メモリ状態を読み出す。ステップ１７１０では、当該メモリ装置に第２メモリ状態を書き込む。ステップ１７１２で、第２メモリ状態に応じた第１ドレイン電流より少なくとも６桁大きい第２ドレイン電流を供給する。ステップ１７１４では、第２ドレイン電流に従って第２メモリ状態を読み出す（上記図８〜１５の記載を参照）。
一実施形態において、ステップ１７０２にて提供されるナノ結晶シリコン量子ドットメモリ装置は、膜厚が約３〜１０ｎｍの範囲のゲート酸化膜、及び、ゲート酸化膜の膜厚よりも約１．５〜３倍厚いコントロール酸化膜を備える。ステップ１７０４で第１メモリ状態を、ステップ１７１０で第２メモリ状態を夫々書き込む際、２０Ｖ未満のドレイン電圧を印加する。ステップ１７１６では、１０年よりも長い期間、第１及び第２メモリ状態を保持する。
以上、ナノ結晶シリコン量子ドットメモリ装置について関連する製造方法と共に説明した。本発明を示すための例として材料及び方法の詳細を挙げているが、本発明はこれらの例のみに限定されるものではない。本発明の他の変形及び実施形態は、当業者によって想起されるであろう。
ナノ結晶シリコン量子ドットメモリ装置の部分断面図 図１のメモリ装置の詳細を追加した部分断面図 成膜時とポストアニール処理後の多結晶シリコン薄膜のＸ線パターンを示す図 熱酸化後のナノ結晶多結晶シリコンの形成を示す図 多結晶シリコンの酸化部分の膜厚と酸化時間との関係を示す図 ３〜５層の多結晶シリコン／二酸化シリコン超格子（積層膜）が形成された後の、堆積時間毎のナノ結晶シリコン粒子構造のＸ線パターンを示す図 ナノ結晶シリコン量子ドットメモリ装置の形成工程の処理手順を示す工程断面図 ゲート電圧の関数として、典型的なナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示す図 トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが２ｎｍの１０×１０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示す図 ゲート電圧の関数として、装置サイズが１０×１０μｍで、トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが３ｎｍのナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示す図 トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが３ｎｍの１０×１０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示す図 ゲート電圧の関数として、装置サイズが２０×２０μｍで、トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍのナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示す図 トンネル酸化膜の膜厚が５ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍの２０×２０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示す図 ゲート電圧の関数として、装置サイズが２０×２０μｍで、トンネル酸化膜の膜厚が８．２ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍのナノ結晶シリコン量子ドットフラッシュメモリ装置のドレイン電流（ＩＤ）を示す図 トンネル酸化膜の膜厚が８．２ｎｍで、ナノ結晶シリコン粒子サイズが４ｎｍの２０×２０μｍの装置における様々な書き込み時のドレイン電流（ＩＤ）とドレイン電圧（ＶＤ）の関係を示す図 ナノ結晶シリコン量子ドットメモリ装置の形成方法を示すフローチャート ナノ結晶シリコン量子ドットメモリ装置の操作方法を示すフローチャート
符号の説明
１００： メモリ装置
１０２： シリコン基板
１０４： シリコン活性層
１０６： チャネル領域
１０８： ゲート酸化膜
１１０： ナノ結晶シリコンメモリ膜
１１２： 多結晶シリコン／二酸化シリコン積層膜
１１４： 多結晶シリコ層
１１６： 二酸化シリコン膜
１１８： コントロール酸化膜（層間酸化膜）
１２０： ゲート電極（コントロールゲート）
１２２： ソース領域
１２４： ドレイン領域
１２６： 積層膜厚
１２８： 膜厚
１３４： 膜厚
１６００：ナノ結晶シリコン量子ドットメモリ装置の形成方法の処理手順全体
１７００：ナノ結晶シリコン量子ドットメモリ装置の操作方法の処理手順全体

Claims (10)

  1. ナノ結晶シリコン量子ドットメモリ装置の形成方法であって、
    シリコン基板の活性層上にゲート酸化膜を形成する工程と、
    前記ゲート酸化膜上に、多結晶シリコン／二酸化シリコン積層膜を含むナノ結晶シリコンメモリ膜を形成する工程と、
    前記ナノ結晶シリコンメモリ膜上にシリコン酸化膜からなるコントロール酸化膜を形成する工程と、
    前記コントロール酸化膜上にゲート電極を形成する工程と、
    前記活性層にソース／ドレイン領域を形成する工程と、
    を有し、
    前記ゲート酸化膜上に前記ナノ結晶シリコンメモリ膜を形成する工程において、
    化学的気相成長（ＣＶＤ）法を用いて非晶質シリコン層を堆積し、
    前記非晶質シリコン層の一部を熱酸化処理して、前記積層膜内の二酸化シリコンを形成するとともに、前記非晶質シリコン層の他の一部をナノ結晶化させ、
    前記非晶質シリコン層の熱酸化処理される部分を増加させ、前記積層膜内の二酸化シリコンの膜厚の増加に応じて前記ナノ結晶シリコンの粒子サイズを減少させて、前記積層膜内の二酸化シリコンの膜厚により前記粒子サイズを調節することを特徴とする形成方法。
  2. 前記ゲート酸化膜上に前記ナノ結晶シリコンメモリ膜を形成する工程において、前記非晶質シリコン層の堆積及び熱酸化処理を繰り返し行い、複数層の多結晶シリコン／二酸化シリコン積層膜を形成することを特徴とする請求項１に記載の形成方法。
  3. 前記複数層の多結晶シリコン／二酸化シリコン積層膜を形成する工程において、約２〜５層の多結晶シリコン／二酸化シリコン積層膜を形成することを特徴とする請求項２に記載の形成方法。
  4. 前記非晶質シリコン層の一部を熱酸化処理する工程において、前記非晶質シリコン層の約１０〜８０％の範囲を熱酸化処理することを特徴とする請求項１に記載の形成方法。
  5. 前記非晶質シリコン層を堆積する工程において、約２〜１０ｎｍの範囲の膜厚を有する非晶質シリコン層を堆積することを特徴とする請求項１に記載の形成方法。
  6. 前記非晶質シリコン層を堆積する工程において、
    標準状態換算で約４０〜２００ｃｍ３／分の範囲の流量でシランを導入し、
    前記基板を約５００〜６００℃の範囲の温度まで加熱し、
    約１５０〜２５０ｍＴｏｒｒの範囲の堆積圧力を設定し、
    約１〜５分の範囲の時間、堆積を行うことを特徴とする請求項１に記載の形成方法。
  7. 前記非晶質シリコン層の一部を熱酸化処理する工程において、
    標準状態換算で約１．６リットル／分の流量で酸素を導入し、
    標準状態換算で約８リットル／分の流量で窒素を導入し、
    前記基板を約７００〜１１００℃の範囲の温度まで加熱し、
    ほぼ周囲雰囲気の酸化圧力を設定し、
    約５〜６０分の範囲の時間、酸化を行うことを特徴とする請求項１に記載の形成方法。
  8. 前記ゲート酸化膜上に前記ナノ結晶シリコンメモリ膜を形成する工程において、約１〜３０ｎｍの範囲の直径を有するナノ結晶シリコンを形成することを特徴とする請求項１に記載の形成方法。
  9. 前記コントロール酸化膜を形成する工程において、
    化学的気相成長（ＣＶＤ）及びスパッタリングから成るグループから選択される堆積方法を用いて非晶質シリコン層を堆積し、前記非晶質シリコン層を熱酸化処理することを特徴とする請求項１に記載の形成方法。
  10. 前記コントロール酸化膜を形成する工程において、約１０〜５０ｎｍの範囲の膜厚を有するシリコン酸化膜を形成することを特徴とする請求項１に記載の形成方法。
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