JP2000049310A - ナノ結晶を利用した非揮発性記憶素子の形成方法 - Google Patents
ナノ結晶を利用した非揮発性記憶素子の形成方法Info
- Publication number
- JP2000049310A JP2000049310A JP10364475A JP36447598A JP2000049310A JP 2000049310 A JP2000049310 A JP 2000049310A JP 10364475 A JP10364475 A JP 10364475A JP 36447598 A JP36447598 A JP 36447598A JP 2000049310 A JP2000049310 A JP 2000049310A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- film
- nanocrystals
- polycrystalline silicon
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000002159 nanocrystal Substances 0.000 title claims abstract description 44
- 230000015572 biosynthetic process Effects 0.000 title 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 238000000034 method Methods 0.000 claims abstract description 34
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 13
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 34
- 239000011229 interlayer Substances 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000002184 metal Substances 0.000 description 8
- 238000007740 vapor deposition Methods 0.000 description 5
- 235000018734 Sambucus australis Nutrition 0.000 description 3
- 244000180577 Sambucus australis Species 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001962 electrophoresis Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011534 incubation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- OGFXBIXJCWAUCH-UHFFFAOYSA-N meso-secoisolariciresinol Natural products C1=2C=C(O)C(OC)=CC=2CC(CO)C(CO)C1C1=CC=C(O)C(OC)=C1 OGFXBIXJCWAUCH-UHFFFAOYSA-N 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y40/00—Manufacture or treatment of nanostructures
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/962—Quantum dots and lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 所望の大きさのナノ結晶を極めて均一且つ高
密度に、しかも高い再現性をもって形成するための方法
を提供すること。 【解決手段】 シリコン基板202上に、トンネルリング
絶縁膜204を形成した後に非常に薄い非晶質シリコン連
続膜206を形成し、その上に酸化膜208を形成する。その
後、熱処理または酸化処理を通して非晶質シリコン連続
膜206を多結晶化して多結晶シリコン層210を形成する。
このとき、多結晶シリコン層210に均一なグレーン境界2
11が形成される。その後、酸化膜208を除去してセコ蝕
刻またはライト蝕刻を行うことによって、ナノ結晶212
を形成する。この時、グレーン境界211部分での蝕刻比
が増加するため、ナノ結晶212が均一で高密度に形成さ
れる。また、多結晶シリコン層を蝕刻することに代えて
酸化させても、グレーン境界での酸化比が増加するた
め、均一且つ高密度なナノ結晶が形成される。
密度に、しかも高い再現性をもって形成するための方法
を提供すること。 【解決手段】 シリコン基板202上に、トンネルリング
絶縁膜204を形成した後に非常に薄い非晶質シリコン連
続膜206を形成し、その上に酸化膜208を形成する。その
後、熱処理または酸化処理を通して非晶質シリコン連続
膜206を多結晶化して多結晶シリコン層210を形成する。
このとき、多結晶シリコン層210に均一なグレーン境界2
11が形成される。その後、酸化膜208を除去してセコ蝕
刻またはライト蝕刻を行うことによって、ナノ結晶212
を形成する。この時、グレーン境界211部分での蝕刻比
が増加するため、ナノ結晶212が均一で高密度に形成さ
れる。また、多結晶シリコン層を蝕刻することに代えて
酸化させても、グレーン境界での酸化比が増加するた
め、均一且つ高密度なナノ結晶が形成される。
Description
【０００１】
【発明の属する技術分野】本発明は高速低電力素子に利
用される非揮発性メモリー素子を形成する方法に係り、
特にグレーン境界を通じた蝕刻比の増加または酸化比の
増加を利用するナノ結晶を利用した非揮発性記憶素子の
形成方法に関する。
用される非揮発性メモリー素子を形成する方法に係り、
特にグレーン境界を通じた蝕刻比の増加または酸化比の
増加を利用するナノ結晶を利用した非揮発性記憶素子の
形成方法に関する。
【０００２】
【従来の技術】従来では、ポリシリコンをインキュベー
ションする時間を利用してナノ結晶非揮発性記憶素子が
形成される。このような形成方法を、図１及び図２に基
づき説明する。
ションする時間を利用してナノ結晶非揮発性記憶素子が
形成される。このような形成方法を、図１及び図２に基
づき説明する。
【０００３】図1(Ａ)は、シリコン基板102上に形成され
たトンネルリング絶縁膜104上にポリシリコンを短い時
間でインキュベーションしてナノ結晶106を形成する段
階である。図1(Ｂ)は、前記のナノ結晶106上に層間絶縁
膜108を形成する段階である。図1(Ｃ)は、前記層間絶縁
膜108上にコントロールゲート用ポリシリコン膜を蒸着
した後、コントロールゲート110を蝕刻する段階であ
る。
たトンネルリング絶縁膜104上にポリシリコンを短い時
間でインキュベーションしてナノ結晶106を形成する段
階である。図1(Ｂ)は、前記のナノ結晶106上に層間絶縁
膜108を形成する段階である。図1(Ｃ)は、前記層間絶縁
膜108上にコントロールゲート用ポリシリコン膜を蒸着
した後、コントロールゲート110を蝕刻する段階であ
る。
【０００４】図２(Ａ)は、蝕刻されたコントロールゲー
ト110をセルフマスクとして利用して完全にゲート蝕刻
をする段階である。図２(Ｂ)は、コントロールゲート用
ポリシリコン膜と配線用金属層との絶縁のために気相蒸
着方式で酸化膜112を形成する段階である。図２(Ｃ)
は、ソース/ドレーン116が形成された領域のトンネルリ
ング絶縁膜104と酸化膜112とにコンタクトホールをあ
け、その上に配線金属層114をスパッタリングした後、
配線のための蝕刻をする段階である。
ト110をセルフマスクとして利用して完全にゲート蝕刻
をする段階である。図２(Ｂ)は、コントロールゲート用
ポリシリコン膜と配線用金属層との絶縁のために気相蒸
着方式で酸化膜112を形成する段階である。図２(Ｃ)
は、ソース/ドレーン116が形成された領域のトンネルリ
ング絶縁膜104と酸化膜112とにコンタクトホールをあ
け、その上に配線金属層114をスパッタリングした後、
配線のための蝕刻をする段階である。
【０００５】
【発明が解決しようとする課題】前記のように、従来で
は、ポリシリコン蒸着時の非常に短いインキュベーショ
ン時間を利用してナノ結晶が形成されるので、制御が非
常に難しく、インキュベーション時間の間に形成される
ナノ結晶の大きさ及び分布が均一にならず、再現性が低
くなるという問題点があった。
は、ポリシリコン蒸着時の非常に短いインキュベーショ
ン時間を利用してナノ結晶が形成されるので、制御が非
常に難しく、インキュベーション時間の間に形成される
ナノ結晶の大きさ及び分布が均一にならず、再現性が低
くなるという問題点があった。
【０００６】したがって、本発明は前記のような従来技
術の問題点を解決するために案出されたものであって、
所望の大きさのナノ結晶を極めて均一且つ高密度に、し
かも高い再現性をもって形成するための方法を提供する
ことをその目的とする。
術の問題点を解決するために案出されたものであって、
所望の大きさのナノ結晶を極めて均一且つ高密度に、し
かも高い再現性をもって形成するための方法を提供する
ことをその目的とする。
【０００７】
【課題を解決するための手段】前記のような目的を達成
するために本発明の方法は、シリコン基板上にトンネル
リング絶縁膜を形成した後、非晶質シリコンの連続膜を
形成する段階、前記非晶質シリコン連続膜を多結晶化し
て多結晶シリコン層を形成する段階、前記多結晶シリコ
ン層を蝕刻してナノ結晶を形成する段階、前記ナノ結晶
上に層間絶縁膜を形成する段階、及び前記層間絶縁膜上
にポリシリコン膜を蒸着した後、ゲート及び配線を形成
する段階を具備することを特徴とする。
するために本発明の方法は、シリコン基板上にトンネル
リング絶縁膜を形成した後、非晶質シリコンの連続膜を
形成する段階、前記非晶質シリコン連続膜を多結晶化し
て多結晶シリコン層を形成する段階、前記多結晶シリコ
ン層を蝕刻してナノ結晶を形成する段階、前記ナノ結晶
上に層間絶縁膜を形成する段階、及び前記層間絶縁膜上
にポリシリコン膜を蒸着した後、ゲート及び配線を形成
する段階を具備することを特徴とする。
【０００８】本発明の他の方法は、シリコン基板上にト
ンネルリング絶縁膜を形成した後、非晶質シリコン連続
膜を形成する段階、前記非晶質シリコン連続膜を多結晶
化して多結晶シリコン層を形成する段階、前記多結晶シ
リコン層を酸化させて酸化膜を形成しながらナノ結晶を
形成する段階、前記酸化膜を除去してナノ結晶上に層間
絶縁膜を形成する段階、及び前記層間絶縁膜上にポリシ
リコン膜を蒸着した後、ゲート及び配線を形成する段階
を具備することを特徴とする。
ンネルリング絶縁膜を形成した後、非晶質シリコン連続
膜を形成する段階、前記非晶質シリコン連続膜を多結晶
化して多結晶シリコン層を形成する段階、前記多結晶シ
リコン層を酸化させて酸化膜を形成しながらナノ結晶を
形成する段階、前記酸化膜を除去してナノ結晶上に層間
絶縁膜を形成する段階、及び前記層間絶縁膜上にポリシ
リコン膜を蒸着した後、ゲート及び配線を形成する段階
を具備することを特徴とする。
【０００９】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態をより詳しく説明する。図3〜図5は、本発明
によるナノ結晶を利用した非揮発性記憶素子の形成方法
の第1実施形態を段階別に示した断面図である。この方
法では、非常に薄い非晶質シリコン連続膜を形成してそ
の上に酸化膜を形成した後、熱処理または酸化処理を通
して非晶質シリコン連続膜を多結晶化し、その後酸化膜
を除去して多結晶シリコン層をセコ蝕刻またはライト蝕
刻することによって非揮発性記憶素子を形成する。この
時、多結晶シリコン層のグレーン境界での蝕刻比が増加
することを利用して、ナノ結晶を均一で高密度に形成す
ることができる。
の実施形態をより詳しく説明する。図3〜図5は、本発明
によるナノ結晶を利用した非揮発性記憶素子の形成方法
の第1実施形態を段階別に示した断面図である。この方
法では、非常に薄い非晶質シリコン連続膜を形成してそ
の上に酸化膜を形成した後、熱処理または酸化処理を通
して非晶質シリコン連続膜を多結晶化し、その後酸化膜
を除去して多結晶シリコン層をセコ蝕刻またはライト蝕
刻することによって非揮発性記憶素子を形成する。この
時、多結晶シリコン層のグレーン境界での蝕刻比が増加
することを利用して、ナノ結晶を均一で高密度に形成す
ることができる。
【００１０】図3(Ａ)は、シリコン基板202上にトンネル
リング絶縁膜204を形成し、その上に非晶質シリコンを
低温で成長させて非常に薄い非晶質シリコン連続膜206
を形成する段階である。図3(Ｂ)は、非常に薄い非晶質
シリコン連続膜206上に気相蒸着法で酸化膜208を形成す
る段階である。図3(Ｃ)は、非晶質シリコン連続膜206を
熱処理または酸化処理して多結晶化することによって多
結晶シリコン層210を形成する段階である。
リング絶縁膜204を形成し、その上に非晶質シリコンを
低温で成長させて非常に薄い非晶質シリコン連続膜206
を形成する段階である。図3(Ｂ)は、非常に薄い非晶質
シリコン連続膜206上に気相蒸着法で酸化膜208を形成す
る段階である。図3(Ｃ)は、非晶質シリコン連続膜206を
熱処理または酸化処理して多結晶化することによって多
結晶シリコン層210を形成する段階である。
【００１１】このような過程を通して非晶質シリコン膜
206を多結晶化すると、シリコンが均一に結晶化される
ので、均一な間隔のグレーン境界211を得ることができ
る。非晶質シリコン膜206に酸化膜208を塗布していない
状態で熱処理または酸化処理して多結晶シリコン層210
を形成すると、非晶質シリコンが多結晶化される間に泳
動現象(migration)が発生するため、均一な間隔のグレ
ーン境界211を得ることができない。即ち、前記酸化膜2
08は、非晶質シリコン連続膜206が多結晶化される時に
多結晶シリコン層210に均一なグレーン境界211が形成さ
れるように働く。
206を多結晶化すると、シリコンが均一に結晶化される
ので、均一な間隔のグレーン境界211を得ることができ
る。非晶質シリコン膜206に酸化膜208を塗布していない
状態で熱処理または酸化処理して多結晶シリコン層210
を形成すると、非晶質シリコンが多結晶化される間に泳
動現象(migration)が発生するため、均一な間隔のグレ
ーン境界211を得ることができない。即ち、前記酸化膜2
08は、非晶質シリコン連続膜206が多結晶化される時に
多結晶シリコン層210に均一なグレーン境界211が形成さ
れるように働く。
【００１２】図3(Ｄ)は、酸化膜208を除去する段階であ
る。図3(Ｅ)は、多結晶シリコン層210をセコ蝕刻または
ライト蝕刻してナノ結晶212を形成する段階である。即
ち、多結晶シリコン層210を蝕刻すると、グレーン境界2
11の部分での蝕刻が他の部分より進行するので、シリコ
ンのナノ結晶212を均一で高密度に形成することができ
るようになる。多結晶シリコン層210をセコ蝕刻やライ
ト蝕刻すると、蝕刻しようとする領域をより早く正確に
蝕刻することができる。
る。図3(Ｅ)は、多結晶シリコン層210をセコ蝕刻または
ライト蝕刻してナノ結晶212を形成する段階である。即
ち、多結晶シリコン層210を蝕刻すると、グレーン境界2
11の部分での蝕刻が他の部分より進行するので、シリコ
ンのナノ結晶212を均一で高密度に形成することができ
るようになる。多結晶シリコン層210をセコ蝕刻やライ
ト蝕刻すると、蝕刻しようとする領域をより早く正確に
蝕刻することができる。
【００１３】図4(Ａ)は、層間絶縁膜214を形成する段階
である。図4(Ｂ)は、コントロールゲート用ポリシリコ
ン膜を蒸着した後、コントロールゲート216を蝕刻する
段階である。
である。図4(Ｂ)は、コントロールゲート用ポリシリコ
ン膜を蒸着した後、コントロールゲート216を蝕刻する
段階である。
【００１４】図4(Ｃ)は、蝕刻されたコントロールゲー
ト216をセルフマスクとして利用して完全にゲートを蝕
刻する段階である。図5(Ａ)は、コントロールゲート216
と配線用金属層との絶縁のために気相蒸着方式で酸化膜
218を形成する段階である。図5(Ｂ)は、ソース/ドレー
ン222が形成された領域のトンネルリング絶縁膜204と酸
化膜218とにコンタクトホールをあけて、その上に配線
金属層220をスパッタリングした後、配線のための蝕刻
をする段階である。
ト216をセルフマスクとして利用して完全にゲートを蝕
刻する段階である。図5(Ａ)は、コントロールゲート216
と配線用金属層との絶縁のために気相蒸着方式で酸化膜
218を形成する段階である。図5(Ｂ)は、ソース/ドレー
ン222が形成された領域のトンネルリング絶縁膜204と酸
化膜218とにコンタクトホールをあけて、その上に配線
金属層220をスパッタリングした後、配線のための蝕刻
をする段階である。
【００１５】図6〜図8は、本発明によるナノ結晶を利用
した非揮発性記憶素子の形成方法の第2実施形態を段階
別に示した断面図である。この方法では、非常に薄い非
晶質シリコン連続膜を熱処理または酸化処理を通して結
晶化した後、酸化させて非揮発性記憶素子を形成する。
このとき、多結晶シリコン層のグレーン境界での酸化比
が増加することを利用して、ナノ結晶を均一且つ高密度
に形成することができる。
した非揮発性記憶素子の形成方法の第2実施形態を段階
別に示した断面図である。この方法では、非常に薄い非
晶質シリコン連続膜を熱処理または酸化処理を通して結
晶化した後、酸化させて非揮発性記憶素子を形成する。
このとき、多結晶シリコン層のグレーン境界での酸化比
が増加することを利用して、ナノ結晶を均一且つ高密度
に形成することができる。
【００１６】図6(Ａ)は、シリコン基板302上にトンネル
リング絶縁膜304を形成して、その上に非常に薄い非晶
質シリコン連続膜306を形成する段階である。図6(Ｂ)
は、非常に薄い非晶質シリコン連続膜306上に気相蒸着
方式で酸化膜308を形成する段階である。図6(Ｃ)は、熱
処理または酸化処理することによって非晶質シリコン連
続膜306を多結晶化して多結晶シリコン層310を形成する
段階である。
リング絶縁膜304を形成して、その上に非常に薄い非晶
質シリコン連続膜306を形成する段階である。図6(Ｂ)
は、非常に薄い非晶質シリコン連続膜306上に気相蒸着
方式で酸化膜308を形成する段階である。図6(Ｃ)は、熱
処理または酸化処理することによって非晶質シリコン連
続膜306を多結晶化して多結晶シリコン層310を形成する
段階である。
【００１７】このような過程を通して非晶質シリコン膜
306を多結晶化すると、シリコンが均一に結晶化される
ので、均一な間隔のグレーン境界311を得ることができ
る。非晶質シリコン膜306に酸化膜308を塗布していない
状態で熱処理または酸化処理して多結晶シリコン層310
を形成すると、非晶質シリコンが多結晶化される間に泳
動現象が発生するため、均一な間隔のグレーン境界311
を得ることができない。即ち、前記酸化膜308は、多結
晶シリコン層310に均一なグレーン境界311が形成される
ように働く。
306を多結晶化すると、シリコンが均一に結晶化される
ので、均一な間隔のグレーン境界311を得ることができ
る。非晶質シリコン膜306に酸化膜308を塗布していない
状態で熱処理または酸化処理して多結晶シリコン層310
を形成すると、非晶質シリコンが多結晶化される間に泳
動現象が発生するため、均一な間隔のグレーン境界311
を得ることができない。即ち、前記酸化膜308は、多結
晶シリコン層310に均一なグレーン境界311が形成される
ように働く。
【００１８】図6(Ｄ)は、酸化膜308を除去する段階であ
る。図6(Ｅ)は、多結晶シリコン層310を酸化させて新し
い酸化膜312とナノ結晶314とを形成する段階である。こ
の時、多結晶シリコン層310のグレーン境界311部分での
酸化が他の部分より進行するので、極めて均一で高密度
のナノ結晶314が形成される。
る。図6(Ｅ)は、多結晶シリコン層310を酸化させて新し
い酸化膜312とナノ結晶314とを形成する段階である。こ
の時、多結晶シリコン層310のグレーン境界311部分での
酸化が他の部分より進行するので、極めて均一で高密度
のナノ結晶314が形成される。
【００１９】図7(Ａ)は、酸化膜312を除去する段階であ
る。図7(Ｂ)は、層間絶縁膜316を形成する段階である。
図7(Ｃ)は、コントロールゲート用ポリシリコン膜を蒸
着した後、コントロールゲート318を蝕刻する段階であ
る。図7(Ｄ)は、蝕刻されたコントロールゲート318をセ
ルフマスクとして利用して完全にゲート蝕刻をする段階
である。図8(Ａ)は、コントロールゲート318と配線用金
属層との絶縁のために気相蒸着方式で酸化膜320を形成
する段階である。図8(Ｂ)は、ソース/ドレーン324が形
成された領域のトンネルリング絶縁膜304と酸化膜320と
にコンタクトホールをあけ、その上に配線金属層322を
スパッタリングした後、配線のための蝕刻をする段階で
ある。
る。図7(Ｂ)は、層間絶縁膜316を形成する段階である。
図7(Ｃ)は、コントロールゲート用ポリシリコン膜を蒸
着した後、コントロールゲート318を蝕刻する段階であ
る。図7(Ｄ)は、蝕刻されたコントロールゲート318をセ
ルフマスクとして利用して完全にゲート蝕刻をする段階
である。図8(Ａ)は、コントロールゲート318と配線用金
属層との絶縁のために気相蒸着方式で酸化膜320を形成
する段階である。図8(Ｂ)は、ソース/ドレーン324が形
成された領域のトンネルリング絶縁膜304と酸化膜320と
にコンタクトホールをあけ、その上に配線金属層322を
スパッタリングした後、配線のための蝕刻をする段階で
ある。
【００２０】
【発明の効果】前記のように、本発明は、多結晶シリコ
ン層に均一で形成されたグレーン境界で蝕刻比または酸
化比が増加する現象を利用することによって、所望の大
きさのナノ結晶を極めて均一且つ高密度に、しかも高い
再現性をもって形成することができる効果がある。
ン層に均一で形成されたグレーン境界で蝕刻比または酸
化比が増加する現象を利用することによって、所望の大
きさのナノ結晶を極めて均一且つ高密度に、しかも高い
再現性をもって形成することができる効果がある。
【図面の簡単な説明】
【図1】 (Ａ)〜(Ｃ)は、ポリシリコンをインキュベー
ションする時間を利用した従来技術におけるナノ結晶非
揮発性記憶素子の形成方法を段階別に示した断面図。
ションする時間を利用した従来技術におけるナノ結晶非
揮発性記憶素子の形成方法を段階別に示した断面図。
【図2】 (Ａ)〜(Ｃ)は、同じく従来技術におけるナノ
結晶非揮発性記憶素子の形成方法を段階別に示した断面
図。
結晶非揮発性記憶素子の形成方法を段階別に示した断面
図。
【図3】 (Ａ)〜(Ｅ)は、本発明の第１実施形態におけ
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階別に示した断面図。
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階別に示した断面図。
【図4】 (Ａ)〜(Ｃ)は、同じく第１実施形態における
ナノ結晶を利用した非揮発性記憶素子の形成方法を段階
別に示した断面図。
ナノ結晶を利用した非揮発性記憶素子の形成方法を段階
別に示した断面図。
【図5】 (Ａ)及び(Ｂ)は、同じく第１実施形態におけ
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階別に示した断面図。
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階別に示した断面図。
【図6】 (Ａ)〜(Ｅ)は、本発明の第２実施形態におけ
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階的に示した断面図。
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階的に示した断面図。
【図7】 (Ａ)〜(Ｄ)は、同じく第２実施形態における
ナノ結晶を利用した非揮発性記憶素子の形成方法を段階
別に示した断面図。
ナノ結晶を利用した非揮発性記憶素子の形成方法を段階
別に示した断面図。
【図8】 (Ａ)及び(Ｂ)は、同じく第２実施形態におけ
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階別に示した断面図。
るナノ結晶を利用した非揮発性記憶素子の形成方法を段
階別に示した断面図。
202、302 シリコン基板 204、304 トンネルリング絶縁膜 206、306 非晶質シリコン連続膜 208、308 酸化膜 210、310 多結晶シリコン層 211、311 グレーン境界 212、314 ナノ結晶 214、316 層間絶縁膜 216、318 コントロールゲート 218、320 酸化膜 220、322 金属配線層 222、324 ソース/ドレーン 312、326 酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キム イル グォン 大韓民国 タエジョン ユサン−ク クサ ン−ドン 373−１ コリア アドバンス ト インスティテュート オブ サイエン ス アンド テクノロジー 内 (72)発明者 リー ジョン ホ 大韓民国 ゾンラブクド イックサン−シ シンヨン−ドン 344−２ ウォンカン ユニバーシティ 内 Ｆターム(参考） 5F001 AA19 AB08 AD12 AG02 AG30 5F083 EP07 EP23 PR12 PR23 PR33
Claims (6)
- 【請求項１】 シリコン基板上にトンネルリング絶縁膜
を形成した後、非晶質シリコン連続膜を形成する段階、
前記非晶質シリコン連続膜を多結晶化して多結晶シリコ
ン層を形成する段階、前記多結晶シリコン層を蝕刻して
ナノ結晶を形成する段階、前記ナノ結晶上に層間絶縁膜
を形成する段階、及び前記層間絶縁膜上にポリシリコン
膜を蒸着した後、ゲート及び配線を形成する段階を具備
することを特徴とするナノ結晶を利用した非揮発性記憶
素子の形成方法。 - 【請求項２】 前記非晶質シリコン連続膜上に酸化膜を
形成した後、酸化処理または熱処理して多結晶シリコン
層を形成することを特徴とする請求項１に記載のナノ結
晶を利用した非揮発性記憶素子の形成方法。 - 【請求項３】 前記多結晶シリコン層をセコ蝕刻してナ
ノ結晶を形成することを特徴とする請求項１に記載のナ
ノ結晶を利用した非揮発性記憶素子の形成方法。 - 【請求項４】 前記多結晶シリコン層をライト蝕刻して
ナノ結晶を形成することを特徴とする請求項１に記載の
ナノ結晶を利用した非揮発性記憶素子の形成方法。 - 【請求項５】 シリコン基板上にトンネルリング絶縁膜
を形成した後、非晶質シリコン連続膜を形成する段階、
前記非晶質シリコン連続膜を多結晶化して多結晶シリコ
ン層を形成する段階、前記多結晶シリコン層を酸化させ
て酸化膜を形成しながらナノ結晶を形成する段階、前記
酸化膜を除去してナノ結晶上に層間絶縁膜を形成する段
階、及び前記層間絶縁膜上にポリシリコン膜を蒸着した
後、ゲート及び配線を形成する段階を具備することを特
徴とするナノ結晶を利用した非揮発性記憶素子の形成方
法。 - 【請求項６】 前記非晶シリコン連続膜上に酸化膜を形
成した後、酸化処理または熱処理して多結晶シリコン層
を形成することを特徴とする請求項5に記載のナノ結晶
を利用した揮発性記憶素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980028534A KR100271211B1 (ko) | 1998-07-15 | 1998-07-15 | 나노결정을 이용한 비휘발성 기억소자 형성방법 |
| KR28534/1998 | 1998-07-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049310A true JP2000049310A (ja) | 2000-02-18 |
| JP4322984B2 JP4322984B2 (ja) | 2009-09-02 |
Family
ID=19544245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36447598A Expired - Fee Related JP4322984B2 (ja) | 1998-07-15 | 1998-12-22 | ナノ結晶を利用した非揮発性記憶素子の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6165842A (ja) |
| JP (1) | JP4322984B2 (ja) |
| KR (1) | KR100271211B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007142373A (ja) * | 2005-11-17 | 2007-06-07 | Sharp Corp | ナノ結晶シリコン量子ドットメモリ装置及びその形成方法 |
| KR100741272B1 (ko) | 2005-12-28 | 2007-07-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조 방법 |
| CN100449787C (zh) * | 2005-02-16 | 2009-01-07 | 株式会社日立制作所 | 非易失性半导体存储装置及其制造方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000106401A (ja) * | 1998-09-29 | 2000-04-11 | Sony Corp | メモリ素子およびその製造方法ならびに集積回路 |
| JP5016164B2 (ja) * | 2001-02-22 | 2012-09-05 | シャープ株式会社 | メモリ膜およびその製造方法、並びにメモリ素子、半導体記憶装置、半導体集積回路および携帯電子機器 |
| US6656792B2 (en) * | 2001-10-19 | 2003-12-02 | Chartered Semiconductor Manufacturing Ltd | Nanocrystal flash memory device and manufacturing method therefor |
| KR100459895B1 (ko) * | 2002-02-09 | 2004-12-04 | 삼성전자주식회사 | 퀀텀 도트를 가지는 메모리 소자 및 그 제조방법 |
| US7105425B1 (en) | 2002-05-16 | 2006-09-12 | Advanced Micro Devices, Inc. | Single electron devices formed by laser thermal annealing |
| US7092287B2 (en) * | 2002-12-18 | 2006-08-15 | Asm International N.V. | Method of fabricating silicon nitride nanodots |
| US6764883B1 (en) * | 2003-01-07 | 2004-07-20 | International Business Machines Corp. | Amorphous and polycrystalline silicon nanolaminate |
| DE10326805B4 (de) * | 2003-06-13 | 2007-02-15 | Infineon Technologies Ag | Herstellungsverfahren für nichtflüchtige Speicherzellen |
| US6927136B2 (en) * | 2003-08-25 | 2005-08-09 | Macronix International Co., Ltd. | Non-volatile memory cell having metal nano-particles for trapping charges and fabrication thereof |
| US6962850B2 (en) * | 2003-10-01 | 2005-11-08 | Chartered Semiconductor Manufacturing Ltd. | Process to manufacture nonvolatile MOS memory device |
| TWI276206B (en) * | 2003-11-25 | 2007-03-11 | Promos Technologies Inc | Method for fabricating flash memory device and structure thereof |
| KR100601943B1 (ko) * | 2004-03-04 | 2006-07-14 | 삼성전자주식회사 | 고르게 분포된 실리콘 나노 도트가 포함된 게이트를구비하는 메모리 소자의 제조 방법 |
| US7265036B2 (en) * | 2004-07-23 | 2007-09-04 | Applied Materials, Inc. | Deposition of nano-crystal silicon using a single wafer chamber |
| CN100355060C (zh) * | 2004-10-28 | 2007-12-12 | 茂德科技股份有限公司 | 非挥发性存储器的制造方法 |
| US7170128B2 (en) * | 2004-12-02 | 2007-01-30 | Atmel Corporation | Multi-bit nanocrystal memory |
| KR20060095819A (ko) * | 2005-02-28 | 2006-09-04 | 삼성전자주식회사 | 금속 질화물을 트랩 사이트로 이용한 메모리 소자를 그 제조 방법 |
| US20070054048A1 (en) * | 2005-09-07 | 2007-03-08 | Suvi Haukka | Extended deposition range by hot spots |
| JP4772649B2 (ja) * | 2006-11-30 | 2011-09-14 | 株式会社東芝 | 半導体記憶素子の製造方法 |
| US7790560B2 (en) * | 2007-03-12 | 2010-09-07 | Board Of Regents Of The Nevada System Of Higher Education | Construction of flash memory chips and circuits from ordered nanoparticles |
| US7851307B2 (en) * | 2007-08-17 | 2010-12-14 | Micron Technology, Inc. | Method of forming complex oxide nanodots for a charge trap |
| US8067803B2 (en) | 2008-10-16 | 2011-11-29 | Micron Technology, Inc. | Memory devices, transistor devices and related methods |
| CN101800198B (zh) * | 2010-03-12 | 2013-08-14 | 上海宏力半导体制造有限公司 | 晶体硅存储器制作方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802951A (en) * | 1986-03-07 | 1989-02-07 | Trustees Of Boston University | Method for parallel fabrication of nanometer scale multi-device structures |
| US5256587A (en) * | 1991-03-20 | 1993-10-26 | Goldstar Electron Co., Ltd. | Methods of patterning and manufacturing semiconductor devices |
| EP0893834B1 (en) * | 1993-11-02 | 2004-04-07 | Matsushita Electric Industrial Co., Ltd | Semiconductor device comprising an aggregate of semiconductor micro-needles |
| US5714766A (en) * | 1995-09-29 | 1998-02-03 | International Business Machines Corporation | Nano-structure memory device |
| US5753559A (en) * | 1996-01-16 | 1998-05-19 | United Microelectronics Corporation | Method for growing hemispherical grain silicon |
| DE19632834C2 (de) * | 1996-08-14 | 1998-11-05 | Siemens Ag | Verfahren zur Herstellung feiner Strukturen und dessen Verwendung zur Herstellung einer Maske und eines MOS-Transistors |
| US6013555A (en) * | 1996-08-30 | 2000-01-11 | United Microelectronics Corp. | Process for rounding an intersection between an HSG-SI grain and a polysilicon layer |
| US5977612A (en) * | 1996-12-20 | 1999-11-02 | Xerox Corporation | Semiconductor devices constructed from crystallites |
| US5801401A (en) * | 1997-01-29 | 1998-09-01 | Micron Technology, Inc. | Flash memory with microcrystalline silicon carbide film floating gate |
| US5754477A (en) * | 1997-01-29 | 1998-05-19 | Micron Technology, Inc. | Differential flash memory cell and method for programming |
| US6060743A (en) * | 1997-05-21 | 2000-05-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device having multilayer group IV nanocrystal quantum dot floating gate and method of manufacturing the same |
| JP4318768B2 (ja) * | 1997-07-23 | 2009-08-26 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3727449B2 (ja) * | 1997-09-30 | 2005-12-14 | シャープ株式会社 | 半導体ナノ結晶の製造方法 |
| US6025627A (en) * | 1998-05-29 | 2000-02-15 | Micron Technology, Inc. | Alternate method and structure for improved floating gate tunneling devices |
-
1998
- 1998-07-15 KR KR1019980028534A patent/KR100271211B1/ko not_active IP Right Cessation
- 1998-12-22 JP JP36447598A patent/JP4322984B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-14 US US09/353,321 patent/US6165842A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100449787C (zh) * | 2005-02-16 | 2009-01-07 | 株式会社日立制作所 | 非易失性半导体存储装置及其制造方法 |
| JP2007142373A (ja) * | 2005-11-17 | 2007-06-07 | Sharp Corp | ナノ結晶シリコン量子ドットメモリ装置及びその形成方法 |
| JP4681530B2 (ja) * | 2005-11-17 | 2011-05-11 | シャープ株式会社 | ナノ結晶シリコン量子ドットメモリ装置の形成方法 |
| KR100741272B1 (ko) | 2005-12-28 | 2007-07-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100271211B1 (ko) | 2000-12-01 |
| KR20000008634A (ko) | 2000-02-07 |
| US6165842A (en) | 2000-12-26 |
| JP4322984B2 (ja) | 2009-09-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2000049310A (ja) | ナノ結晶を利用した非揮発性記憶素子の形成方法 | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| KR100386614B1 (ko) | 실리콘 양자점의 형성방법 및 그를 이용한 비휘발성메모리 소자의 제조방법 | |
| JP2000216274A (ja) | 半導体装置及びその製造方法 | |
| JP2000031475A (ja) | 半導体装置およびその製造方法 | |
| JPS6184868A (ja) | 不揮発性半導体記憶装置 | |
| JPS5812732B2 (ja) | 半導体装置の製法 | |
| KR100223277B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP2720911B2 (ja) | 半導体装置用基板表面を用意する方法 | |
| JP3436315B2 (ja) | Ｍｏｎｏｓ型半導体不揮発性記憶装置の製造方法及び、半導体装置の製造方法 | |
| KR100685421B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| JP3524213B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0629279A (ja) | 電子回路およびその作製方法 | |
| JPH0810726B2 (ja) | 半導体装置の製造方法 | |
| KR0127316B1 (ko) | 다결정실리콘의 산화막 형성방법 | |
| JPS6092666A (ja) | Ｍｉｓトランジスタの製造方法 | |
| KR19980055976A (ko) | 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법 | |
| KR19980031107A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| JPS58114440A (ja) | 半導体装置用基板の製造方法 | |
| JPH08125037A (ja) | 半導体装置およびその製造方法 | |
| JPS6346774A (ja) | 半導体装置の製造方法 | |
| JPS61160976A (ja) | 半導体装置の製造方法 | |
| JPH0320086A (ja) | 半導体記憶装置の製造方法 | |
| JPS63127570A (ja) | 絶縁ゲ−ト型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051101 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080305 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080311 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080611 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090512 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090604 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120612 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130612 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |