JPS6346774A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6346774A JPS6346774A JP19047386A JP19047386A JPS6346774A JP S6346774 A JPS6346774 A JP S6346774A JP 19047386 A JP19047386 A JP 19047386A JP 19047386 A JP19047386 A JP 19047386A JP S6346774 A JPS6346774 A JP S6346774A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置の製造方法、特にＭＯ８型半導体装
置の製造方法に関する。
置の製造方法に関する。
（従来の技術）
第２図に従来の一般的なＭＯ８型半導体装置の製造方法
を示す。まず、第２１１（ａ）に示すように、シリコン
から成る半導体基板１上にウェル層２を形成し、フィー
ルド酸化膜３を１１〔槓した後、素子領域となる部分を
開孔して半導体Ｖ板１を露出させ、この露出部分にゲー
ト醸化膜４を成長させる。続いてこのゲート酸化膜４を
通してチＶネルイオン５の注入を行う。このイオン注入
はＭＯＳトランジスタとしてのしきい値電圧ｖ１１（の
制′ａｔ＋、パンチスルー耐圧の向上等を目的としてい
る。次に第２図（ｂ）に示すように、ポリシリコン膜を
この−Ｆに堆積し、これにＮ型不純物を拡散してからゲ
ートとなる領域のみを残°りようなバターニングを行い
、ゲート電極６を形成する。続いてこのゲート電極６を
マスクとして不純物イオン７を照射し、ソースおよびド
レイン形成領域に不純物イオン注入を行う。第２図（ｂ
）では、このイオン注入の行なわれた領域を−″で承り
。
を示す。まず、第２１１（ａ）に示すように、シリコン
から成る半導体基板１上にウェル層２を形成し、フィー
ルド酸化膜３を１１〔槓した後、素子領域となる部分を
開孔して半導体Ｖ板１を露出させ、この露出部分にゲー
ト醸化膜４を成長させる。続いてこのゲート酸化膜４を
通してチＶネルイオン５の注入を行う。このイオン注入
はＭＯＳトランジスタとしてのしきい値電圧ｖ１１（の
制′ａｔ＋、パンチスルー耐圧の向上等を目的としてい
る。次に第２図（ｂ）に示すように、ポリシリコン膜を
この−Ｆに堆積し、これにＮ型不純物を拡散してからゲ
ートとなる領域のみを残°りようなバターニングを行い
、ゲート電極６を形成する。続いてこのゲート電極６を
マスクとして不純物イオン７を照射し、ソースおよびド
レイン形成領域に不純物イオン注入を行う。第２図（ｂ
）では、このイオン注入の行なわれた領域を−″で承り
。
次に酸素雰囲気中で熱処理を行って露出面を酸化させる
とともに、イオン注入の行なわれた領域を活ｆｌ−化し
、第２図（Ｃ）に示すように、ソース８ Ｊ５よびドレ
イン９を形成させる。続いて絶縁膜１０を！ｆ積し、こ
れにコンタクトホールを開孔し、アルミニウム等を蒸若
して配線台１１とす゛る。以上のようにしてＭ ＯＳ型
半尊体装置が形成される。
とともに、イオン注入の行なわれた領域を活ｆｌ−化し
、第２図（Ｃ）に示すように、ソース８ Ｊ５よびドレ
イン９を形成させる。続いて絶縁膜１０を！ｆ積し、こ
れにコンタクトホールを開孔し、アルミニウム等を蒸若
して配線台１１とす゛る。以上のようにしてＭ ＯＳ型
半尊体装置が形成される。
（発明が解決しようとする問題点）
しかしながら上述した半導体装置の製造方法には、次の
ような問題点がある。
ような問題点がある。
（１） 実効チ１ノネル長の制御性が悪い上述した方
法では、ソースおよびドレインを形成させるためのイオ
ン注入は、ゲート電極６をマスクとして行なわれること
になる。従って、ソース・トレイン間に実際に形成され
るブー１１ネルの長さ、叩ら実効チャネル長は主として
次の３つの要因によって変動することになる。
法では、ソースおよびドレインを形成させるためのイオ
ン注入は、ゲート電極６をマスクとして行なわれること
になる。従って、ソース・トレイン間に実際に形成され
るブー１１ネルの長さ、叩ら実効チャネル長は主として
次の３つの要因によって変動することになる。
■ ゲート電極６を形成するために用いるレジスト層の
バターニングの際の寸法誤差。
バターニングの際の寸法誤差。
■ ゲート電極６自身のバターニングの際の司法誤差。
■ 注入された不純物イオンの横方向拡散＝テ；差。
近年、素子の微細化とともに実効ブ１！ネル良の絶対値
は益々微小化する傾向にある。従って上記要因によって
実効チャネル長の制御性が低下すれば、トランジスタの
静特性および回路の「延時間に各製品ごとのばらつきが
生じる結果となり、極めて重大な問題となる。
は益々微小化する傾向にある。従って上記要因によって
実効チャネル長の制御性が低下すれば、トランジスタの
静特性および回路の「延時間に各製品ごとのばらつきが
生じる結果となり、極めて重大な問題となる。
（２） ゲート電極端部形状の制御性が悪い第２図（
Ｃ）の一点鎖線で示した部分の拡大図を同図（ｄ）に示
す。ここで明示されているようにゲート電極６の下部エ
ツジ部分はなめらかに浸蝕を受けた形状となっている。
Ｃ）の一点鎖線で示した部分の拡大図を同図（ｄ）に示
す。ここで明示されているようにゲート電極６の下部エ
ツジ部分はなめらかに浸蝕を受けた形状となっている。
これはイオン注入後熱酸化を１ｊった際に、グー法化法
化膜４近傍の酸化速度が速いためである。このような形
状は、ゲート酸化膜４の１１４圧を向上さけるために有
効である。即ち、エツジ部分をなめらかにづることによ
って、鋭利な部分に電界が集中１６のを緩６１ ｕでい
るのである。しかしながらこのようなゲート電極端部の
形状は、熱酸化の条件によって支配されろため、制御性
に乏しいという欠点がある。例えば、極端な場合、第２
図（ｅ）に示１ように、ゲート電極６とドレイン９との
間に全く重なりのないオフセット構造を生じてしまうこ
とがある。このようなＡフセッ１へ構造を生じると、著
しいしきい値電圧の上界、あるいは電流駆動力の減少と
いった現象が誘発される。従ってゲート電極６とドレイ
ン９との間の重なりを十分確保できないと、トランジス
タの信頼性を低下させる原因どなるのである。
化膜４近傍の酸化速度が速いためである。このような形
状は、ゲート酸化膜４の１１４圧を向上さけるために有
効である。即ち、エツジ部分をなめらかにづることによ
って、鋭利な部分に電界が集中１６のを緩６１ ｕでい
るのである。しかしながらこのようなゲート電極端部の
形状は、熱酸化の条件によって支配されろため、制御性
に乏しいという欠点がある。例えば、極端な場合、第２
図（ｅ）に示１ように、ゲート電極６とドレイン９との
間に全く重なりのないオフセット構造を生じてしまうこ
とがある。このようなＡフセッ１へ構造を生じると、著
しいしきい値電圧の上界、あるいは電流駆動力の減少と
いった現象が誘発される。従ってゲート電極６とドレイ
ン９との間の重なりを十分確保できないと、トランジス
タの信頼性を低下させる原因どなるのである。
そこで本発明は、グー１〜酸化膜の耐圧特性を確保しつ
つ、実効ブ］Ｐネル長の制御性およびゲート電ＶｉＡ端
部形状の制御性を向上さけることのできる半導体装置こ
ｔの製）も方法を提供り゛ることを目的どする。
つ、実効ブ］Ｐネル長の制御性およびゲート電ＶｉＡ端
部形状の制御性を向上さけることのできる半導体装置こ
ｔの製）も方法を提供り゛ることを目的どする。
（問題点を解決するための手段）
誘発Ｉｌｌは半導体装置の製造方法において、半）９体
基板上に酸化膜を形成する工程と、この酸化股上にレジ
スト層を形成り゛る工程と、前記レジスト層のソースお
よびドレイン形成領域に相当する部分を除去づる工程と
、残存したレジスト層をマスクとして半導体基板のソー
スおよびドレイン形成領域にソースおよびドレイン形成
のための第１の不純物ならびに半導体基板を非晶質化す
るための第２の不純物をイオン注入する工程と、レジス
ト層を剥離する工程と、熱酸化を行い、非晶質化したソ
ースおよびドレイン形成領域とそれ以外の非晶質化して
いない領域との酸化速度の差を利用して前記ソースおよ
びドレイン形成領域上の前記酸化膜の厚みをそれ以外の
領域の前記酸化膜の厚みより厚くする工程と、ソース形
成領域とドレイン形成領域との間の耐化膜上にグーｌ−
電極を形成する工程とを設け、ゲート酸化膜の耐圧特性
を確保しつつ、実効チャネル長の制御性ｄ３よびゲート
電極端部形状の制御性を向上させたものである。
基板上に酸化膜を形成する工程と、この酸化股上にレジ
スト層を形成り゛る工程と、前記レジスト層のソースお
よびドレイン形成領域に相当する部分を除去づる工程と
、残存したレジスト層をマスクとして半導体基板のソー
スおよびドレイン形成領域にソースおよびドレイン形成
のための第１の不純物ならびに半導体基板を非晶質化す
るための第２の不純物をイオン注入する工程と、レジス
ト層を剥離する工程と、熱酸化を行い、非晶質化したソ
ースおよびドレイン形成領域とそれ以外の非晶質化して
いない領域との酸化速度の差を利用して前記ソースおよ
びドレイン形成領域上の前記酸化膜の厚みをそれ以外の
領域の前記酸化膜の厚みより厚くする工程と、ソース形
成領域とドレイン形成領域との間の耐化膜上にグーｌ−
電極を形成する工程とを設け、ゲート酸化膜の耐圧特性
を確保しつつ、実効チャネル長の制御性ｄ３よびゲート
電極端部形状の制御性を向上させたものである。
（作 用）
本発明によれば、ソース・ゲート領域を非晶質化し、結
晶領域と非晶質領域とにおける酸化速度の差を利用して
ソース・グーｌ−領域にのみ９い酸化膜を形成させるこ
とができる。従ってゲート酸化膜の耐圧特性を従来どお
り確保することができる。しかも上記非晶質化を行うた
めのイオン注入と同時にソース・ドレイン領域形成のた
めのイオン注入を行うため、グー１〜゛市極自身のバタ
ーニングの寸法誤差の影響を受けずに実効チャネル長が
決定でき、実効ヂ１７ネル長の制御性が向−ヒする。
晶領域と非晶質領域とにおける酸化速度の差を利用して
ソース・グーｌ−領域にのみ９い酸化膜を形成させるこ
とができる。従ってゲート酸化膜の耐圧特性を従来どお
り確保することができる。しかも上記非晶質化を行うた
めのイオン注入と同時にソース・ドレイン領域形成のた
めのイオン注入を行うため、グー１〜゛市極自身のバタ
ーニングの寸法誤差の影響を受けずに実効チャネル長が
決定でき、実効ヂ１７ネル長の制御性が向−ヒする。
更にゲート’［形成後に、エツジ部分をなめらかにする
ための熱酸化工程を行う必要がなくなるため、ゲート電
極端部形状の制り１ｊ性ら向−卜する。
ための熱酸化工程を行う必要がなくなるため、ゲート電
極端部形状の制り１ｊ性ら向−卜する。
（実施例）
以下、本発明を第１図に示づ“一実施例にＪ、Ｌづいて
説明する。まず、第１図＜ａ＞に示すように、シリコン
から成る半導体基板１上にウェル層２を形成し、フィー
ルド酸化膜３を堆積したｉ長、索子領域となる部分を開
孔して半導体基板１を露出させ、この露出部分にゲート
酸化膜４を成長さＵる。
説明する。まず、第１図＜ａ＞に示すように、シリコン
から成る半導体基板１上にウェル層２を形成し、フィー
ルド酸化膜３を堆積したｉ長、索子領域となる部分を開
孔して半導体基板１を露出させ、この露出部分にゲート
酸化膜４を成長さＵる。
更にこのゲート酸化膜４を通してチャネルイオン（図示
されていない）を注入する。ここまで（よ従来の方法と
同様である。次にレジスＩ−層’＋ ２をこの上に）ａ
積し、ソース・ドレイン形成領域に相当する部分を除去
する。第１図（ａ）は、らようどこの状態を示づ。次に
残存したレジスト層１２をマスクとして、第１の不純物
１３および第２の不純物１４を照射し、ソースおよびド
レイン形成領域に不純物イオン注入を行う。第１図（ａ
）では、このイオン注入の行なわれた領域を“−″で示
す。
されていない）を注入する。ここまで（よ従来の方法と
同様である。次にレジスＩ−層’＋ ２をこの上に）ａ
積し、ソース・ドレイン形成領域に相当する部分を除去
する。第１図（ａ）は、らようどこの状態を示づ。次に
残存したレジスト層１２をマスクとして、第１の不純物
１３および第２の不純物１４を照射し、ソースおよびド
レイン形成領域に不純物イオン注入を行う。第１図（ａ
）では、このイオン注入の行なわれた領域を“−″で示
す。
ここで、第１の不純物１３は、ソース・ドレインを形成
するための不純物で、例えば、はう索、燐または砒素等
が用いられる。一方、第２の不純物１４は、半導体基板
１を非晶質化するための不純物で、例λはアルゴンまた
はシリコン等を用いることができる。従ってこのイオン
注入の工程によって、ウェル層２と逆導電型の不純物注
入を行うことができるとともに、イオン注入を受（）た
領域を非晶質化させることができる。
するための不純物で、例えば、はう索、燐または砒素等
が用いられる。一方、第２の不純物１４は、半導体基板
１を非晶質化するための不純物で、例λはアルゴンまた
はシリコン等を用いることができる。従ってこのイオン
注入の工程によって、ウェル層２と逆導電型の不純物注
入を行うことができるとともに、イオン注入を受（）た
領域を非晶質化させることができる。
次に第１図（ｂ）に示すように、レジスト層１２を剥離
した後、酸素雰囲気中における熱酸化を行う。これによ
り、グー１−酸化膜４は酸化８−れて膜厚を増りことに
なるが、非晶質化された領域（よ結晶領域に比べて酸化
速度が速（なるため、ソース・ドレイン領域上の酸化膜
４′の厚みが酸化膜４に比べて増すことになる。なお、
この熱酸化によってイオン注入の行なわれた領域は活性
化し、ソース８６３よびドレイン９が形成される。
した後、酸素雰囲気中における熱酸化を行う。これによ
り、グー１−酸化膜４は酸化８−れて膜厚を増りことに
なるが、非晶質化された領域（よ結晶領域に比べて酸化
速度が速（なるため、ソース・ドレイン領域上の酸化膜
４′の厚みが酸化膜４に比べて増すことになる。なお、
この熱酸化によってイオン注入の行なわれた領域は活性
化し、ソース８６３よびドレイン９が形成される。
続いてこの上にポリシリコンを！を積さｕ１バターニン
グを行い、第１図＜Ｃ）に示づようにゲート電極６を形
成する。以下は従来の方法と同様に絶縁層を形成し、コ
ンタクトホールを開孔し、配ａ層を形成ヅる（図示され
ていない）。
グを行い、第１図＜Ｃ）に示づようにゲート電極６を形
成する。以下は従来の方法と同様に絶縁層を形成し、コ
ンタクトホールを開孔し、配ａ層を形成ヅる（図示され
ていない）。
第１図（Ｃ）の一点鎖線で示した部分の拡大図を同図（
ｄ）に示す。ゲート電＋ｊｉ６の下の絶縁膜は、酸化膜
４とこれより厚い酸化膜４′とから成るため、ゲート電
極６の下部エツジ部分はなめらかに身銭を受けた状態と
なっている。従って従来方法で製造したしのと同様に、
グー１〜Ｍ化膜４の耐圧向上を確保することができる。
ｄ）に示す。ゲート電＋ｊｉ６の下の絶縁膜は、酸化膜
４とこれより厚い酸化膜４′とから成るため、ゲート電
極６の下部エツジ部分はなめらかに身銭を受けた状態と
なっている。従って従来方法で製造したしのと同様に、
グー１〜Ｍ化膜４の耐圧向上を確保することができる。
しかも従来方法の問題点の１つであった実効？／ｉシネ
ル艮の制御１’ｌ Ｇ向上している。即ち、ソース・ド
レイン領域はレジス１〜１２のバターニングにＪ：って
位買決定されるため、前述した実効チトネル長の３つの
変動要因のうり、■および■に関して（よ同様に変動要
因とイ【りうるが、■の「ゲート電極６自身のバターニ
ングの１際の寸法溝λ」という要因はもはやなくなるの
である。また、従来方法の別な問題点であったゲート電
極端部形状の制り１１性も向上している。即ら、グー１
〜電極６の端部形状の輪郭は、ゲート酸化膜４および４
′によってゲート電極６形成前から決定されてしまうの
で、きわめて制御性が良くなる。
ル艮の制御１’ｌ Ｇ向上している。即ち、ソース・ド
レイン領域はレジス１〜１２のバターニングにＪ：って
位買決定されるため、前述した実効チトネル長の３つの
変動要因のうり、■および■に関して（よ同様に変動要
因とイ【りうるが、■の「ゲート電極６自身のバターニ
ングの１際の寸法溝λ」という要因はもはやなくなるの
である。また、従来方法の別な問題点であったゲート電
極端部形状の制り１１性も向上している。即ら、グー１
〜電極６の端部形状の輪郭は、ゲート酸化膜４および４
′によってゲート電極６形成前から決定されてしまうの
で、きわめて制御性が良くなる。
以上のとおり本発明によれば、半導体装置の製造方法に
Ｊ３いて、ソース・グー１〜領域を非晶質化し、結晶領
域と非晶質領域とにお【」る酸化速１立の差を利用して
ソース・ゲート領域の酸化膜厚を厚くするようにしたた
め、ゲー１〜Ｍ （ｉｓ 股の耐圧特性を確保しつつ、
実効チャネル長の制６＋＋ Ｍおよびグー１〜電極端部
形状の制御性を向上させることができる。
Ｊ３いて、ソース・グー１〜領域を非晶質化し、結晶領
域と非晶質領域とにお【」る酸化速１立の差を利用して
ソース・ゲート領域の酸化膜厚を厚くするようにしたた
め、ゲー１〜Ｍ （ｉｓ 股の耐圧特性を確保しつつ、
実効チャネル長の制６＋＋ Ｍおよびグー１〜電極端部
形状の制御性を向上させることができる。
第１図は本発明の一実施例に係る半導体装置の製造方法
の工程図、第２図は従来の半導体装置の製造方法の工程
図である。 １・・・半導体基板、２・・・つＩル層、３・・・フィ
ールド酸化膜、４．４′・・・ゲート酸化膜、５・・・
チャネルイオン、６・・・ゲート電極、７・・・不純物
イオン、８・・・ソース、９・・・ドレイン、１０・・
・絶縁膜、１１・・・配Ｆ！層、１２・・・レジス１一
層、１３・・・第１の不純物、１４・・・第２の不純物
。
の工程図、第２図は従来の半導体装置の製造方法の工程
図である。 １・・・半導体基板、２・・・つＩル層、３・・・フィ
ールド酸化膜、４．４′・・・ゲート酸化膜、５・・・
チャネルイオン、６・・・ゲート電極、７・・・不純物
イオン、８・・・ソース、９・・・ドレイン、１０・・
・絶縁膜、１１・・・配Ｆ！層、１２・・・レジス１一
層、１３・・・第１の不純物、１４・・・第２の不純物
。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に酸化膜を形成する工程と、前記酸化
膜上にレジスト層を形成する工程と、前記レジスト層の
ソースおよびドレイン形成領域に相当する部分を除去す
る工程と、残存した前記レジスト層をマスクとして前記
半導体基板のソースおよびドレイン形成領域にソースお
よびドレイン形成のための第１の不純物ならびに半導体
基板を非晶質化するための第２の不純物をイオン注入す
る工程と、前記レジスト層を剥離する工程と、熱酸化を
行い、非晶質化した前記ソースおよびドレイン形成領域
とそれ以外の非晶質化していない領域との酸化速度の差
を利用して前記ソースおよびドレイン形成領域上の前記
酸化膜の厚みをそれ以外の領域の前記酸化膜の厚みより
厚くする工程と、前記ソース形成領域とドレイン形成領
域との間の前記酸化膜上にゲート電極を形成する工程と
、を備えることを特徴とする半導体装置の製造方法。 ２、半導体基板がシリコン基板であり、第１の不純物が
ほう素、燐または砒素であることを特徴とする特許請求
の範囲１項記載の半導体装置の製造方法。 ３、半導体基板がシリコン基板であり、第２の不純物が
アルゴンまたはシリコンであることを特徴とする特許請
求の範囲第１項または第２項記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19047386A JPS6346774A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19047386A JPS6346774A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346774A true JPS6346774A (ja) | 1988-02-27 |
Family
ID=16258696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19047386A Pending JPS6346774A (ja) | 1986-08-15 | 1986-08-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346774A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152568A (ja) * | 1991-11-26 | 1993-06-18 | Nippon Precision Circuits Kk | Ｍｏｓトランジスタおよびその製造方法 |
| JP2006186349A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
-
1986
- 1986-08-15 JP JP19047386A patent/JPS6346774A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152568A (ja) * | 1991-11-26 | 1993-06-18 | Nippon Precision Circuits Kk | Ｍｏｓトランジスタおよびその製造方法 |
| JP2006186349A (ja) * | 2004-12-03 | 2006-07-13 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
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