JPS586177A - シリコン基板上に金属−酸化物−半導体(mos)集積回路を製造する方法 - Google Patents

シリコン基板上に金属−酸化物−半導体(mos)集積回路を製造する方法

Info

Publication number
JPS586177A
JPS586177A JP57110913A JP11091382A JPS586177A JP S586177 A JPS586177 A JP S586177A JP 57110913 A JP57110913 A JP 57110913A JP 11091382 A JP11091382 A JP 11091382A JP S586177 A JPS586177 A JP S586177A
Authority
JP
Japan
Prior art keywords
layer
forming
oxide
substrate
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP57110913A
Other languages
English (en)
Other versions
JPH0568854B2 (ja
Inventor
パオロ・ガ−ギニ
イスラエル・ベイングラス
ノ−マン・ア−ルクウイスト
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of JPS586177A publication Critical patent/JPS586177A/ja
Publication of JPH0568854B2 publication Critical patent/JPH0568854B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743Making of internal connections, substrate contacts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/318Inorganic layers composed of nitrides
    • H01L21/3185Inorganic layers composed of nitrides of siliconnitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はMO8製造の分野に関するものである。
金属−酸化物一半導体(Mo8)集積回路の製造、とく
にポリシリコンを用いる製造においては、ポリシリコン
部材上にガラス層が形成されるのが普通である。このガ
ラス層は、下側の回路部材を保護する丸めに用いられる
ドープされ九二酸化シリコンであるのが普通である。上
に設けられる金属部材が基板領域とポリシリコン部材の
いずれかに接触できるようにするために、このガラス層
の中に穴が形成される。そのガラス層を金属層で嵐〈覆
う丸めに、ガラス層を比較的烏い温度にさらしてガラス
を再び流動状態とすることにより、鋭い隅を丸くする。
このガラス層を再流動化する工程における加熱温度のた
めに金属が酸化されたり、ケイ化物が生じ九)(高融点
の金属の場合)、マたは融は九り(アルミニクムの場合
)するというような問題が起るから、この再流動化工程
は金属化工程より先に行わねばならない。
この高温度でのガラス再流動化工程によってガラス層の
下に金属部材が形成されることが阻止され、し九がって
、典型的にはポリシリコン、非金属部材がガラス層の下
側に形成される。ポリシリコンは高濃度にドープされて
いる場合でも金属の抵抗値よりも高い抵抗値を有する。
この高い抵抗値のためにMO8回路の動作速度が低くな
る。
ガラス層を用いる典型的なMOB $1造方法が米国特
許第4,033,026号および第4,052,229
号に開示されている。
後で説明するように、本発明により、ポリシリコン部材
に接触してポリシリコン部材の抵抗値を低くする金属部
材を形成できるようにするものである。下側の金属に損
傷が加えられないようにするために、低温「後端部」処
理が用いられる。
(「後端部」処理は、MOB g適法のうち、ゲートの
パターン化工程およびソース領域とゲート領域のドーピ
ング工程の後の部分と、低温保一層を付着する前のその
他の工程とを指すものである。)この明細書ではシリー
ン基板上に金属−酸化物一半導体(MOB )集積回路
を製造する方法について説明する。まず、基板上に第1
の酸化物層を形成し、それに続いてその第1の酸化物層
の上にポリシリコン層を形成する。次に1そのポリシリ
コン酸の上に窒化シリコン層を形成する。ポリシリコン
層からゲート部材および相互接続のような回路部材を形
成する。それらの部材性、窒化シリコン層から形成した
iスフを用いてエツチングする。
次に、ゲート部材に整列させてソース領域とドレイン領
域を形成する。それから、基板上に第2の酸化物層を形
成する。窒化シリコン部材の丸めに第2の酸化物がポリ
シリ;ン部材上に成長することが阻止される。残ってい
る窒化シリコン部材を除去してから、選択されたポリシ
リコン部材の上に金属部材を形成する。次に、回路の上
に保護層を形成する。次の処理は、金属部材の劣化を阻
止するために十分に低い温度で行う。このようにして、
抵抗値が低いポリシリコン/金属の埋め込まれた部材が
MO8回路中に形成される。
この明細書では、金属で覆われたポリシリコンのゲート
部材のような回路部材の形成にとくに適する金属−酸化
物一半導体(MOS)の製造法について説明する。それ
らの回路構造体は金属のないポリシリコン回路部材と比
較して抵抗値が低く、シ九がって得られた集積回路がよ
シ高い速度で動作する。以下の説明では、本発明を完全
に理解できるようにするために1層の厚さというような
細部について4述べである。しかし、本発明はそのよう
な細部は任意に変更して本発明を奥行できることは当業
者には明らかであろう。その他では、不必要に詳しく説
明して本発明をあいまいにすることがないように、洗浄
工程、マスキング工程のような周知の工11については
詳しい説明をしていない。
また、以下の説明ではnチャンネル・トランジスタの製
造について述べたが、そのトランジスタはp形単結晶シ
リコン基板上に作られる。この方法はpチャンネル・ト
ランジスタ、0MO8集積回路、808回路の製造およ
びその他の技術にも使用できることが当業者には明らか
一!eあろう。
以下、図面を参照して本発明の詳細な説明する。
まず、基板25の2つの部分25as2sbが示されて
いる第1図を参照する。ここで説明している実施例にお
いては、基板2sは低導電度(50オームcI11)の
基板であって、p形不純物がドープされる。
フィールド酸化物領域26をその下側のチャンネル・ス
トップ領域2Tとと4に形成する丸めに、一般に採用さ
れている[フロント・エンド(frontena)J処
理工程が用いられる。周知のように、それらのフィール
ド酸化物領域は、上側の窒化シリコン層29に設けられ
ている穴の中で成長させられる。この窒化シリコン層2
9の形成に先立って、比較的薄い二酸化シ17 jン層
28を基板上に成長させる。たとえば、フィールド酸化
物領域26の厚さは約7000〜8000オングストロ
ーム、酸化物層28の厚さは400オン、ゲストローム
、窪化シリコン層29の厚さは約800オングストロー
ムである。このフロント・エンド処理は米国特許第4,
033,026号に記述されている。
次に、第2図に示されているように、窒化シリコン層2
sの除去後に、基板250部分25&に線2sにより示
されているようにヒ素イオンを注入してn影領域31を
形成する。他の基板部分251)にホワ素イオンを注入
して(線30で示されている)p影領域33を形成する
。ここで説明している実施例では、n影領域31には1
o 1m 〜1011 /(m’のレベルまでヒ素をド
ープし、p影領域33には1011〜tolB 7.−
のレベルまでホワ素をドープする。領域31はデプリー
ション雛トランジスタのチャンネルのために用いられ、
領域33はエンハンス量トランジスタのチャンネルのた
めに用いられる。領域31と33を形成するために独立
し九マスキングエ鵬およびドーピング工程が用いられる
。この回路が、領域31.32により設定され九2以外
のし無い値電圧を有するトランジスタ(零シキい値トラ
ンジスタのよう&)を有するものとすると、米国特許第
4052229号に開示されている方法を用いることが
できる。
次に第3図を参照する。酸化物層28の接触領域が埋込
まれる場所に穴があけられる。この穴をあけるために通
常のマスキング工程とエツチング工程が用いられる。次
に、ヤんをドープしたポリシリコン層35を基板の上に
形成する。ここで説明している実施例では、このポリシ
リコン層35の厚さは3000〜4000オングストロ
ームである。
この厚35から基板25の埋め込まれた接触領域の場所
に拡散して、たとえば、穴36の中に領域37を形成す
る。
第4図に示されているように、ポリシリコン層35の上
に窒化シリコン層38を形成する。この鳩38の厚さは
約400オンダストロームである。
ここで説明している実施例では、窒化シリコン層を形成
する前に薄い酸化物層をポリシリコン層35の上に形成
する。
次に、ゲート部材や相互接続線のような回路部材を形成
するために、通常のマスキングおよびエツチング工程を
用いる。第5図には2つのゲート部材35a、35bが
示されている。周知のように、まず、窒化シリコン層3
Bからマスキング部材38a。
38bを形成する丸めにホトレジスト層を用い、それか
ら窒化物層をポリシリコン層から分離する酸化物層をエ
ツチングし、次にポリシリコン層35をエツチングする
。(簡単にするために、第5図乃至第9図には埋め込ま
れた接触領域3Tと穴36は示してないことに注意のこ
と。)次に、基板にヒ素を注入してソース領域とドレイ
ン領域を形成する。たとえば、ソース領域およびドレイ
ン領域39をゲート部材35aに整列させて形成し、ソ
ース領域およびドレイン領域40をゲート部材35bに
整列させて形成する。ここで説明している実施例では、
ヒ素の注入は酸化物層28を通じて約1016/cfR
” の濃度レベルまで行う。
次に、基板を再酸化して比較的厚い酸化物層41を成長
させる(第6図)。この酸化工程は、基板を920℃の
湿った雰囲気中に置くというような、通常の周知のやり
方で行われる。窒化シリコン・マスキング部材38a、
38b (第5図)はゲート部材35a、35bの上面
における酸化物の成長をそれぞれ阻止する。酸化物層4
1が成長してから、それらのマスキング部材を第6図に
示すように除去する。
ここで説明している実施例では、酸化物層41は約20
00オングストロームの厚さまで成長させる。
次に、ポリシリコン部材の上に金属部材を形成するた〆
に通常の金属化工程を用いる。それらの金属部材は全て
のポリシリコン部材の上または選択したポリシリコン部
材の上に形成できる。第7図に示されているように、ポ
リシリコン・ゲート部材35aの上に金属部材43を形
成する。しかし、ゲート部材35bの上には金属部材は
形成しない。
ゲート部材3.5a、35bの上面に二酸化シリコンが
存在しないようにするために(さもないと、ポリシリコ
ンとの良好な接触が行われない)光エツチング工程をま
ず行う。金属部材を形成するために用いるマスキング工
程にはある程度の位置のずれが起ることは普通であるか
ら、アルミニウム部材43がポリシリコン・ゲート部材
35aと完全には整列されていない様子が示されている
。下側のポリシリコン部材の抵抗値を大幅に低くして、
回路の動作速度を高くするのはそれらの金属部材である
次に第8図を参照する。ポリシリコン部材の上面にタン
グステン部材を形成するために別の金属化工程を用いる
ことができる。ここで説明している実施例では、窒化シ
リコン層または二酸化シリコン層の上にタングステンを
付着させることなしに、ポリシリコン層の上にタングス
テンを付着する市販の(Al/r社により販売されてい
る)タングステン付着装置を用いる。この方法により、
タングステン部材とポリシリコン部材との直接位置合わ
せを自動的に行うことができる。すなわち、第8図に示
されているように、部材44をゲート部材35aの露出
している部分の上だけに形成して、ゲート部材35aの
上面を完全に覆う。タングステン部材はアルミニ9ム部
材を用いることなしにポリシリコン層の上に直接形成で
きる。あるいは、タングステン部材をポリシリコン回路
部材の上に直接形成し、その後でそれらのタングステン
部材の上にアルミニウム部材を形成できる。
それらの金属部材の形成に続いて、ケイ化物の形成とタ
ングステンの酸化とのうちの少くとも1つが生ずること
を阻止するように高温(九とえば600℃)工程をなく
すために、残りの処理工程を選択しなければならない。
こむで説明している実施例では、回路部材(金属を含む
)と酸化物層41を榎う基板の上にプラズマ窒化物層を
形成する。
プラズマ窒化物層47が第9図に示されている。
ここで、選択した基板領域と選択した回路部材に別の金
属屑を付加し、かつプラズマ窒化物層47を通じて接触
領域を形成することにより回路を完成させることができ
る。先行技術で用いられていたガラス再流動化工程は不
要である。プラズマ窒化物層に(接触のための)傾斜し
た縁部を作るための方法が、本願出願人が特許を受ける
権利を有する1981年2月23日付の未決の米国特許
出願第236833号に開示されている。
ここで、第24図を参照する。この図の写真の中央部分
にゲート部材が示されている。このゲート部材はタング
ステン部材によシ完全に覆われている。このタングステ
ン部材は写真に非常に明瞭に示されている。構造全体は
かなシ厚いプラズマ窒化物層で覆われている。ゲート部
材の領域中におけるプラズマ窒化物層はゆるやかに傾斜
しており(負の勾配で娘ない)、シたがって上側に金属
層を付着するのに適当である。第24図の写真の右下隅
に示されている直線は1ミクロンの長さを表す。この写
真は第9図に示されているゲート部材35bをほぼ示す
ものである。
次に、第10図乃至第12図を参照して、金属で被覆さ
れたソース領域とドレイ/領域を形成するだめの方法に
ついて説明する。
第10図乃至第12図は、金属で榎われたゲート部材に
隣接して、金属で覆われたソース領域とドレイン領域を
形成するために、先に説明した方法に使用できる別の方
法を示すものである。第10図には、第5図の窒化シリ
コン・マスキング部材38aが、比較的厚い酸化物層4
1が成長した後の下側のポリシリコン・ゲート部材35
aとともに示されている。酸化物層41が成長させられ
る場合には、ポリシリコン部材35aの側面にも酸化物
が成長する。たとえば、マスキング部材38&と直接に
整列して、すなわちアンダーカットを行うことなしに、
ポリシリコン部材35aをエツチングすると仮定する。
酸化物層41の形成前は、ポリシリコン部材は破線48
1で延びる。酸化物層41が成長させられるとゲート部
材3Saの一部が酸化されて、そのゲート部材の側面に
厚さが約2000オングストロームの酸化物層が形成さ
れる。(ゲート部材35aのエツチング中にアンダーカ
ットが起きたとしても、ゲート部材の側面にも酸化物領
域が形成されることに注意すること。)ここで、窒化シ
リコン部材38aと整列して酸化物層41をエツチング
できる。このためにポリシリコン部材35aの側面に酸
化物領域50が残る(第11図)。ソースおよびドレイ
ン領域39では酸化物領域が完全に除去されることに注
意されたい。
次に、前記した自動位置合わせタングステン付着装置が
用いられるとすると、タングステン部材51がソースお
よびドレイン領域の上に形成され、ゲート部材3Saの
上にタングステン部材52が形成される(第12図)。
イオン照射を用いて酸化物領域50を得るための別の方
法が、本願出願人が特許を受ける権利を有している19
81年2月3日付の未決の米国特許出願第231121
号に記述されている。
次に、埋め込まれた接触領域を作る別の方法について説
明する。
埋め込まれた接触領域を形成するための従来の方法が第
3図に示されている。とくに、穴36をエツチングで得
ることと、この穴の中に基板に接触させてポリシリコン
を直接形成することがその従来の方法でしばしば用いら
れている。第13図乃至第16図は埋め込まれた接触領
域を形成するための別の方法を示すものである。
まず第13図を参照する。この図には第5図に示されて
いる窒化シリコン部材311aとゲート部材35aが再
び示されている。第14図には、第2の酸化物層41の
成長後の構造が再び示されている。
第14図では、窒化シリコン部材が除去され、ソースと
ドレインの部分または埋め込まれた接触領域を露出させ
るためにホFレジスト・マスキング層が用いられる。第
15図に示されているように、ホトレジスト層54がゲ
ート3Saの一部と、そのゲート部材の左隣りの酸化物
層41を露出させる。マスキングの典型的な位置ずれの
ためにゲート部材の一部が露出される。ここで、露出し
ている酸化物層、すなわち、ゲート部材35aの左側の
酸化物層をエツチングにより除去する丸めに酸化物エツ
チング剤が用いられる。このエツチングにより下側の領
域39が露出される。ホトレジスト層を除去してから、
前配し曳自動位置合わせタングステン層付着工根を用い
て金属接触領域を形成する。第16図の金属部材55を
、露出している基板領域およびポリシリコン・ゲート部
材35aの一方の側面と上面に接触させて形成する。こ
のようにして、負荷装置として用いられるデプリーショ
ン型トランジスタにおいてしばしば行われるように、ゲ
ート部材35aが領域39の1つに電気的に結合される
以上説明した埋め込まれた接触領域を形成する方法の主
な利点は、第3図に示されているような層28に穴36
を形成するために必要である、ゲート酸化物層を直接マ
スキングすることを必要としないことである。層28は
通常は薄く、したがってマスキング工程とエツチング工
程を行う間に損傷を受けることがある。第15図に最も
よく示されているように、この新しい方法で埋め込まれ
た接触部材を形成するマスキング工程が比較的厚くて耐
久性のある酸化物層41に適用されることに注意された
い。
次に、元の811N4層を用いる別の実施例について説
明する。第17図乃至第23図に示す別の実施例では、
元の窒化シリコン層、すなわち、フィールド酸化物領域
(第1図の層29)を形成するために用いた層を使用す
る。
まず第17図を参照して、p形単結晶シリコン基板60
が2つの部分110aと60bに分割される。
この実施例に用いるのに好適な基板も低導電度(50オ
ーム3)の基板である。比較的薄い(たとえば400オ
ングストローム)二酸化シリコン層10をまず基板の上
に成長させる。次に、この二酸化シリコン層70の上に
窒化シリコン層65を形成し、フィールド酸化物領域の
ための穴をあける丸めにマスキング工程を用いる。ドー
ピング工程の後でフィールド酸化物領域61を成長させ
る。
ここで通常のマスキングおよびエツチング工程を用いて
、元の窒化シリコン層65をエツチングして穴66をあ
ける。それらの穴はデプリーション型トランジスタの場
所にあける。領域6Tを形成するためにヒ素またはリン
を用いる。
次に、第18図に示すように、基板上にホトレジスト層
を付着し、そのホトレジスト層と下の窒化シリコン層6
5に穴6Tt−あける。それから、ホク素のようなp形
不純物を用いてドープされた領域68を形成する。この
領域は二ンノ・ンス盤トランジスタのホスト領域として
用いられるものであって、第2図に示されている領域3
3に対応するものである。また、領域67.68から得
られるしきい値以外のしきい値を有するトランジスタを
必要とする場合には、米国特許第4.052.229号
に開示されている技術を用いることができる。
これで、厚さが約3000〜4000オングストローム
のポリシリコン層が基板の上に形成される。このポリシ
リコン層の上面に薄い酸化物層を形成した後で、そのポ
リシリコン層の上に窒化シリコン層を形成する。次に、
第19図に示されている望化シリコン・マスキング部材
78aj6bと、下側のゲート部材73.74を形成す
るために通常のマスキング工程とエツチング工程を用い
る。纏12で示されているように、ソース領域とドレイ
ン領域とくに、ゲート部材73に整列している領域18
と、ゲート部材74に整列している領域T9を形成する
ために、多量のヒ素を基板に注入する。
次に第20図を参照する。比較的厚い(たとえば200
0オングストローム)酸化物層を成長させるために基板
を酸化する。基板部分110a内のソースおよびドレイ
ン領域T8の上に酸化物領域83を形成する。酸化物領
域83は窒化シリコン層6sにより保饅されているから
、厚い酸化物層は酸化物領域83の側面には成長しない
ととに注意されたい。同様に、ゲート部材14の側面に
酸化物領域84が形成されるが、窒化シリコン層65に
より保鏝されている酸化物領域84の側面には厚い酸化
物領域は成長させられない。領域83.84が成長させ
られた後で、窒化シリコン層を除去し、第20図に示す
構造体を得る。
図示していないが、埋め込まれた接触部材は第2図に示
すように形成でき、または第13図乃至第16図を参照
して説明したようにして形成できる。
第21図にi!85で示されているように、ソースおよ
びドレイン領域を拡張するためにイオン注入工程を用い
る。それらの拡張された領域は領域78a、?$1aと
して示されている。このヒ素注入工程は第20図に示さ
れている酸化物層70を通じて行うことができ、または
第21図に示すように、イオン注入に先立って酸化物層
を除去できる。より薄い酸化物がエツチングされる場合
には、比較的厚い酸化物領域83,84は除去しない。
次に第22図を参照する。薄い酸化物層の除去後にソー
ス領域とドレイン領域の上およびゲート部材の上に金属
部材を形成するために、前記した自動位置合わせタング
ステン付着装置を使用できる。たとえば、ソースおよび
ドレイン領域78aの上に金属部材89が形成され、ゲ
ート部材73の上に金属部材8Tが形成される。また、
エンハンス型トランジスタのために、ゲート部材74の
上に金属部材88が形成され、ソースおよびドレイン領
域79aの上に金属部材90が形成される。ソースおよ
びドレイン領域の上に形成されている金属部材と、ゲー
ト部材の上面に形成されている金属部材は酸化物領域8
3.84により良く分離される。
第23図に示されそいるように、基板全面にプラズマ窒
化物層92を形成し、このプラズマ窒化物層92には前
記したようにして穴をあける。別の金属化工程を行った
後で、金属線と接触部材を下のタングステン金属部材に
接触させて形成する。
たとえば、アルミ=ワム接触部材114が金属部材89
に電気的に接触し、同様に、アルミニツム部材95がタ
ングステン部材95に電気的に接触する。
以上説明した本発明の別の実施例の大きな利点は、第2
の酸化物層の大部分を形成するために元の窒化シリコン
層を用いることである。こうすることによって位置合わ
せにおいて大きな利益が得られる。第23図に示されて
いるように、かつ第1図乃至第9図を参照して説明した
方法では事実であったように、最後の金属層はタングス
テン部材のような下側の金属部材に接触するから、抵抗
値の低い接続が行われる。
本願発明と同一分野に属する発明の別の特許出願におい
ては、以上説明した方法に用いる構造と方法が記述され
ている。たとえば、本願出願人が特許を受ける権利を有
する1981年2月23日付の米国特許出願第2366
52号を参照されたい。
以上、ゲート部材のような低抵抗値のポリシリコン/金
属回路部材とシリコン/金属回路部材を形成する方法に
ついて説明した。下側の金属部材。
の劣化を防ぐために、それらの金属部材の形成後は低温
処理を用いる。
【図面の簡単な説明】
第1図はフィールド酸化物領域と、第1の二酸化シリコ
ン層と、窒化シリコン層を含む基板の横断面図、第2図
はイオン注入中における第1図に示す基板の横断面図、
第3図は接触部材が埋込まれ、ポリシリコン層が設けら
れている第2図の基板の横断面図、第4図はポリシリコ
ン層の上に窒化シリコン層が形成されている第3図に示
す基板の横断面図、第5図は付加ドーピング工程後のゲ
ート部材を有する第4図に示す基板の横断面図、第6図
は第2の酸化物層を有する第5図に示す基板の横断面図
、第7図は金属化工程後の第6図に示す基板の横断面図
、第8図は付加金属化工程後の第7図に示す基板の横断
面図、第9図は保躾層を有する第8図に示す基板の横断
面図、第10図は第6図の10−10線に沿う断面図、
第11図は第2の酸化物層の形成後における第1θ図の
基板の断面図、第12図は金属化工程後の第11図に示
す基板の断面図、第13図乃至第16図は埋め込まれ九
接触領域を形成する丸めの別の方法を示すものであって
、第13図は第5図の13−13mに沿う断面図、第1
4図は第2の酸化物層を形成し友後の第13図に示す基
板の断面図、第15図はホトレジスト層を形成した後の
第14図に示す基板の断面図、第16図はエツチング工
程と金属化工程を行った後の第15図に示す基板の断面
図、第17図乃至第23図は第1図乃至第9図に示す方
法の別の実施例を示す方法であって、第17図はフィー
ルド酸化物層と、酸化物層と、窒化シリコン層に設けら
れた穴とを含む基板の横断面図、第18図は付加マスキ
ング工程の後で行われる第2のドーピング工程中の第1
7図に示す基板の断面図、第19図はゲート部材の形成
後における第18図に示す基板の断面図、第20図は付
加酸化物層の成長後における第19図に示す基板の断面
図、第21図はエツチング工程の後に行われているイオ
ン注入工程中の第20図に示す基板の断面図、第22図
は金属化工程の後における第20図に示す基板の断面図
、第23図は保膜層の形成後と、付加金属化工程の後に
おける第22図に示す基板の断面図、第24図は本発明
の方法に従って製造したMO8集積回路のプラズマ窒化
物保睦層が施されているゲート部材と下側の金属部材の
横断面を示す走査型電子顕微繞写真である。 25.60・・・・基板、26.61・・・・フィール
ド酸化物領域、27・・・・チャンネル・ストップ領域
、28.41.70,83.84  ・・・・二酸化シ
リコン層、29,38,65・・・・窒化シリコン層、
31・・・・n影領域、33・・・・p影領域、35・
・・・ポリシリコン層、35a−35b+73.74・
・・・ゲート部材、38a、38b、76a、Tab・
・・・マスキング部材、39,40.78・・・・ソー
スおよびドレイン領域、43,55,87.8B。 89.90 ・・・・金属部材、47.92 ・・・・
プラズマ窒化物層。 特許用j[人   インテル・コーポレーション代理人
 山川政樹(tlh1名) 4少16

Claims (1)

  1. 【特許請求の範囲】 (1)シリコン基板上に第1の酸化物を成長させる工程
    と、 前記第1の酸化物層の上にポリシリコン層を形成する工
    程と、 前記ポリシリコン層の上に脅化シリコン層を形成する工
    程と、 前記窒化シリコン層から形成されたマスキング部材を用
    いて前記ポリシリコン層から複数の回路部材を形成する
    工程と、 前記基板中に前記回路基板部材のうちめ少くともい〈つ
    かと整列する複数のソース領域および、Fレイン領域を
    形成する工種と、 前記基板上に第2の酸化物層を成長させる工程と、 前記窒化シリコン部材を除去する工種と、前記ポリシリ
    コン回路部材上に金属部材を形成する工程と、 前記基板を保護層で覆う工種と、 を備え、前記窒化シリコン部材は前記回路部材上での第
    2の酸化物層の成長を阻止し、前記金属部材の劣化を避
    けるために前記保護層は十分に低い温度で処理し、それ
    Kよpgk抵抗のポリシリコン/金属が埋込まれた接触
    部材がMO8回路中に形成されることを特徴とするシリ
    コン基板上に金属−酸化物一半導体(MOS)集積回路
    を製造する方法。 (2、特許請求の範囲の第1項に記載の方法であって、
    前記保護層はプラズマ窒化物を含むことを特徴とする方
    法。 (3)特許請求の範囲の第2項に記載の方法であって、
    前記金属部材はアルミニクム部材を含むことを特徴とす
    る方法。 (4)特許請求の範囲の第2項に記載の方法であって、
    前記金属部材はタ/ゲステン部材を備えることを特徴と
    する方法。 (5)シリコン基板上に第1の酸化物層を成長させる工
    程と、 前記第1の酸化物層゛の上にポリシリコン層を形成する
    工程と、 前記ポリシリコン層の上に窒化シリコン層を形成する工
    程と、 前記窒化シリコン層から形成され九部材をマスキング部
    材として用いて前記ポリシリコン層からゲート部材を形
    成する工程と、 前記基板中にソース領域とドレイン領域を前記ゲート部
    材に整列させて形成する工程と、前記ポリシリコンゲー
    ト部材の両側に酸化物領域が形成されるように第2の酸
    化物層を前記基板上に成長させる工程と、 前記酸化物領域が前記ゲート部材の両側に残るように、
    前記窒化シリコン部材をマスキング部材として用いて、
    少くとも前記ソース領域と前記ドレイン領域の上に前記
    第2の酸化物層をエツチングする工程と、 前記窒化シリコン部材を除去する工程と、露出°させら
    れたソース領域とドレイン領域および前記ゲート部材の
    上に金属部材を形成する工程と、 を儂え、前記窒化シリーン物層は前記ゲート部材上の前
    記第2の酸化物層の成長を阻止し、金属で覆われ九ドレ
    イン領域と金属で覆われたドレイン領域および金属で覆
    われ九ポリシリーンゲート部材を形成することを特徴と
    するシリコン基板上に金属−酸化物一半導体(MOS)
    集積回路を製造する方法。 (6)特許請求の範囲の第5項に記載の方法であって、
    前記金属部材の前記形成は、タングステンが前記酸化物
    領域上に形成されないように、タングステンを自己位置
    合わせ工程で形成することを含むことを特徴とする方法
    。 (7)特許請求の範囲の第6項に記載の方法であって、
    前記第1の酸化物層は前記第2の酸化物層より十分に薄
    いことを特徴とする方法。 (8)シリコン基板上に金属−酸化物一半導体(−8)
    集積回路を製造する方法において、 前記基板上に第1の酸化物層を成長させる工程と、 前記酸化物層の上にポリシリコン層を成長させる工程と
    、 前記ポリシリコン層の上に窒化シリコン層を形成する工
    程と、 前記窒化シリコン層からマスキング部材としてエツチン
    グされた部材を用いて前記ポリシリコン層からゲート部
    材を形成する工程と、 前記ゲート部材と位置を合わせてソース領域とドレイン
    領域を形成する工程と、 前記基板上に第2の酸化物層を成長させる工程と、 前記ソース領域と前記ドレイン領域のうちの一方を覆う
    マスキング部材を形成する工程と、 前記ソース領域と前記ドレイン領域のうちの他方を露出
    するように前記酸化物層をエツチングする工程と、 前記ゲート部材の上面のうち前記窒化シリコン部材によ
    り前記第2の酸化物層の成長が阻止された部分と前記露
    出させられ^領域とに接触する金属部材を形成する工程
    と、 を備え、それにより埋込まれ九接触領域が形成されるこ
    とを特徴とする垣込★れ九接触領域を形成する方法。 +9)4I許請求の範囲の第8項に記載の方法であって
    、前記金属部材を形成する前記工1i社タンダステン部
    材を形成する工程を備えることを特徴とする方法。 (10) 1tII許請求の範囲の第9項に記載の方法
    であって、前記第1の酸化物層は前記第2の酸化物層よ
    し比較的薄いことを特徴とする方法。 (11)シリコン基板上に第1の酸化物層を成長させる
    工程と、 前記第1の酸化物層の上に窒化シリコン層を形成する工
    程と、 前記窒化シリコン層の所定の場所に大をあける工程と、 前記穴の中に前記基板から絶縁されたポリシリコンのゲ
    ート部材を形成する工程と、 前記穴の中にソース領域とドレイン領域を前記ゲート部
    材に整列させて形成する工程と、前記基板上に第2の酸
    化物層を成長させる工程と、 前記窒化シリコン層のうち少くとも前記ソース領域と前
    記ドレイン領域に隣接する部分を除去する工程と、 前記ソース領域と前記ドレイン領域を延長させゐ工程と
    、 前記ソース領域と前記ドレイン領域の少くとも一部に接
    触して金属部材を基板上に形成し、前記ゲート部材の上
    面に金属部材を形成する工程と、を備え、前記窒化シリ
    コン層は前記穴から離隔されている領域内での前記第2
    の酸化物層の成長を阻止し、前記延長工程では前記ソー
    ス領域と前記ドレイン領域を前記穴でaすれている前記
    領域をこえて延長させ、それにより2つの独立し九酸化
    物成長工程における酸化物の・成長を制御するために1
    つの酸化物が用いられることを特徴とするシリコン基板
    上に金属−酸化物一半導体(W8)集積回路を製造する
    方法。 (12、特許請求の範囲の第11項に記載の方法であっ
    て、前記金属部材はタングステンから成る仁とを特徴と
    する方法。 (13)特許請求の範囲の第12項に記載の方法であっ
    て、前記第1の酸化物層は前記第2の酸化物層よ抄比較
    的薄いことを特徴とする方法。
JP57110913A 1981-06-29 1982-06-29 シリコン基板上に金属−酸化物−半導体(mos)集積回路を製造する方法 Granted JPS586177A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US278656 1981-06-29
US06/278,656 US4441247A (en) 1981-06-29 1981-06-29 Method of making MOS device by forming self-aligned polysilicon and tungsten composite gate

Publications (2)

Publication Number Publication Date
JPS586177A true JPS586177A (ja) 1983-01-13
JPH0568854B2 JPH0568854B2 (ja) 1993-09-29

Family

ID=23065824

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57110913A Granted JPS586177A (ja) 1981-06-29 1982-06-29 シリコン基板上に金属−酸化物−半導体(mos)集積回路を製造する方法

Country Status (3)

Country Link
US (1) US4441247A (ja)
JP (1) JPS586177A (ja)
DE (1) DE3222805A1 (ja)

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498223A (en) * 1982-04-23 1985-02-12 Gte Laboratories Incorporated Method of fabrication of monolithic integrated circuit structure
JPH0618213B2 (ja) * 1982-06-25 1994-03-09 松下電子工業株式会社 半導体装置の製造方法
JPS59188974A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置の製造方法
US4503601A (en) * 1983-04-18 1985-03-12 Ncr Corporation Oxide trench structure for polysilicon gates and interconnects
JPS60138971A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
JPS60138940A (ja) * 1983-12-27 1985-07-23 Toshiba Corp 半導体装置の製造方法
FR2562327B1 (fr) * 1984-03-30 1986-06-20 Commissariat Energie Atomique Procede pour interconnecter les zones actives et/ou les grilles des circuits integres cmos
US4672407A (en) * 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
JPS615580A (ja) * 1984-06-19 1986-01-11 Toshiba Corp 半導体装置の製造方法
US4653173A (en) * 1985-03-04 1987-03-31 Signetics Corporation Method of manufacturing an insulated gate field effect device
DE3683679D1 (de) * 1985-04-26 1992-03-12 Fujitsu Ltd Verfahren zur herstellung einer kontaktanordnung fuer eine halbleiteranordnung.
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4630357A (en) * 1985-08-02 1986-12-23 Ncr Corporation Method for forming improved contacts between interconnect layers of an integrated circuit
US4660276A (en) * 1985-08-12 1987-04-28 Rca Corporation Method of making a MOS field effect transistor in an integrated circuit
US4650696A (en) * 1985-10-01 1987-03-17 Harris Corporation Process using tungsten for multilevel metallization
US4701423A (en) * 1985-12-20 1987-10-20 Ncr Corporation Totally self-aligned CMOS process
JPS62260340A (ja) * 1986-05-06 1987-11-12 Toshiba Corp 半導体装置の製造方法
US4755478A (en) * 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
NL8800222A (nl) * 1988-01-29 1989-08-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US4957878A (en) * 1988-05-02 1990-09-18 Micron Technology, Inc. Reduced mask manufacture of semiconductor memory devices
JPH0828473B2 (ja) * 1988-09-29 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US4874713A (en) * 1989-05-01 1989-10-17 Ncr Corporation Method of making asymmetrically optimized CMOS field effect transistors
JP2746289B2 (ja) * 1989-09-09 1998-05-06 忠弘 大見 素子の作製方法並びに半導体素子およびその作製方法
US5057451A (en) * 1990-04-12 1991-10-15 Actel Corporation Method of forming an antifuse element with substantially reduced capacitance using the locos technique
US5614756A (en) * 1990-04-12 1997-03-25 Actel Corporation Metal-to-metal antifuse with conductive
US5780323A (en) * 1990-04-12 1998-07-14 Actel Corporation Fabrication method for metal-to-metal antifuses incorporating a tungsten via plug
US5166096A (en) * 1991-10-29 1992-11-24 International Business Machines Corporation Process for fabricating self-aligned contact studs for semiconductor structures
US5470772A (en) * 1991-11-06 1995-11-28 Intel Corporation Silicidation method for contactless EPROM related devices
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
US5633196A (en) * 1994-05-31 1997-05-27 Sgs-Thomson Microelectronics, Inc. Method of forming a barrier and landing pad structure in an integrated circuit
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5633202A (en) * 1994-09-30 1997-05-27 Intel Corporation High tensile nitride layer
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス,インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
WO1996038861A1 (en) * 1995-06-02 1996-12-05 Actel Corporation Raised tungsten plug antifuse and fabrication process
JP3399186B2 (ja) * 1995-10-13 2003-04-21 ソニー株式会社 不揮発性半導体記憶装置の製造方法
US5719071A (en) * 1995-12-22 1998-02-17 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad sturcture in an integrated circuit
US5677237A (en) * 1996-06-21 1997-10-14 Taiwan Semiconductor Manufacturing Company Ltd. Process for removing seams in tungsten plugs
US5998269A (en) * 1998-03-05 1999-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Technology for high performance buried contact and tungsten polycide gate integration
US6228777B1 (en) 1999-06-08 2001-05-08 Intel Corporation Integrated circuit with borderless contacts
US6274905B1 (en) 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6461948B1 (en) * 2000-03-29 2002-10-08 Techneglas, Inc. Method of doping silicon with phosphorus and growing oxide on silicon in the presence of steam
US6468863B2 (en) * 2001-01-16 2002-10-22 Taiwan Semiconductor Manufacturing Co., Ltd Split gate field effect transistor (FET) device employing dielectric barrier layer and method for fabrication thereof
US6509282B1 (en) 2001-11-26 2003-01-21 Advanced Micro Devices, Inc. Silicon-starved PECVD method for metal gate electrode dielectric spacer
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
US20100013009A1 (en) * 2007-12-14 2010-01-21 James Pan Structure and Method for Forming Trench Gate Transistors with Low Gate Resistance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5352376A (en) * 1976-10-25 1978-05-12 Hitachi Ltd Production of field effect type semiconductor device
JPS544579A (en) * 1977-06-13 1979-01-13 Matsushita Electric Ind Co Ltd Production of mos type semiconductor devices
JPS5536993A (en) * 1978-09-01 1980-03-14 Teletype Corp Semiconductor device and method of fabricating same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3958323A (en) * 1975-04-29 1976-05-25 International Business Machines Corporation Three mask self aligned IGFET fabrication process
US4011105A (en) * 1975-09-15 1977-03-08 Mos Technology, Inc. Field inversion control for n-channel device integrated circuits
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
JPS5235983A (en) * 1975-09-17 1977-03-18 Hitachi Ltd Manufacturing method of field effective transistor
DE2554450A1 (de) * 1975-12-03 1977-06-16 Siemens Ag Verfahren zur herstellung einer integrierten schaltung
US4075045A (en) * 1976-02-09 1978-02-21 International Business Machines Corporation Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
US4128670A (en) * 1977-11-11 1978-12-05 International Business Machines Corporation Fabrication method for integrated circuits with polysilicon lines having low sheet resistance
JPS5649542A (en) * 1979-09-28 1981-05-06 Seiko Epson Corp Integrated circuit device of mos type
GB2061615A (en) * 1979-10-25 1981-05-13 Gen Electric Composite conductors for integrated circuits
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4330931A (en) * 1981-02-03 1982-05-25 Intel Corporation Process for forming metal plated regions and lines in MOS circuits

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5352376A (en) * 1976-10-25 1978-05-12 Hitachi Ltd Production of field effect type semiconductor device
JPS544579A (en) * 1977-06-13 1979-01-13 Matsushita Electric Ind Co Ltd Production of mos type semiconductor devices
JPS5536993A (en) * 1978-09-01 1980-03-14 Teletype Corp Semiconductor device and method of fabricating same

Also Published As

Publication number Publication date
US4441247A (en) 1984-04-10
DE3222805A1 (de) 1983-01-13
JPH0568854B2 (ja) 1993-09-29

Similar Documents

Publication Publication Date Title
JPS586177A (ja) シリコン基板上に金属−酸化物−半導体(mos)集積回路を製造する方法
US4764480A (en) Process for making high performance CMOS and bipolar integrated devices on one substrate with reduced cell size
US5256894A (en) Semiconductor device having variable impurity concentration polysilicon layer
US7449403B2 (en) Method for manufacturing semiconductor device
US5451546A (en) Masking method used in salicide process for improved yield by preventing damage to oxide spacers
JPH0361338B2 (ja)
EP0160965B1 (en) Method of manufacturing a semiconductor device with a stacked-gate-electrode structure
US4517731A (en) Double polysilicon process for fabricating CMOS integrated circuits
US4883772A (en) Process for making a self-aligned silicide shunt
US4397076A (en) Method for making low leakage polycrystalline silicon-to-substrate contacts
US6680243B1 (en) Shallow junction formation
US4697328A (en) Method of making hardened NMOS sub-micron field effect transistors
JPS63275181A (ja) 半導体装置の製造方法
EP0141571A2 (en) High performance two layer metal cmos process using a reduced number of masks
JPH0621088A (ja) 半導体装置の製造方法
EP0264309A1 (en) Self-aligned base shunt for transistor
EP0194916B1 (fr) Procédé de fabrication de circuits intégrés en technologie MOS et CMOS, et structure CMOS correspondante
JPH11238881A (ja) 半導体装置及びその製造方法
JPS61247073A (ja) 半導体装置の製造方法
JPS58190054A (ja) 半導体装置及びその製造方法
JPS61125087A (ja) 絶縁ゲ−ト型電界効果半導体装置及びその製造方法
JPS6346774A (ja) 半導体装置の製造方法
JPS62147777A (ja) Mos形電界効果トランジスタの製造方法
JPH08222734A (ja) 半導体装置の製造方法
JPH0441510B2 (ja)