NL8800222A - Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. - Google Patents

Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. Download PDF

Info

Publication number
NL8800222A
NL8800222A NL8800222A NL8800222A NL8800222A NL 8800222 A NL8800222 A NL 8800222A NL 8800222 A NL8800222 A NL 8800222A NL 8800222 A NL8800222 A NL 8800222A NL 8800222 A NL8800222 A NL 8800222A
Authority
NL
Netherlands
Prior art keywords
layer
silicon
gate electrode
mask
silicon nitride
Prior art date
Application number
NL8800222A
Other languages
English (en)
Original Assignee
Philips Nv
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Nv filed Critical Philips Nv
Priority to NL8800222A priority Critical patent/NL8800222A/nl
Priority to US07/290,923 priority patent/US4885259A/en
Priority to DE68910841T priority patent/DE68910841T2/de
Priority to EP89200132A priority patent/EP0327152B1/en
Priority to KR1019890000787A priority patent/KR890012402A/ko
Priority to JP1016502A priority patent/JPH025435A/ja
Publication of NL8800222A publication Critical patent/NL8800222A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/147—Silicides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

v v PHN 12.414 1 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting met een veldeffekttransistor met geïsoleerde poortelektrode, waarbij een oppervlak van een halfgeleidersubstraat van monokristallijn silicium wordt voorzien van 5 een laag siliciumoxide, waarop een poortelektrode wordt gevormd door de laag siliciumoxide te bedekken met een laag gedoteerd polykristallijn silicium welke, nadat een etsmasker is aangebracht, wordt onderworpen aan een etsbehandeling, waarna onder maskering van de poortelektrode door middel van een ionenimplantatie in het halfgeleidersubstraat een 10 aanvoerzone en een afvoerzone worden gevormd, de poortelektrode wordt voorzien van randisolatiedelen door het oppervlak te bedekken met een laag siliciumoxide en het vervolgens te onderwerpen aan een anisotrope etsbehandeling, het polykristallijne silicum van de poortelektrode en het monokristallijne silicium van de aan- en afvoerzone worden if> blootgelegd, het oppervlak wordt bedekt met een metaalhoudende laag,het substraat wordt onderworpen aan een warmtebehandeling waarbij door reaktie van de metaalhoudende laag met eronder liggend mono- en polykristallijn silicium een metaalsilicide wordt gevormd er, niet in metaalsilicide omgezette delen van de metaalhoudende laag worder, 20 weggeëtst.
Tijdens de warmtebehandeling waarbij de metaalhoudende laag reageert met het monokristallijne silicium van de aan- en afvoerzone en met het polykristallijne silicium van de poortelektrode waarbij een metaalsilicide ontstaat, treedt een dergelijke reaktie 25 tussen de metaalhoudende laag en siliciumoxide niet op. Delen van de metaalhoudende laag die aanwezig zijn boven de randisolatiedelen van dc-poortelektrode worden dan niet omgezet in metaalsilicide. Deze delen kunnen, zonder dat daarbij in de praktijk aantasting van het gevormde metaalsilicide optreedt worden weggeëtst. Aldus zijn, op 10 zelfregistrerende wijze, de aan- en afvoerzone en de poortelektrode voorzien van een toplaag van metaalsilicide. Dank zij deze toplaag kunnen de aan- en afvoerzone relatief laagohmig worden gekontakteerd en 8800222 '** PHN 12.414 2 vertoont de poortelektrode een relatief lage weerstand.
Uit het Amerikaanse octrooi No. 4,477,310 is een werkwijze van de in de aanhef genoemde soort bekend, waarbij tijdens de vorming van de poortelektrode in de laag gedoteerd polykristallijn 5 silicium een etsmasker van fotolak wordt gebruikt.
Het blijkt, dat het gebruik van een etsmasker van fotolak in de praktijk leidt tot een aantal bezwaren. Tijdens het etsen van de relatief dikke laag polykristallijn silicium, kan de fotolak worden aangetast waardoor de gevormde poortelektrode zijkanten krijgt die 10 schuin op het oppervlak staan. Hierdoor is het moeilijk om de poortelektrode te voorzien van geschikte randisolatiedelen waardoor tijdens de vorming van metaalsilicide het gevaar bestaat dat aan- en afvoerzones elektrisch worden verbonden met de poortelektrode. Bovendien heeft het gebruik van fotolak voor het etsmasker als bezwaar, dat op het 15 oppervlak polymere residuen achterblijven die moeilijk zijn te verwijderen.
Met. de uitvinding wordt onder meer beoogd een werkwijze te verschaffen waarmee genoemde bezwaren worden ondervangen.
De werkwijze van de in de aanhef genoemde soort heeft 20 daartoe, volgens de uitvinding, als kenmerk, dat tijdens de vorming van de poortelektrode in de laag polykristallijn silicium als etsmasker een siliciumnitridehoudend masker wordt gebruikt. Het blijkt, dat bij gebruik van een silicumnitridehoudend etsmasker de poortelektrode gerealiseerd kan worden met praktisch rechte zijkanten die praktisch 25 dwars op het oppervlak van het halfgeleidersubstraat staan. Hierdoor kunnen op eenvoudige wijze zulke randisolatiedelen op de poortelektrode worden aangebracht, dat tijdens de vorming van metaalsilicide de kans op kortsluiting van aan- en afvoerzone en poortelektrode praktisch vermeden is. Het gebruik van een siliciumnitridehoudende laag heeft bovendien als 30 voordelen dat het etsmasker oxidatie van het onderliggende polykristallijne silicium tegengaat en dat het etsmasker selektief ten opzichte van het monokristallijne silicium van de aan- en afvoerzone, het polykristallijne silicum van de poortelektrode en het siliciumoxide van de randisolatiedelen kan worden weggeëtst.
35 Bij voorkeur heeft de werkwijze volgens de uitvinding als kenmerk, dat. het siliciumnitridehoudende etsmasker pas na de vorming van de aan- en afvoerzone wordt verwijderd. Tijdens de na het 8800221 PHN 12.414 3 ► aanbrengen van de poortelektrode uit te voeren ionenimplantatie moet het monokristallijne silicium beschermd worden. Dit gebeurt zeer efficiënt door een door thermische oxidatie op het monokristallijne silicium gevormde laag siliciumoxide. Tijdens de implantatie gevormde schade in 5 het kristalrooster kan na de implantatie op efficiënte wijze verwijderd worden door een warmtebehandeling die wordt uitgevoerd in zuurstof. Bij dergelijke oxidatiebehandelingen is de poortelektrode aan zijn bovenzijde bedekt door het masker van siliciumnitndehoudend materiaal waardoor oxidatie van de poortelektrode aan zijn bovenkant 10 wordt tegengegaan. Zou dit niet gebeuren, dan zou op de poortelektrode van gedoteerd polykristallijn silicium tijdens de oxidatiebehandelingen een laag oxide worden gevormd die veel dikker zou zijn dan die op het monokristallijne silicium. Tijdens het blootleggen van het monokristallijne en het polykristallijne silicium zou het substaat dan 15 onnodig lang aan een etsbehandeling moeten worden onderworpen. Hierdoor zouden bijvoorbeeld randen van veldisolatiegebieden onnodig ver worden weggeëtst. Dit wordt door de maatregel volgens de uitvinding tegengegaan.
Het siliciumnitridehoudend masker kan een masker zijn dat 20 wordt gevormd in een toplaag van de laag polykristallijn silicium die door nitridatie of door een ionenimplantatie althans ten dele is omgezet in siliciumnitride. Ook kan het masker worden gevormd in een laag siliciumoxinitride. Bij voorkeur wordt als siliciumnitridehoudend masker echter een masker van siliciumnitride gebruikt. Een masker van 25 siliciumnitride beschermt optimaal tegen oxidatie en kan op zeer selektieve wijze ten opzichte van silicium en siliciumoxide worden weggeëtst.
De uitvinding zal in het navolgende, bij wijze van voorbeeld, nader worden toegelicht aan de hand van een tekening. Hierin 30 tonen
Fig. 1 t/m 9 schematisch en in dwarsdoorsnede enkele achtereenvolgende stadia van vervaardiging van een halfgeleiderinrichting die wordt gemaakt met behulp van de werkwijze volgens de uitvinding.
35 Dc* figuren 1 tot en met 9 tonen schematisch en in dwarsdoorsnede enkele stadia van vervaardiging van een halfgeleiderinrichtmg met een veldeffekttransistor met geïsoleerde .8800222 Ή ΡΗΝ 12.414 4 poortelektrode met behulp van de werkwijze volgens de uitvinding.
Uitgegaan wordt van een halfgeleidersubstraat 1 van monokristallijn silicium. In de figuren is hiervan een deel van een toplaag 2, van het p- 1 s geleidmgstype met een doteringsconcentratie van circa 10 atomen per 5 cc met een dikte van circa 4 pm, weergegeven, die is aangebracht op een niet weergegeven onderlaag van het p-geleidingstype met een doteringsconcentratie van circa 10,Jatomen per cc. Op gebruikelijke wijze zijn in het substraat 1 veldoxydegebieden 3 aangebracht die halfgeleidergebieden 4 omsluiten. In de figuren is slechts een van deze 10 gebieden 4 weergegeven, in de praktijk bevat een halfgeleiderinrichting vele van dergelijke gebieden.
Het substraat 1 wordt nu gedurende 30 minuten verhit in droge zuurstof waarbij op zijn oppervlak 5 een dunne laag siliciumoxide 6 met een dikte van circa 20 nm wordt gevormd.
15 Op de laag siliciumoxide 6 wordt een poortelektrode 11 9Π gevormd door de laag 6 te bedekken met een laag 7 van met circa 10 fosforatomen per cc gedoteerd polykristallijn silicium met een dikte van circa 500 nm, welke, nadat een etsmasker 10 is aangebracht, wordt onderworpen aan een etsbehandeling. Als etsmasker 10 wordt volgens de 20 uitvinding een siliciumnitridehoudend masker gebruikt. Dit masker wordt gevormd door de laag polykristallijn silicium 7 op gebruikelijke wijze te bedekken met een laag siliciumnitride 8 met een dikte van circa 150 nm. Hierin wordt dan op gebruikelijke wijze onder maskering van een fotolakmasker 9 door een plasma-etsbehandeling met fluorionen het 25 etsmasker 10 gevormd. Een dergelijk siliciumnitridehoudend etsmasker kan ook op andere manieren gevormd worden, bijvoorbeeld in een laag siliciumoxinitride of in een toplaag van de laag polykristallijn silicium 7 die door implantatie van stikstofionen althans voor een deel omgezet is in siliciumnitride. Bij voorkeur wordt het etsmasker 10 30 echter gevormd zoals hiervoor beschreven is. Om tijdens verdere processtappen een goede hechting van de laag siliciumnitride 8 op de laag polykristallijn silicium 7 te waarborgen wordt bij voorkeur tussen beide lagen een laag siliciumoxide met bijvoorbeeld een dikte van circa 15 nm aangebracht. Deze laag, die in de tekeningen niet is aangegeven, 35 kan door oxidatie van de laag polykristallijn silicium 7 worden gerealiseerd.
Onder maskering van het etsmasker 10, dat volgens de .8800112 6¾ S'· i» PHN 12.414 5 uitvinding een siliciumnitridehoudend masker is, wordt nu door een plasma-etsbehandeling met chloorionen de poortelektrode 11 gevormd.
Het blijkt, dat aldus een poortelektrode 11 gerealiseerd kan worden met praktisch rechte zijkanten 12 die praktisch dwars op het oppervlak 5 5 staan. Zoals in het volgende nog zal blijken, kunnen daardoor op eenvoudige wijze zulke randisolatiedelen 20 op de poortelektrode 11 worden aangebracht dat tijdens de vorming van metaalsilicide de kans op kortsluitingen uiterst gering is. Het gebruik van siliciumnitride voor het etsmasker 10 heeft bovendien als voordeel dat het etsmasker 10 10 oxidatie van het onderliggende polykristallijn silicium tegengaat en dat het etsmasker selectief ten opzichte van monokristallijn silicium, polykristallijn silicium en siliciumoxide kan worden weggeëtst.
Na de vorming van de poortelektrode 11, wordt een, schematisch met pijlen 15 aangeduide, ionenimplantatie uitgevoerd, 15 waarbij, onder maskering door de poortelektrode 11 en de veldoxidegebieden 3 met verwijzingscijfers 16 aangeduide ionen worden geïmplanteerd in het halfgeleidergebied 4. In dit geval worden fosforionen met een energie van 50 keV en met een dosis van 10^ ionen per cm*' geïmplanteerd. Om beschadigingen van het kristalrooster van 20 het substraat weer te verwijderen wordt het substraat gedurende circa 40 minuten tot circa 925° verhit in droge zuurstof. Daarbij worden op de onbedekte zijkanten 12 van de poortelektrode 12 siliciumoxidelagen 13 gevormd en daarbij kriggen de delen 14 van de laag siliciumoxide 6, die liggen tussen de poortelektrode 11 en de veldoxidegebieden 3 een dikte 25 van circa 35 nm. Daarbij worden tevens halfgeleiderzones 17 en 18 gevormd. Deze vormen de aan- en afvoerzone van de veldeffekttransistor.
Vervolgens wordt de poortelektrode 11 voorzien van randisolatiedelen 20 door het oppervlak 5 te bedekken met een laag siliciumoxide 19 met een dikte van circa 300 nm, door het substraat te 30 verhitten tot een temperatuur van 700°C in een gasmengsel met tetraethylorthosilikaat, en vervolgens te onderwerpen aan een anisotrope etsbehandeling met reaktieve ionen. Deze etsbehandeling wordt gestopt als het oxide van het monokristallijne silicum van de halfgeleiderzones 17 en 18 is verwijderd.
?5 Het substraat 1 wordt nu weer gedurende circa 40 minuten tot circa 925aC verhit in droge zuurstof. Hierbij worden de boven de halfgeleiderzones 17 en 18 gelegen lager silicumoxyde 21 gevormd met v 880 02.22.
¥ * PHN 12.414 6 een dikte van circa 25 nm. Deze delen 21 beschermen het halfgeleidergebied 4 weer tijdens een schematisch met pijlen 22 aangeduide ionenimplantie. Onder maskering van de poortelektrode 11, de randisolatiedelen 20 en de veldoxydegebieden 3 worden nu met 5 verwijzingscijfer 23 aangeduide ionen in het halfgeleidergebied 4 geïmplanteerd. In dit geval arseenionen met een energie van 50 keV en met een dosis van 10^ ionen per cm^. Na een warmtebehandeling van 60 minuten bij een temperatuur van 925°C zijn zwaarder gedoteerde aansluitzones 24 en 25 voor de aan- en afvoerzone 17 en 18 10 gevormd.
Na vorming van de gedoteerde zones 24 en 25 worden het masker 10 (met de er eventueel onderliggende laag siliciumoxide) en de lagen siliciumoxide 21 weggeëtst, of met andere woorden, worden het polykristallijne silicium van de poortelektrode 11 en het 15 monokristallijne silicium van de aansluitzones 24 en 25 blootgelegd. Het substraat 1 wordt nu bedekt met een metaalhoudende laag 26, zoals bijvoorbeeld een laag titaan. Daarna wordt het substraat 1 gedurende circa 10 sec. onderworpen aan een warmtebehandeling bij een temperatuur van circa 650°C in een stikstof atmosfeer. Hierbij reageert de 20 metaalhoudende laag 26 met onderliggend silicium 11, 24, 25, maar niet met onderliggend siliciumoxide 3, 20. Op de laatste plaatsen wordt een genitrideerde titaanlaag gevormd die vervolgens selektief kan worden weggeëtst in een oplossing van ammonia en waterstofperoxyde. Na nog een korte warmtebehandeling van circa 10 sec. bij circa 850°C zijn de 25 poortelektroden 11 en de zones 24 en 25 op zelfregistrerende wijze voorzien van een toplaag 27 van een metaalsilicide. Dank zij deze toplaag 27 kunnen de aan- en afvoerzones 17 en 18 relatief laagohmrg worden gekontakteerd en vertoont de poortelektrode 11 met bijbehorende toplaag een relatief lage weerstand.
30 Volgens de uitvinding wordt het siliciumnitridehoudende etsmasker 10 pas na de vorming van de aan- en afvoerzones 17 en 18 en de bijbehorende, aansluitzones 24 en 25 verwijderd. Hierdoor wordt voorkomen, dat, tijdens vorming van de oxidelagen 14 en 21 de poortelektrode 11 aan zijn bovenzijde oxydeert. Was dit niet het geval, 35 dan zou tijdens de warmtebehandelingen, waarbij in totaal circa 60 nm siliciumoxide gevormd is op het monokristallijne silicium, op het polykristallijne silicium circa 150 nm oxide gevormd zijn. Met fosfor .8800222.
£ PHN 12.414 ..7 gedoteerd polykristallijn silicium oxydeert in droge zuurstof veel sneller dan monokristallijn silicium. Beide soorten siliciumoxyde worden echter praktisch even snel door etsmiddelen aangetast. Zou de poortelektrode 11 niet zijn afgedekt met het masker 10 van 5 siliciumnitride dan zou voordat de metaalhoudende laag 26 kon worden aangebracht 150 nm siliciumoxide moeten worden weggeëtst. Nu de poortelektrode volgens de uitvinding wel is afgedekt met het masker 10 hoeft slechts 60 nm siliciumoxide te worden verwijderd. Hierdoor is voorkomen dat de veldoxydegebieden 3 en de randisolatiedelen 20 onnodig 10 lang geëtst worden tijdens het blootleggen van de zones 24 en 25 en van de poortelektrode 11. Met name randen 28 van de veldoxydegebieden 3 zouden zoveel aangetast kunnen worden dat de p-n-overgangen tussen de aansluitzones 24 en 25 en het halfgeleidergebied 4 zouden kunnen worden blootgelegd. Deze zouden dan door metaalsilicide worden kortgesloten.
15 Dit risiko is groter indien genoemde p-n-overgang dicht bij het oppervlak 5 verloopt, hetgeen vooral bij transistors met sub-micron-afmetingen het geval is.
Door toepassing van het etsmasker 10 van siliciumnitride kan een poortelektrode 11 met rechte dwars op het oppervlak gerichte 20 zijkanten 12 worden gerealiseerd. De randisolatiegebieden 20 hebben dan een dikte die groter is dan wanneer de zijkanten schuin op het oppervlak zouden staan. Dit zou het geval zijn geweest als de poortelektrode direkt met een fotolakmasker (en niet door tussenkomst van het masker 10 van siliciumnitride) zou zijn gevormd. Door de grote dikte van de zij-2r isolatiedelen 20 is de kans op sluiting tussen de toplagen van metaalsilicide 27 minimaal.
. 880 0222.

Claims (5)

1. Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een veldeffekttransistor met geïsoleerde poortelektrode, waarbij - een oppervlak van een halfgeleidersubstraat van monokristallijn 5 silicium wordt voorzien van een laag siliciumoxide, waarop - een poortelektrode wordt gevormd door de laag siliciumoxide te bedekken met een laag gedoteerd polykristallijn silicium welke, nadat een etsmasker is aangebracht, wordt onderworpen aan een ets behandeling, 10 waarna, - onder maskering van de poortelektrode door middel van een ionenimplantatie in het halfgeleidersubstraat een aanvoerzone en een afvoerzone worden gevormd, - de poortelektrode wordt voorzien van randisolatiedelen door het 15 oppervlak te bedekken met een laag siliciumoxide en het vervolgens te onderwerpen aan een anisotrope etsbehandeling, - het polykristallijne silicium van de poortelektrode en het monokristallijne silicium van de aan- en afvoerzone worden blootgelegd, - het oppervlak wordt bedekt met een metaalhoudende laag, 20. het substraat wordt onderworpen aan een warmtebehandeling waarbij door reaktie van de metaalhoudende laag met eronder liggend mono- en polykkristallijn silicium een metaalsilicide wordt gevormd en - niet in metaalsilicide omgezette delen van de metaalhoudende laag worden weggeëtst, 25 met het kenmerk, dat - tijdens de vorming van de poortelektrode in de laag polykristallijn silicium als etsmasker een siliciumnitride houdend masker wordt gebruikt.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat het 30 siliciumnitride houdende etsmasker pas na de vorming van de aan- en afvoerzone wordt verwijderd.
3. Werkwijze volgens conclusie 1 of 2, met het kenmerk dat als siliciumnitride houdend masker een masker van siliciumnitride wordt gebruikt.
4. Werkwijze volgens conclusie 3, met het kenmerk, dat het masker van siliciumnitride wordt gevormd door de laag polykristallijn silicium te bedekken met een laag siliciumnitride en hierin onder . 8800122 ΡΗΝ 12.414 9 maskering van een fotolakmasker door een etsbehandeling het masker te vormen.
5. Werkwijze volgens conclusie 4, met het kenmerk, dat tussen de laag polykristallijn silicium en de laag siliciumnitride een 5 laag siliciumoxide wordt aangebracht. ,ΒδΟΟΖΙί
NL8800222A 1988-01-29 1988-01-29 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. NL8800222A (nl)

Priority Applications (6)

Application Number Priority Date Filing Date Title
NL8800222A NL8800222A (nl) 1988-01-29 1988-01-29 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
US07/290,923 US4885259A (en) 1988-01-29 1988-12-28 Method of manufacturing a semiconductor device, in which metal silicide is provided in a self-registered manner
DE68910841T DE68910841T2 (de) 1988-01-29 1989-01-24 Verfahren zum Herstellen einer Halbleiteranordnung, wobei auf selbstregistrierende Art und Weise Metallsilicid angebracht wird.
EP89200132A EP0327152B1 (en) 1988-01-29 1989-01-24 Method of manufacturing a semiconductor device, in which metal silicide is provided in a self-registered manner
KR1019890000787A KR890012402A (ko) 1988-01-29 1989-01-26 반도체 장치의 제조방법
JP1016502A JPH025435A (ja) 1988-01-29 1989-01-27 半導体装置の製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL8800222A NL8800222A (nl) 1988-01-29 1988-01-29 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
NL8800222 1988-01-29

Publications (1)

Publication Number Publication Date
NL8800222A true NL8800222A (nl) 1989-08-16

Family

ID=19851680

Family Applications (1)

Application Number Title Priority Date Filing Date
NL8800222A NL8800222A (nl) 1988-01-29 1988-01-29 Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.

Country Status (6)

Country Link
US (1) US4885259A (nl)
EP (1) EP0327152B1 (nl)
JP (1) JPH025435A (nl)
KR (1) KR890012402A (nl)
DE (1) DE68910841T2 (nl)
NL (1) NL8800222A (nl)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5374576A (en) * 1988-12-21 1994-12-20 Hitachi, Ltd. Method of fabricating stacked capacitor cell memory devices
US20010008288A1 (en) * 1988-01-08 2001-07-19 Hitachi, Ltd. Semiconductor integrated circuit device having memory cells
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US5306655A (en) * 1990-07-24 1994-04-26 Matsushita Electric Industrial Co., Ltd. Structure and method of manufacture for MOS field effect transistor having lightly doped drain and source diffusion regions
JPH04217373A (ja) * 1990-12-18 1992-08-07 Sharp Corp 不揮発性記憶装置およびその製造方法
JP3061891B2 (ja) * 1991-06-21 2000-07-10 キヤノン株式会社 半導体装置の製造方法
KR960000225B1 (ko) * 1991-08-26 1996-01-03 가부시키가이샤 한도오따이 에네루기 겐큐쇼 절연게이트형 반도체장치의 제작방법
JP2997123B2 (ja) * 1992-04-03 2000-01-11 株式会社東芝 半導体装置の製造方法
US5411907A (en) * 1992-09-01 1995-05-02 Taiwan Semiconductor Manufacturing Company Capping free metal silicide integrated process
JPH06140396A (ja) * 1992-10-23 1994-05-20 Yamaha Corp 半導体装置とその製法
JP3437863B2 (ja) * 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
KR0140464B1 (ko) * 1993-08-26 1998-07-15 세끼자와 다다시 실리사이드 전극을 갖는 반도체장치의 제조방법
TW297142B (nl) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US6777763B1 (en) 1993-10-01 2004-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for fabricating the same
JP3030368B2 (ja) 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5438006A (en) * 1994-01-03 1995-08-01 At&T Corp. Method of fabricating gate stack having a reduced height
JPH07263684A (ja) * 1994-03-25 1995-10-13 Mitsubishi Electric Corp 電界効果トランジスタの製造方法
US6200871B1 (en) * 1994-08-30 2001-03-13 Texas Instruments Incorporated High performance self-aligned silicide process for sub-half-micron semiconductor technologies
FR2734402B1 (fr) * 1995-05-15 1997-07-18 Brouquet Pierre Procede pour l'isolement electrique en micro-electronique, applicable aux cavites etroites, par depot d'oxyde a l'etat visqueux et dispositif correspondant
US5858844A (en) * 1995-06-07 1999-01-12 Advanced Micro Devices, Inc. Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process
US6289396B1 (en) 1995-11-21 2001-09-11 Diamond Multimedia Systems, Inc. Dynamic programmable mode switching device driver architecture
US6393495B1 (en) 1995-11-21 2002-05-21 Diamond Multimedia Systems, Inc. Modular virtualizing device driver architecture
US5752032A (en) * 1995-11-21 1998-05-12 Diamond Multimedia Systems, Inc. Adaptive device driver using controller hardware sub-element identifier
US6009476A (en) * 1995-11-21 1999-12-28 Diamond Multimedia Systems, Inc. Device driver architecture supporting emulation environment
KR100206878B1 (ko) * 1995-12-29 1999-07-01 구본준 반도체소자 제조방법
JPH104092A (ja) * 1996-06-14 1998-01-06 Nec Corp 半導体装置の製造方法
US5705417A (en) * 1996-06-19 1998-01-06 Vanguard International Semiconductor Corporation Method for forming self-aligned silicide structure
US5691212A (en) * 1996-09-27 1997-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device structure and integration method
US5753557A (en) * 1996-10-07 1998-05-19 Vanguard International Semiconductor Company Bridge-free self aligned silicide process
US5744395A (en) * 1996-10-16 1998-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance, self-aligned, titanium silicide structures, using a single rapid thermal anneal procedure
US5783486A (en) * 1996-10-18 1998-07-21 Vanguard International Semiconductor Corporation Bridge-free self aligned silicide process
TW346652B (en) * 1996-11-09 1998-12-01 Winbond Electronics Corp Semiconductor production process
US6013569A (en) * 1997-07-07 2000-01-11 United Microelectronics Corp. One step salicide process without bridging
US6603180B1 (en) * 1997-11-28 2003-08-05 Advanced Micro Devices, Inc. Semiconductor device having large-area silicide layer and process of fabrication thereof
US6015736A (en) * 1997-12-19 2000-01-18 Advanced Micro Devices, Inc. Method and system for gate stack reoxidation control
US5895244A (en) * 1998-01-08 1999-04-20 Texas Instruments - Acer Incorporated Process to fabricate ultra-short channel nMOSFETs with self-aligned silicide contact
US6821855B2 (en) 2002-08-29 2004-11-23 Micron Technology, Inc. Reverse metal process for creating a metal silicide transistor gate structure
US6995053B2 (en) * 2004-04-23 2006-02-07 Sharp Laboratories Of America, Inc. Vertical thin film transistor
EP1642331B1 (de) * 2003-07-08 2013-04-03 Infineon Technologies AG Herstellungsverfahren einer integrierten schaltungsanordnung mit niederohmigen kontakten
JP2006237453A (ja) * 2005-02-28 2006-09-07 Toshiba Corp 半導体装置及びその製造方法
CN101987985B (zh) * 2009-08-04 2013-05-22 财团法人工业技术研究院 一种组合物及其用途
US8741704B2 (en) 2012-03-08 2014-06-03 International Business Machines Corporation Metal oxide semiconductor (MOS) device with locally thickened gate oxide

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7510903A (nl) * 1975-09-17 1977-03-21 Philips Nv Werkwijze voor het vervaardigen van een halfgelei- derinrichting, en inrichting vervaardigd volgens de werkwijze.
US4374700A (en) * 1981-05-29 1983-02-22 Texas Instruments Incorporated Method of manufacturing silicide contacts for CMOS devices
US4441247A (en) * 1981-06-29 1984-04-10 Intel Corporation Method of making MOS device by forming self-aligned polysilicon and tungsten composite gate
JPS58154270A (ja) * 1982-03-09 1983-09-13 Toshiba Corp 半導体装置の製造方法
JPS59188974A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体装置の製造方法
US4477310A (en) * 1983-08-12 1984-10-16 Tektronix, Inc. Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas
US4587710A (en) * 1984-06-15 1986-05-13 Gould Inc. Method of fabricating a Schottky barrier field effect transistor
US4587718A (en) * 1984-11-30 1986-05-13 Texas Instruments Incorporated Process for forming TiSi2 layers of differing thicknesses in a single integrated circuit
SE453547B (sv) * 1985-03-07 1988-02-08 Stiftelsen Inst Mikrovags Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges
GB2172743B (en) * 1985-03-23 1988-11-16 Stc Plc Improvements in integrated circuits
US4663191A (en) * 1985-10-25 1987-05-05 International Business Machines Corporation Salicide process for forming low sheet resistance doped silicon junctions
US4703551A (en) * 1986-01-24 1987-11-03 Ncr Corporation Process for forming LDD MOS/CMOS structures
US4818715A (en) * 1987-07-09 1989-04-04 Industrial Technology Research Institute Method of fabricating a LDDFET with self-aligned silicide
US4755478A (en) * 1987-08-13 1988-07-05 International Business Machines Corporation Method of forming metal-strapped polysilicon gate electrode for FET device
US4786609A (en) * 1987-10-05 1988-11-22 North American Philips Corporation, Signetics Division Method of fabricating field-effect transistor utilizing improved gate sidewall spacers

Also Published As

Publication number Publication date
DE68910841T2 (de) 1994-05-19
KR890012402A (ko) 1989-08-26
JPH025435A (ja) 1990-01-10
EP0327152B1 (en) 1993-11-24
EP0327152A1 (en) 1989-08-09
DE68910841D1 (de) 1994-01-05
US4885259A (en) 1989-12-05

Similar Documents

Publication Publication Date Title
NL8800222A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht.
KR960012298B1 (ko) 반도체장치의 제조방법
US4391032A (en) Method for manufacturing integrated dynamic RAM one-transistor storage cells
JPS6151435B2 (nl)
JPS61137367A (ja) 半導体集積回路装置の製造方法
JPS63155750A (ja) 半導体装置の製造方法
JPH07120795B2 (ja) 半導体デバイスの製作方法
JP3484726B2 (ja) 半導体装置およびその製造方法
NL8801772A (nl) Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op een oppervlak van een halfgeleiderlichaam geisoleerde geleidersporen worden aangebracht.
JP3165051B2 (ja) 半導体素子のウェル形成方法
JP3231645B2 (ja) 半導体装置およびその製造方法
US6337504B1 (en) Insulated gate transistor with leakage current prevention feature
JPH07123142B2 (ja) マスクｒｏｍの製造方法
JP2948486B2 (ja) 半導体素子の製造方法
US20040127000A1 (en) High-K gate dielectric defect gettering using dopants
JP3293987B2 (ja) 半導体装置の製造方法
US4653173A (en) Method of manufacturing an insulated gate field effect device
JP3050190B2 (ja) 半導体装置の製造方法
JP3376305B2 (ja) 半導体装置の製造方法
JP3395740B2 (ja) 半導体装置及びその製造方法
JPH0393233A (ja) 半導体装置の製造方法
JP2525169B2 (ja) 半導体装置の製造方法
JP2774019B2 (ja) 半導体装置の製造方法
US6001720A (en) Method for forming ohmic contact
JP2990806B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A1B A search report has been drawn up
BV The patent application has lapsed