JP3165051B2 - 半導体素子のウェル形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法において、特に半導体素子の高集積化に適した半導
体素子のウェル形成方法に関する。
方法において、特に半導体素子の高集積化に適した半導
体素子のウェル形成方法に関する。
【０００２】
【従来の技術】従来技術による半導体素子のプロファイ
ルドウェル形成方法を添付図面を参照して説明すれば次
の通りである。
ルドウェル形成方法を添付図面を参照して説明すれば次
の通りである。
【０００３】図１は、従来技術による半導体素子のウェ
ル形成方法を説明するための断面図である。
ル形成方法を説明するための断面図である。
【０００４】先ず、図１に示すように、半導体基板１の
上部に素子分離絶縁膜２を形成する。
上部に素子分離絶縁膜２を形成する。
【０００５】次に、高エネルギーイオン注入装置を用い
前記半導体基板１内にウェルイオン注入層３、チャンネ
ルストップイオン注入層４、及び閾電圧調節用イオン注
入層５等を順次形成する。
前記半導体基板１内にウェルイオン注入層３、チャンネ
ルストップイオン注入層４、及び閾電圧調節用イオン注
入層５等を順次形成する。
【０００６】この際、イオン注入エネルギーにより決定
されるプロジェクティドレンジ（Projected Range）を
Ｒｐとする時、基板表面から約０.８Ｒｐの領域までは
ベーカンシ（Vacancy）点欠陥（図示せず）が分布して
おり、また、１Ｒｐ〜２Ｒｐの領域にはインタースティ
シャル（Interstitial）点欠陥が分布している。
されるプロジェクティドレンジ（Projected Range）を
Ｒｐとする時、基板表面から約０.８Ｒｐの領域までは
ベーカンシ（Vacancy）点欠陥（図示せず）が分布して
おり、また、１Ｒｐ〜２Ｒｐの領域にはインタースティ
シャル（Interstitial）点欠陥が分布している。
【０００７】次いで、イオン注入層を形成した基板全体
を約９００乃至１０００℃の温度雰囲気中で約１時間ほ
ど、熱処理してドーパント（Dopant）を電気的に活性化
させることによりプロファイルドウェルを形成する。
を約９００乃至１０００℃の温度雰囲気中で約１時間ほ
ど、熱処理してドーパント（Dopant）を電気的に活性化
させることによりプロファイルドウェルを形成する。
【０００８】図２は、図１でのウェル深さに伴う不純物
と欠陥の濃度分布を示すグラフを記載した図である。
と欠陥の濃度分布を示すグラフを記載した図である。
【０００９】図２において、曲線１１はウェルの不純物
濃度分布を、曲線１２はチャンネルストップイオン注入
の際の不純物濃度分布を、曲線１３は閾電圧調節用イオ
ン注入の際の不純物濃度分布を表し、また、領域１４は
インタースティシャル点欠陥の分布領域を、領域１５は
ベーカンシ点欠陥の分布領域を表すものである。
濃度分布を、曲線１２はチャンネルストップイオン注入
の際の不純物濃度分布を、曲線１３は閾電圧調節用イオ
ン注入の際の不純物濃度分布を表し、また、領域１４は
インタースティシャル点欠陥の分布領域を、領域１５は
ベーカンシ点欠陥の分布領域を表すものである。
【００１０】前記図２から分かるように、チャンネルス
トップイオン注入領域とウェル形成のためのイオン注入
領域が間隔を大きくひらいて分布していることが判る。
トップイオン注入領域とウェル形成のためのイオン注入
領域が間隔を大きくひらいて分布していることが判る。
【００１１】
【発明が解決しようとする課題】しかし、従来技術に係
るウェル形成方法においては前記のようにチャンネルス
トップイオン注入領域とウェル形成のためのイオン注入
領域との間隔が大きいため、チャンネルストップイオン
注入の際に生成されたインタースティシャル点欠陥層内
とウェル形成のためのイオン注入の際に生じたベーカン
シ点欠陥層内に分布する二種類の点欠陥が、後続の工程
で行われる熱処理の際に結合されないままシリコン内に
残留することになる。また、二つのイオン注入層の間に
ドーパントが存在しないようになるのでその部分の電気
的抵抗値が高くなる。
るウェル形成方法においては前記のようにチャンネルス
トップイオン注入領域とウェル形成のためのイオン注入
領域との間隔が大きいため、チャンネルストップイオン
注入の際に生成されたインタースティシャル点欠陥層内
とウェル形成のためのイオン注入の際に生じたベーカン
シ点欠陥層内に分布する二種類の点欠陥が、後続の工程
で行われる熱処理の際に結合されないままシリコン内に
残留することになる。また、二つのイオン注入層の間に
ドーパントが存在しないようになるのでその部分の電気
的抵抗値が高くなる。
【００１２】一方、上記の欠陥を除去するためには高温
で長時間熱工程を行わなければならないが、これにより
ドーパント拡散が進み濃度分布が変化してプロファイル
ドウェルの特性が悪くなる。
で長時間熱工程を行わなければならないが、これにより
ドーパント拡散が進み濃度分布が変化してプロファイル
ドウェルの特性が悪くなる。
【００１３】従って、従来技術による半導体素子のウェ
ル形成方法においては、半導体素子の電気的特性が低下
し半導体素子の信頼性が落ちるといった欠点があり、こ
のため、従来技術による半導体素子のウェル形成方法
は、半導体素子の高集積化に適したものであるとはいえ
ない。
ル形成方法においては、半導体素子の電気的特性が低下
し半導体素子の信頼性が落ちるといった欠点があり、こ
のため、従来技術による半導体素子のウェル形成方法
は、半導体素子の高集積化に適したものであるとはいえ
ない。
【００１４】以上の課題を解決するために、本発明は、
欠陥除去と共に、シリコン内に均一な抵抗を維持形成す
ることができるようにした半導体素子のウェル形成方法
を提供し、半導体素子の高集積化に適した半導体素子の
ウェル形成方法を提供することにある。
欠陥除去と共に、シリコン内に均一な抵抗を維持形成す
ることができるようにした半導体素子のウェル形成方法
を提供し、半導体素子の高集積化に適した半導体素子の
ウェル形成方法を提供することにある。
【００１５】更に、本発明の他の目的は工程時間を短縮
させることとともに、素子の電気的特性及び信頼性を向
上させることができる半導体素子のウェル形成方法を提
供することにある。
させることとともに、素子の電気的特性及び信頼性を向
上させることができる半導体素子のウェル形成方法を提
供することにある。
【００１６】
【課題を解決するための手段】第１の発明（請求項１乃
至請求項１２に記載の発明）は、半導体素子のウェル形
成方法において、導電性を有する半導体基板を提供する
工程と、半導体基板に不純物を第１、第２、第３、第４
次に亘ってイオン注入して、半導体基板内に、第１のイ
オン注入層、第２のイオン注入層、第３のイオン注入
層、及び第４のイオン注入層の４つのイオン注入層を順
次形成する工程と、４つのイオン注入層を形成した半導
体基板全体を急速熱処理する工程と、を含んで構成さ
れ、前記急速熱処理する工程は、２段階の急速熱処理工
程に亘り行われ、前記２段階の急速熱処理工程のうち、
第１段階の工程は、８５０〜９５０℃温度の窒素雰囲気
下で１〜１０秒の間行われ、第２段階の工程は、９５０
〜１０００℃温度の窒素雰囲気下で１〜１０秒の間行わ
れることを特徴とする。
至請求項１２に記載の発明）は、半導体素子のウェル形
成方法において、導電性を有する半導体基板を提供する
工程と、半導体基板に不純物を第１、第２、第３、第４
次に亘ってイオン注入して、半導体基板内に、第１のイ
オン注入層、第２のイオン注入層、第３のイオン注入
層、及び第４のイオン注入層の４つのイオン注入層を順
次形成する工程と、４つのイオン注入層を形成した半導
体基板全体を急速熱処理する工程と、を含んで構成さ
れ、前記急速熱処理する工程は、２段階の急速熱処理工
程に亘り行われ、前記２段階の急速熱処理工程のうち、
第１段階の工程は、８５０〜９５０℃温度の窒素雰囲気
下で１〜１０秒の間行われ、第２段階の工程は、９５０
〜１０００℃温度の窒素雰囲気下で１〜１０秒の間行わ
れることを特徴とする。
【００１７】また、上記半導体素子のウェルを形成する
各工程において、イオン注入する不純物として、Ｐ型不
純物、特に硼素（Ｂ）を含むか（プロファイルドＰ−ウ
ェルを形成する場合）、或いは、Ｎ型不純物、特に燐
（Ｐ）を含む（プロファイルドＮ−ウェルを形成する場
合）こと、第２のイオン注入層は、第１のイオン注入層
とチャンネルストップイオン注入層に用いる第３のイオ
ン注入層の間に形成されること、第１のイオン注入層
は、ウェルを形成するためのイオン注入層に用いられる
こと、第４のイオン注入層は、閾電圧調節用イオン注入
層に用いられること、第１のイオン注入層の形成は、５
００〜６００ＫｅＶのイオンエネルギーと１×１０13／
cm2〜５×１０13／cm2イオン注入量により行われるこ
と、第２のイオン注入層は、第１のイオン注入層形成工
程の際の約０.５倍のイオンエネルギーか、或いは第３
のイオン注入層形成工程の際の約２倍のイオンエネルギ
ーにより形成されること、を特徴とする。
各工程において、イオン注入する不純物として、Ｐ型不
純物、特に硼素（Ｂ）を含むか（プロファイルドＰ−ウ
ェルを形成する場合）、或いは、Ｎ型不純物、特に燐
（Ｐ）を含む（プロファイルドＮ−ウェルを形成する場
合）こと、第２のイオン注入層は、第１のイオン注入層
とチャンネルストップイオン注入層に用いる第３のイオ
ン注入層の間に形成されること、第１のイオン注入層
は、ウェルを形成するためのイオン注入層に用いられる
こと、第４のイオン注入層は、閾電圧調節用イオン注入
層に用いられること、第１のイオン注入層の形成は、５
００〜６００ＫｅＶのイオンエネルギーと１×１０13／
cm2〜５×１０13／cm2イオン注入量により行われるこ
と、第２のイオン注入層は、第１のイオン注入層形成工
程の際の約０.５倍のイオンエネルギーか、或いは第３
のイオン注入層形成工程の際の約２倍のイオンエネルギ
ーにより形成されること、を特徴とする。
【００１８】この第１の発明（請求項１乃至請求項１２
に記載の発明）によれば、本発明に係わる半導体素子の
ウェル形成方法においては、チャンネルストップイオン
注入層とウェル形成イオン注入層の間に追加イオン注入
層を追加形成し、追加形成後に２段階に亘る急速熱処理
を行って各層内の欠陥を完全に除去することにより、半
導体素子のウェルを形成するシリコン内の深さ方向への
均一な電気的抵抗値を保つことが可能となる。また、急
速熱処理を行いドーパントの拡散を抑制させることがで
きるため、熱処理を行ってもプロファイルドウェルの電
気的特性をそのまま維持することができる。
に記載の発明）によれば、本発明に係わる半導体素子の
ウェル形成方法においては、チャンネルストップイオン
注入層とウェル形成イオン注入層の間に追加イオン注入
層を追加形成し、追加形成後に２段階に亘る急速熱処理
を行って各層内の欠陥を完全に除去することにより、半
導体素子のウェルを形成するシリコン内の深さ方向への
均一な電気的抵抗値を保つことが可能となる。また、急
速熱処理を行いドーパントの拡散を抑制させることがで
きるため、熱処理を行ってもプロファイルドウェルの電
気的特性をそのまま維持することができる。
【００１９】その結果、素子の電気的特性が良くなり半
導体素子の信頼性が向上するので半導体素子の高集積化
が可能となるとともに、半導体素子のウェル形成の際の
工程時間が短縮され半導体素子の歩留り及び生産性を向
上させることができる。
導体素子の信頼性が向上するので半導体素子の高集積化
が可能となるとともに、半導体素子のウェル形成の際の
工程時間が短縮され半導体素子の歩留り及び生産性を向
上させることができる。
【００２０】第２の発明（請求項１３乃至請求項１６に
記載の発明）は、半導体素子のウェル形成方法におい
て、導電性を有する半導体基板を提供する工程と、半導
体基板に不純物を第１、第２、第３、第４次に亘りイオ
ン注入し、半導体基板内に、ウェル形成用イオン注入
層、追加イオン注入層、チャンネルストップイオン注入
層、及び閾電圧用イオン注入層の４つのイオン注入層を
順次形成する工程と、４つのイオン注入層を形成した半
導体基板全体を２段階に亘り急速熱処理する急速熱処理
工程と、を含んで構成され、２段階に亘る急速熱処理工
程のうち、第１段階は８５０〜９５０℃の窒素雰囲気下
で、第２段階は９５０〜１０００℃の窒素雰囲気下で、
それぞれ１〜１０秒の間急速熱処理を行うことを特徴と
する。
記載の発明）は、半導体素子のウェル形成方法におい
て、導電性を有する半導体基板を提供する工程と、半導
体基板に不純物を第１、第２、第３、第４次に亘りイオ
ン注入し、半導体基板内に、ウェル形成用イオン注入
層、追加イオン注入層、チャンネルストップイオン注入
層、及び閾電圧用イオン注入層の４つのイオン注入層を
順次形成する工程と、４つのイオン注入層を形成した半
導体基板全体を２段階に亘り急速熱処理する急速熱処理
工程と、を含んで構成され、２段階に亘る急速熱処理工
程のうち、第１段階は８５０〜９５０℃の窒素雰囲気下
で、第２段階は９５０〜１０００℃の窒素雰囲気下で、
それぞれ１〜１０秒の間急速熱処理を行うことを特徴と
する。
【００２１】また、上記半導体素子のウェルを形成する
各工程において、追加イオン注入層は、ウェル形成用イ
オン注入層とチャンネルストップイオン注入層の間に形
成されるとともに、ウェル形成用イオン注入層の形成
は、５００〜６００ＫｅＶのイオンエネルギーと１×１
０13／cm2〜５×１０13／cm2イオン注入量で行われ、追
加イオン注入層は、ウェル形成用イオン注入層形成工程
の際の約０.５倍のイオンエネルギーか、或いはチャン
ネルストップイオン注入層形成工程の際の約２倍のイオ
ンエネルギーを用いて形成されること、を特徴とする。
各工程において、追加イオン注入層は、ウェル形成用イ
オン注入層とチャンネルストップイオン注入層の間に形
成されるとともに、ウェル形成用イオン注入層の形成
は、５００〜６００ＫｅＶのイオンエネルギーと１×１
０13／cm2〜５×１０13／cm2イオン注入量で行われ、追
加イオン注入層は、ウェル形成用イオン注入層形成工程
の際の約０.５倍のイオンエネルギーか、或いはチャン
ネルストップイオン注入層形成工程の際の約２倍のイオ
ンエネルギーを用いて形成されること、を特徴とする。
【００２２】この第２の発明（請求項１３乃至請求項１
６に記載の発明）によれば、本発明に係わる半導体素子
のウェル形成方法においては、チャンネルストップイオ
ン注入層とウェル形成イオン注入層の間に追加イオン注
入層を追加形成し、追加形成後に２段階に亘る急速熱処
理を行って各層内の欠陥を完全に除去することにより、
半導体素子のウェルを形成するシリコン内の深さ方向へ
の均一な電気的抵抗値を保つことかが可能となる。ま
た、急速熱処理を行いドーパントの拡散を抑制させるこ
とができるため、熱処理を行ってもプロファイルドウェ
ルの電気的特性をそのまま維持することができる。
６に記載の発明）によれば、本発明に係わる半導体素子
のウェル形成方法においては、チャンネルストップイオ
ン注入層とウェル形成イオン注入層の間に追加イオン注
入層を追加形成し、追加形成後に２段階に亘る急速熱処
理を行って各層内の欠陥を完全に除去することにより、
半導体素子のウェルを形成するシリコン内の深さ方向へ
の均一な電気的抵抗値を保つことかが可能となる。ま
た、急速熱処理を行いドーパントの拡散を抑制させるこ
とができるため、熱処理を行ってもプロファイルドウェ
ルの電気的特性をそのまま維持することができる。
【００２３】その結果、素子の電気的特性が良くなり半
導体素子の信頼性が向上するので半導体素子の高集積化
が可能となるとともに、半導体素子のウェル形成の際の
工程時間が短縮され半導体素子の歩留り及び生産性を向
上させることができる。
導体素子の信頼性が向上するので半導体素子の高集積化
が可能となるとともに、半導体素子のウェル形成の際の
工程時間が短縮され半導体素子の歩留り及び生産性を向
上させることができる。
【００２４】
【発明の実施の形態】以下、本発明を添付図面を参照し
て詳細に説明する。
て詳細に説明する。
【００２５】以下、本発明による半導体素子のウェル形
成方法を添付した図面を参照して詳細に説明する。
成方法を添付した図面を参照して詳細に説明する。
【００２６】図３は、本発明に伴う半導体素子のウェル
形成方法を説明するための垂直方向の断面図である。
形成方法を説明するための垂直方向の断面図である。
【００２７】先ず、図３に示すように、半導体基板２１の
上部に素子分離絶縁膜２２を形成する。
上部に素子分離絶縁膜２２を形成する。
【００２８】次に、半導体基板２１内に第１次の硼素イ
オン注入を行いウェル形成のための第１のイオン注入層
２３を形成する。このとき、第１のイオン注入条件は素
子のデザインルールにより決定されるが、５００〜６０
０ＫｅＶのイオンエネルギーと１×１０13／cm2〜５×
１０13／cm2程度のイオン注入量で行う。
オン注入を行いウェル形成のための第１のイオン注入層
２３を形成する。このとき、第１のイオン注入条件は素
子のデザインルールにより決定されるが、５００〜６０
０ＫｅＶのイオンエネルギーと１×１０13／cm2〜５×
１０13／cm2程度のイオン注入量で行う。
【００２９】そして、半導体基板２１内に第２次の硼素
イオンを注入し第２のイオン注入層２４を追加形成す
る。このとき、第２のイオン注入条件は、硼素イオンの
注入エネルギーをウェル形成のための第１のイオン注入
エネルギーの約０.５倍程度か、チャンネルストップ用
第３のイオン注入エネルギー（後述）の約２倍程度にな
るようにする。尚、イオン注入量はウェル形成のための
第１のイオン注入量と同一の量を用いる。
イオンを注入し第２のイオン注入層２４を追加形成す
る。このとき、第２のイオン注入条件は、硼素イオンの
注入エネルギーをウェル形成のための第１のイオン注入
エネルギーの約０.５倍程度か、チャンネルストップ用
第３のイオン注入エネルギー（後述）の約２倍程度にな
るようにする。尚、イオン注入量はウェル形成のための
第１のイオン注入量と同一の量を用いる。
【００３０】次に、半導体基板２１内に第３次、第４次
に亘り硼素イオンを注入してチャンネルストップ用の第
３のイオン注入層２５と閾電圧調節用の第４のイオン注
入層２６を形成する。
に亘り硼素イオンを注入してチャンネルストップ用の第
３のイオン注入層２５と閾電圧調節用の第４のイオン注
入層２６を形成する。
【００３１】このような多段階イオン注入によるシリコ
ン内濃度分布は図４に示されている。
ン内濃度分布は図４に示されている。
【００３２】図４は、図３でのウェル深さに伴う不純物
濃度の分布を示すグラフを記載した図である。
濃度の分布を示すグラフを記載した図である。
【００３３】図４に示すように、図３でのウェル形成の
ための第１のイオン注入層２３とチャンネルストップの
ための第３のイオン注入層２５の間に第２のイオン注入
層２４を追加形成することによりその領域での電気的抵
抗値を低めることができる。
ための第１のイオン注入層２３とチャンネルストップの
ための第３のイオン注入層２５の間に第２のイオン注入
層２４を追加形成することによりその領域での電気的抵
抗値を低めることができる。
【００３４】更に、図４に示すように、チャンネルスト
ップ用の第３のイオン注入層２５を形成する際に生成さ
れるインタースティシャル点欠陥と第２のイオン注入層
２４を追加形成する際に生成されるベーカンシ点欠陥が
共存する領域３４と、第２のイオン注入層２４の追加形
成の際に生成されたインタースティシャル点欠陥と、ウ
ェル形成のための第１のイオン注入層２３形成の際に生
成されたベーカンシ点欠陥が共存する領域３５を形成す
ることができる。
ップ用の第３のイオン注入層２５を形成する際に生成さ
れるインタースティシャル点欠陥と第２のイオン注入層
２４を追加形成する際に生成されるベーカンシ点欠陥が
共存する領域３４と、第２のイオン注入層２４の追加形
成の際に生成されたインタースティシャル点欠陥と、ウ
ェル形成のための第１のイオン注入層２３形成の際に生
成されたベーカンシ点欠陥が共存する領域３５を形成す
ることができる。
【００３５】そして、急速熱処理（Rapid Thermal Anne
aling）装置を利用して、半導体基板全体に対して第１
段階の急速熱処理を８５０〜９５０℃の窒素雰囲気下で
１０秒以内で行う。
aling）装置を利用して、半導体基板全体に対して第１
段階の急速熱処理を８５０〜９５０℃の窒素雰囲気下で
１０秒以内で行う。
【００３６】この際、第１段階の急速熱処理は比較的低
温で行うため、ドーパントの電気的活性化が生じるより
は図４に記載の二つの領域３４，３５内でインターステ
ィシャル点欠陥とベーカンシ点欠陥が相互結合すること
によりこれら欠陥等が除去される。
温で行うため、ドーパントの電気的活性化が生じるより
は図４に記載の二つの領域３４，３５内でインターステ
ィシャル点欠陥とベーカンシ点欠陥が相互結合すること
によりこれら欠陥等が除去される。
【００３７】次に、第２段階の急速熱処理を９５０〜１
０００℃の窒素雰囲気下で１０秒以内で行いドーパント
を電気的に活性化させる。
０００℃の窒素雰囲気下で１０秒以内で行いドーパント
を電気的に活性化させる。
【００３８】以上のように、本実施の形態に係わる半導
体素子のウェル形成方法においては、導電性を有する半
導体基板２１を提供し、半導体基板２１に不純物（硼素
イオン）を第１、第２、第３、第４次に亘ってイオン注
入して、半導体基板内に、第１のイオン注入層、第２の
イオン注入層、第３のイオン注入層、及び第４のイオン
注入層の４つのイオン注入層を順次形成し、４つのイオ
ン注入層を形成した半導体基板全体を急速熱処理するこ
とにより、ウェルの電気的特性が改善され、電気的特性
及び信頼性に優れた半導体素子が提供できるとともに、
半導体素子のウェル形成の際の工程時間が短縮され半導
体素子の歩留り及び生産性を向上させることができる。
体素子のウェル形成方法においては、導電性を有する半
導体基板２１を提供し、半導体基板２１に不純物（硼素
イオン）を第１、第２、第３、第４次に亘ってイオン注
入して、半導体基板内に、第１のイオン注入層、第２の
イオン注入層、第３のイオン注入層、及び第４のイオン
注入層の４つのイオン注入層を順次形成し、４つのイオ
ン注入層を形成した半導体基板全体を急速熱処理するこ
とにより、ウェルの電気的特性が改善され、電気的特性
及び信頼性に優れた半導体素子が提供できるとともに、
半導体素子のウェル形成の際の工程時間が短縮され半導
体素子の歩留り及び生産性を向上させることができる。
【００３９】尚、実施例としてプロファイルドＰ−ウェ
ル（Profiled P-Well）に対してのみ説明したが、感光
膜でＰ−ウェルを遮断してプロファイルドＮ−ウェル
（Profiled N-well）を形成する場合にも同一の方法を
適用してウェルを形成可能である。尚、この場合、不純
物としてｎ型不純物、例えば燐（Ｐ）等を用いる。
ル（Profiled P-Well）に対してのみ説明したが、感光
膜でＰ−ウェルを遮断してプロファイルドＮ−ウェル
（Profiled N-well）を形成する場合にも同一の方法を
適用してウェルを形成可能である。尚、この場合、不純
物としてｎ型不純物、例えば燐（Ｐ）等を用いる。
【００４０】
【発明の効果】本発明（第１の発明若しくは第２の発
明）によれば、本発明に係わる半導体素子のウェル形成
方法においては、チャンネルストップイオン注入層とウ
ェル形成イオン注入層の間に追加イオン注入層を追加形
成し、追加形成後に２段階に亘る急速熱処理を行って各
層内の欠陥を完全に除去することにより、半導体素子の
ウェルを形成するシリコン内の深さ方向への均一な電気
的抵抗値を保つことかが可能となる。また、急速熱処理
を行いドーパントの拡散を抑制させることができるた
め、熱処理を行ってもプロファイルドウェルの電気的特
性をそのまま維持することができる。
明）によれば、本発明に係わる半導体素子のウェル形成
方法においては、チャンネルストップイオン注入層とウ
ェル形成イオン注入層の間に追加イオン注入層を追加形
成し、追加形成後に２段階に亘る急速熱処理を行って各
層内の欠陥を完全に除去することにより、半導体素子の
ウェルを形成するシリコン内の深さ方向への均一な電気
的抵抗値を保つことかが可能となる。また、急速熱処理
を行いドーパントの拡散を抑制させることができるた
め、熱処理を行ってもプロファイルドウェルの電気的特
性をそのまま維持することができる。
【００４１】その結果、素子の電気的特性が良くなり半
導体素子の信頼性が向上するので半導体素子の高集積化
が可能となるとともに、半導体素子のウェル形成の際の
工程時間が短縮され半導体素子の歩留り及び生産性を向
上させることができる。
導体素子の信頼性が向上するので半導体素子の高集積化
が可能となるとともに、半導体素子のウェル形成の際の
工程時間が短縮され半導体素子の歩留り及び生産性を向
上させることができる。
【図１】従来技術に伴う半導体素子のウェル形成方法を
説明するための断面図である。
説明するための断面図である。
【図２】図１での基板深さに伴う不純物濃度の分布を示
すグラフを記載した図である。
すグラフを記載した図である。
【図３】本発明に伴う半導体素子のウェル形成方法を説
明するための断面図である。
明するための断面図である。
【図４】図３での半導体素子において基板深さに伴う不
純物濃度の分布を示すグラフを記載した図である。
純物濃度の分布を示すグラフを記載した図である。
【符号の説明】 ２１ 半導体基板 ２２ 素子分離絶縁膜 ２３ 第１のイオン注入層 ２４ 第２のイオン注入層 ２５ 第３のイオン注入層 ２６ 第４のイオン注入層 ３１ 第１の不純物濃度分布 ３２ 第２の不純物濃度分布 ３３ 第３の不純物濃度分布 ３４ 第２のイオン注入層形成の際のインタースティ
シャル点欠陥と、第１のイオン注入層形成の際の点欠陥
が共存する領域 ３５ 第３のイオン注入層形成の際のインタースティ
シャル点欠陥と、第２のイオン注入層形成の際のベーカ
ンシ点欠陥が共存する領域 ３６ 第４の不純物濃度分布
シャル点欠陥と、第１のイオン注入層形成の際の点欠陥
が共存する領域 ３５ 第３のイオン注入層形成の際のインタースティ
シャル点欠陥と、第２のイオン注入層形成の際のベーカ
ンシ点欠陥が共存する領域 ３６ 第４の不純物濃度分布
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 21/8238 H01L 27/092
Claims (16)
- 【請求項１】導電性を有する半導体基板を提供する工程
と、 前記半導体基板に不純物を第１、第２、第３、第４次に
亘ってイオン注入して、前記半導体基板内に、第１のイ
オン注入層、第２のイオン注入層、第３のイオン注入
層、及び第４のイオン注入層の４つのイオン注入層を順
次形成する工程と、 前記４つのイオン注入層を形成した半導体基板全体を急
速熱処理する工程と、を含んで構成され、 前記急速熱処理する工程は、２段階の急速熱処理工程に
亘り行われ、前記２段階の急速熱処理工程のうち、第１段階の工程
は、８５０〜９５０℃温度の窒素雰囲気下で１〜１０秒
の間行われ、 前記２段階の急速熱処理工程のうち、第２段階の工程
は、９５０〜１０００℃温度の窒素雰囲気下で１〜１０
秒の間行われること、 を特徴とする半導体素子のウェル形成方法。 - 【請求項２】前記不純物は、Ｐ型不純物を用いることを
特徴とする請求項１記載の半導体素子のウェル形成方
法。 - 【請求項３】前記Ｐ型不純物は、硼素（Ｂ）を含むこと
を特徴とする請求項２記載の半導体素子のウェル形成方
法。 - 【請求項４】前記不純物は、Ｎ型不純物を用いることを
特徴とする請求項１記載の半導体素子のウェル形成方
法。 - 【請求項５】前記Ｎ型不純物は、燐（Ｐ）を含むことを
特徴とする請求項４記載の半導体素子のウェル形成方
法。 - 【請求項６】前記第２のイオン注入層は、第１のイオン
注入層と第３のイオン注入層の間に形成することを特徴
とする請求項１記載の半導体素子のウェル形成方法。 - 【請求項７】前記第１のイオン注入層は、ウェルを形成
するためのイオン注入層に用いることを特徴とする請求
項６記載の半導体素子のウェル形成方法。 - 【請求項８】前記第３のイオン注入層は、チャンネルス
トップイオン注入層に用いることを特徴とする請求項６
記載の半導体素子のウェル形成方法。 - 【請求項９】前記第４のイオン注入層は、閾電圧調節用
イオン注入層に用いることを特徴とする請求項１記載の
半導体素子のウェル形成方法。 - 【請求項１０】前記第１のイオン注入層の形成は、５０
０〜６００ＫｅＶのイオンエネルギーと１×１０13／cm
2〜５×１０13／cm2イオン注入量により行われることを
特徴とする請求項１記載の半導体素子のウェル形成方
法。 - 【請求項１１】前記第２のイオン注入層は、第１のイオ
ン注入層形成工程の際の約０.５倍のイオンエネルギー
を用いて形成することを特徴とする請求項１０記載の半
導体素子のウェル形成方法。 - 【請求項１２】前記第２のイオン注入層は、前記第３の
イオン注入層形成工程の際の約２倍のイオンエネルギー
で形成することを特徴とする請求項１０記載の半導体素
子のウェル形成方法。 - 【請求項１３】導電性を有する半導体基板を提供する工
程と、 前記半導体基板に不純物を第１、第２、第３、第４次に
亘りイオン注入し、前記半導体基板内に、ウェル形成用
イオン注入層、追加イオン注入層、チャンネルストップ
イオン注入層、及び閾電圧用イオン注入層の４つのイオ
ン注入層を順次形成する工程と、 前記４つのイオン注入層を形成した半導体基板全体を２
段階に亘り急速熱処理 する急速熱処理工程と、 を含んで構成され、 ２段階に亘る前記急速熱処理工程のうち、第１段階は８
５０〜９５０℃の窒素雰囲気下で、第２段階は９５０〜
１０００℃の窒素雰囲気下で、それぞれ１〜１０秒の間
急速熱処理を行うことを特徴とする半導体素子のウェル
形成方法。 - 【請求項１４】前記追加イオン注入層は、ウェル形成用
イオン注入層とチャンネルストップイオン注入層の間に
形成することを特徴とする請求項１３記載の半導体素子
のウェル形成方法。 - 【請求項１５】前記ウェル形成用イオン注入層の形成
は、５００〜６００ＫｅＶのイオンエネルギーと１×１
０ 13 ／cm 2 〜５×１０ 13 ／cm 2 イオン注入量で行うことを
特徴とする請求項１４記載の半導体素子のウェル形成方
法。 - 【請求項１６】前記追加イオン注入層は、ウェル形成用
イオン注入層形成工程の際の約０.５倍のイオンエネル
ギーか、チャンネルストップイオン注入層形成工程の際
の約２倍のイオンエネルギーを用いて形成することを特
徴とする請求項１５記載の半導体素子のウェル形成方
法。
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1995P-66051 | 1995-12-29 | ||
| KR1019950066051A KR100231594B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체 소자의 웰 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190984A JPH09190984A (ja) | 1997-07-22 |
| JP3165051B2 true JP3165051B2 (ja) | 2001-05-14 |
Family
ID=19447222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35162796A Expired - Fee Related JP3165051B2 (ja) | 1995-12-29 | 1996-12-27 | 半導体素子のウェル形成方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3165051B2 (ja) |
| KR (1) | KR100231594B1 (ja) |
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| US5943579A (en) * | 1997-02-14 | 1999-08-24 | Micron Technology, Inc. | Method for forming a diffusion region in a semiconductor device |
| US6900091B2 (en) * | 2002-08-14 | 2005-05-31 | Advanced Analogic Technologies, Inc. | Isolated complementary MOS devices in epi-less substrate |
| KR100435805B1 (ko) * | 2002-08-14 | 2004-06-10 | 삼성전자주식회사 | 모스 트랜지스터의 제조 방법 |
| US7825488B2 (en) | 2006-05-31 | 2010-11-02 | Advanced Analogic Technologies, Inc. | Isolation structures for integrated circuits and modular methods of forming the same |
| US6855985B2 (en) * | 2002-09-29 | 2005-02-15 | Advanced Analogic Technologies, Inc. | Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology |
| DE10347863A1 (de) * | 2003-10-10 | 2005-05-04 | Oxeno Olefinchemie Gmbh | Verfahren zur Herstellung von Benzoesäureestern |
| KR100642407B1 (ko) * | 2004-12-29 | 2006-11-08 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 셀 트랜지스터 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63192267A (ja) * | 1987-02-05 | 1988-08-09 | Fujitsu Ltd | Ｃ−ｍｏｓ半導体集積回路の製造方法 |
| US4992841A (en) * | 1987-06-25 | 1991-02-12 | The United States Of America As Represented By The Secretary Of The Air Force | Pseudo uniphase charge coupled device |
| JPH02305468A (ja) * | 1989-05-19 | 1990-12-19 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| EP0452720A3 (en) * | 1990-04-02 | 1994-10-26 | Nat Semiconductor Corp | A semiconductor structure and method of its manufacture |
| JPH04284625A (ja) * | 1991-03-14 | 1992-10-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5235197A (en) * | 1991-06-25 | 1993-08-10 | Dalsa, Inc. | High photosensitivity and high speed wide dynamic range ccd image sensor |
| JPH06267880A (ja) * | 1993-03-10 | 1994-09-22 | Shin Etsu Handotai Co Ltd | 半導体基板及びその製造方法 |
| JP3204007B2 (ja) * | 1994-12-19 | 2001-09-04 | ヤマハ株式会社 | 半導体装置の製造方法 |
| US5573963A (en) * | 1995-05-03 | 1996-11-12 | Vanguard International Semiconductor Corporation | Method of forming self-aligned twin tub CMOS devices |
-
1995
- 1995-12-29 KR KR1019950066051A patent/KR100231594B1/ko not_active IP Right Cessation
-
1996
- 1996-12-20 US US08/769,751 patent/US5898007A/en not_active Expired - Lifetime
- 1996-12-27 JP JP35162796A patent/JP3165051B2/ja not_active Expired - Fee Related
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|---|---|
| US5898007A (en) | 1999-04-27 |
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| JPH09190984A (ja) | 1997-07-22 |
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