JPH1187260A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1187260A JPH1187260A JP9248880A JP24888097A JPH1187260A JP H1187260 A JPH1187260 A JP H1187260A JP 9248880 A JP9248880 A JP 9248880A JP 24888097 A JP24888097 A JP 24888097A JP H1187260 A JPH1187260 A JP H1187260A
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Abstract
(57)【要約】
【課題】 本発明は、高エネルギーでイオン注入を行っ
た場合であっても、リーク電流が小さく、同時にリーク
電流のバラツキが小さい半導体の製造方法を提供するこ
とを目的とする。 【解決手段】 半導体基板中に高エネルギーでイオン注
入を行った後、この半導体基板を、２００℃／ｓｅｃ以
上の昇温速度（RAMP-UP RATE）で、１０００℃以上１２
００℃以下の温度まで昇温して熱処理を行うと、得られ
た半導体装置のリーク電流およびそのバラツキ（σ／
Ｘ）が小さくなる。
た場合であっても、リーク電流が小さく、同時にリーク
電流のバラツキが小さい半導体の製造方法を提供するこ
とを目的とする。 【解決手段】 半導体基板中に高エネルギーでイオン注
入を行った後、この半導体基板を、２００℃／ｓｅｃ以
上の昇温速度（RAMP-UP RATE）で、１０００℃以上１２
００℃以下の温度まで昇温して熱処理を行うと、得られ
た半導体装置のリーク電流およびそのバラツキ（σ／
Ｘ）が小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＢｉｐｏｌａｒトランジスタおよびＢｉ
ＣＭＯＳトランジスタに用いられる半導体装置の製造方
法に関する。
法に関し、特にＢｉｐｏｌａｒトランジスタおよびＢｉ
ＣＭＯＳトランジスタに用いられる半導体装置の製造方
法に関する。
【０００２】
【従来の技術】近年、コスト低減およびＴＡＴ（受注か
ら納品までの納期）を短縮するために、Ｂｉｐｏｌａ
ｒ、ＢｉＣＭＯＳトランジスターの埋め込みコレクタ層
を形成する方法として、従来エピタキシャル成長により
行っていたのを、高エネルギーイオン注入（数百ｋｅＶ
以上の加速電圧のイオン注入をいう。）により行うこと
が試みられている。
ら納品までの納期）を短縮するために、Ｂｉｐｏｌａ
ｒ、ＢｉＣＭＯＳトランジスターの埋め込みコレクタ層
を形成する方法として、従来エピタキシャル成長により
行っていたのを、高エネルギーイオン注入（数百ｋｅＶ
以上の加速電圧のイオン注入をいう。）により行うこと
が試みられている。
【０００３】デバイスをより高速で動作させるためにコ
レクタ抵抗を低くする必要があるので、高エネルギーイ
オン注入の際に、従来ウェル形成等で用いられてきた不
純物ドース（＜５×１０13ｃｍ-2）よりも高いドースが
要求されている。しかし、ドースを高くするとコレクタ
耐圧が低下するためにコレクタ抵抗と耐圧の兼ね合いか
ら１×１０14ｃｍ-2程度のドースを用いることが望まし
い。
レクタ抵抗を低くする必要があるので、高エネルギーイ
オン注入の際に、従来ウェル形成等で用いられてきた不
純物ドース（＜５×１０13ｃｍ-2）よりも高いドースが
要求されている。しかし、ドースを高くするとコレクタ
耐圧が低下するためにコレクタ抵抗と耐圧の兼ね合いか
ら１×１０14ｃｍ-2程度のドースを用いることが望まし
い。
【０００４】しかし、加速電圧１ＭｅＶ、注入ドースを
１×１０14ｃｍ-2近傍の条件でイオン注入を行い、その
後の熱処理を電気炉もしくは昇温速度１０℃／ｓｅｃ以
下の条件でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ）を行ってｐ +／ｎ接合を形成すると、
イオン注入の投影飛程付近から試料表面につき抜けた欠
陥の影響により接合リーク電流が非常に高い問題があっ
た。
１×１０14ｃｍ-2近傍の条件でイオン注入を行い、その
後の熱処理を電気炉もしくは昇温速度１０℃／ｓｅｃ以
下の条件でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎ
ｎｅａｌｉｎｇ）を行ってｐ +／ｎ接合を形成すると、
イオン注入の投影飛程付近から試料表面につき抜けた欠
陥の影響により接合リーク電流が非常に高い問題があっ
た。
【０００５】この問題を解決するために、Ｍａｔ．Ｒｅ
ｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．３９６ ７
３９頁 （１９９６、Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａ
ｒｃｈ Ｓｏｃｉｅｔｙ）では、５０℃／ｓｅｃ以上の
昇温速度を用いた熱処理を行うことにより、接合リーク
電流を低減できることが開示されている。また、前記欠
陥は熱処理温度が８００℃以上になると急激に成長し始
まることから、８００℃以上の温度範囲において昇温速
度５０℃／ｓｅｃ以上の条件で昇温して熱処理を行えば
リーク電流を低減できること、また、室温から１００℃
／ｓｅｃ以上の昇温速度を用いて熱処理温度１０５０℃
の熱処理を行うよりも、室温から温度が６００℃に到達
するまでは１℃／ｓｅｃの昇温速度で、温度が６００℃
以上では１００℃／ｓｅｃの昇温速度で熱処理温度１０
５０℃の熱処理を行う方がリーク電流を低くかつウェハ
ー内の個々のチップにおける接合リーク電流のバラツキ
を約１／２にできることが開示されている。
ｓ．Ｓｏｃ．Ｓｙｍｐ．Ｐｒｏｃ．Ｖｏｌ．３９６ ７
３９頁 （１９９６、Ｍａｔｅｒｉａｌｓ Ｒｅｓｅａ
ｒｃｈ Ｓｏｃｉｅｔｙ）では、５０℃／ｓｅｃ以上の
昇温速度を用いた熱処理を行うことにより、接合リーク
電流を低減できることが開示されている。また、前記欠
陥は熱処理温度が８００℃以上になると急激に成長し始
まることから、８００℃以上の温度範囲において昇温速
度５０℃／ｓｅｃ以上の条件で昇温して熱処理を行えば
リーク電流を低減できること、また、室温から１００℃
／ｓｅｃ以上の昇温速度を用いて熱処理温度１０５０℃
の熱処理を行うよりも、室温から温度が６００℃に到達
するまでは１℃／ｓｅｃの昇温速度で、温度が６００℃
以上では１００℃／ｓｅｃの昇温速度で熱処理温度１０
５０℃の熱処理を行う方がリーク電流を低くかつウェハ
ー内の個々のチップにおける接合リーク電流のバラツキ
を約１／２にできることが開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、１００
℃／ｓｅｃ程度の昇温速度では、イオン注入の投影飛程
から伸びた前記欠陥が、逆バイアスを印加することによ
って生じる空乏層の拡がる領域まで成長してしまうこと
がある。空乏層が欠陥の存在する深さに達した時点で接
合リーク電流が増大するために、前記従来技術ではウェ
ハー面内のリーク電流のバラツキが５０％程度になるこ
とがある。
℃／ｓｅｃ程度の昇温速度では、イオン注入の投影飛程
から伸びた前記欠陥が、逆バイアスを印加することによ
って生じる空乏層の拡がる領域まで成長してしまうこと
がある。空乏層が欠陥の存在する深さに達した時点で接
合リーク電流が増大するために、前記従来技術ではウェ
ハー面内のリーク電流のバラツキが５０％程度になるこ
とがある。
【０００７】即ち、前記従来技術の方法ではウェハー内
の接合リーク電流の平均値を低減させる点で非常に有効
であるが、バラツキを低減するためにさらに改良が望ま
れていた。
の接合リーク電流の平均値を低減させる点で非常に有効
であるが、バラツキを低減するためにさらに改良が望ま
れていた。
【０００８】本発明はこのような問題点に鑑みてなされ
たものであり、高エネルギーでイオン注入を行った場合
であっても、リーク電流が小さく、同時にリーク電流の
バラツキが小さい半導体の製造方法を提供することを目
的とする。
たものであり、高エネルギーでイオン注入を行った場合
であっても、リーク電流が小さく、同時にリーク電流の
バラツキが小さい半導体の製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本出願の第１の発明は、
半導体基板中に高エネルギーでイオン注入を行う工程
と、その後、２００℃／ｓｅｃ以上の昇温速度で、１０
００℃以上１２００℃以下の温度まで昇温する工程とを
有する半導体装置の製造方法に関する。
半導体基板中に高エネルギーでイオン注入を行う工程
と、その後、２００℃／ｓｅｃ以上の昇温速度で、１０
００℃以上１２００℃以下の温度まで昇温する工程とを
有する半導体装置の製造方法に関する。
【００１０】このとき、２００℃／ｓｅｃ以上の昇温速
度で昇温を開始する温度は、６００℃以上８００℃以下
が好ましい。
度で昇温を開始する温度は、６００℃以上８００℃以下
が好ましい。
【００１１】本出願の第２の発明は、半導体基板中に高
エネルギーでイオン注入を行う工程と、この半導体基板
を、５０℃／ｓｅｃ以上の昇温速度で、１０００℃以上
１２００℃以下の温度まで昇温する工程と、この昇温工
程の後、１０００℃以上１２００℃以下の温度で熱処理
を行う工程とを有する半導体装置の製造方法に関する。
エネルギーでイオン注入を行う工程と、この半導体基板
を、５０℃／ｓｅｃ以上の昇温速度で、１０００℃以上
１２００℃以下の温度まで昇温する工程と、この昇温工
程の後、１０００℃以上１２００℃以下の温度で熱処理
を行う工程とを有する半導体装置の製造方法に関する。
【００１２】第１の発明では、イオン注入によって生じ
た欠陥が成長しにくい条件で熱処理を行うので、空乏層
の拡がる領域にまで、熱処理工程中に欠陥（転移）が達
することがない。従って、リーク電流およびそのバラツ
キを従来よりも低減できるのである。また、熱処理温度
を１２００℃以下で行うことにより、それ以上の温度で
熱処理を行ったときに生じるようなウェハー面内にスリ
ップ（断層）が入ることがない。
た欠陥が成長しにくい条件で熱処理を行うので、空乏層
の拡がる領域にまで、熱処理工程中に欠陥（転移）が達
することがない。従って、リーク電流およびそのバラツ
キを従来よりも低減できるのである。また、熱処理温度
を１２００℃以下で行うことにより、それ以上の温度で
熱処理を行ったときに生じるようなウェハー面内にスリ
ップ（断層）が入ることがない。
【００１３】また、第２の発明は、第１の発明よりも遅
い昇温速度を含む５０℃／ｓｅｃ以上の昇温速度を用い
る。このとき、イオン注入によって生じた欠陥が成長し
て、空乏層の拡がる領域にまで欠陥（転移）が達するこ
とがあるが、さらに１０００℃以上１２００℃以下の温
度で熱処理を行うことにより欠陥（転移）を回復できる
ので、リーク電流およびそのバラツキを従来よりも低減
することができる。
い昇温速度を含む５０℃／ｓｅｃ以上の昇温速度を用い
る。このとき、イオン注入によって生じた欠陥が成長し
て、空乏層の拡がる領域にまで欠陥（転移）が達するこ
とがあるが、さらに１０００℃以上１２００℃以下の温
度で熱処理を行うことにより欠陥（転移）を回復できる
ので、リーク電流およびそのバラツキを従来よりも低減
することができる。
【００１４】
［実施形態１］第１の実施形態では、本出願の第１の発
明を具体的製造方法を示して説明する。
明を具体的製造方法を示して説明する。
【００１５】図１の（ａ）〜（ｄ）は第１の実施形態の
工程断面図であり、図２は第１の実施形態を用いた場合
の熱処理温度１１５０℃における昇温速度と接合リーク
電流バラツキの関係を示した図である。
工程断面図であり、図２は第１の実施形態を用いた場合
の熱処理温度１１５０℃における昇温速度と接合リーク
電流バラツキの関係を示した図である。
【００１６】図１（ａ）に示すように、まずｐ型シリコ
ン単結晶基板１上にフィールド酸化膜２を形成し、シリ
コン酸化膜３を７ｎｍ厚で形成した。次に、Ｐ（燐）イ
オンを加速電圧１ＭｅＶ、ドース１×１０14ｃｍ-2の条
件でイオン注入する。次にＲＴＡ法により、室温からの
昇温速度を１００℃／ｓｅｃ（比較例）、２００℃／ｓ
ｅｃ、３００℃／ｓｅｃおよび４００℃／ｓｅｃの各条
件で、熱処理温度１１５０℃まで昇温し、図１（ｂ）に
示すようなｎ型埋め込み層４を形成した。
ン単結晶基板１上にフィールド酸化膜２を形成し、シリ
コン酸化膜３を７ｎｍ厚で形成した。次に、Ｐ（燐）イ
オンを加速電圧１ＭｅＶ、ドース１×１０14ｃｍ-2の条
件でイオン注入する。次にＲＴＡ法により、室温からの
昇温速度を１００℃／ｓｅｃ（比較例）、２００℃／ｓ
ｅｃ、３００℃／ｓｅｃおよび４００℃／ｓｅｃの各条
件で、熱処理温度１１５０℃まで昇温し、図１（ｂ）に
示すようなｎ型埋め込み層４を形成した。
【００１７】この後、図１（ｃ）に示すようにＢＦ2を
加速電圧３０ｋｅＶ、ドース３×１０15ｃｍ-2の条件
で、Ｐ型層５を形成する位置に選択的にイオン注入し、
さらに、埋め込み層４とのコンタクトをとるために、ｎ
型埋め込み層コンタクト層６を形成する位置にＰ（燐）
を選択的に７０ｋｅＶ、５×１０15ｃｍ-2および２５０
ｋｅＶ、３×１０13ｃｍ-2の条件でイオン注入し、電気
炉を用いて温度９００℃の条件で数分間の熱処理を行う
ことによって、ｐ型層５およびｎ型埋め込み層コンタク
ト層６を形成した。
加速電圧３０ｋｅＶ、ドース３×１０15ｃｍ-2の条件
で、Ｐ型層５を形成する位置に選択的にイオン注入し、
さらに、埋め込み層４とのコンタクトをとるために、ｎ
型埋め込み層コンタクト層６を形成する位置にＰ（燐）
を選択的に７０ｋｅＶ、５×１０15ｃｍ-2および２５０
ｋｅＶ、３×１０13ｃｍ-2の条件でイオン注入し、電気
炉を用いて温度９００℃の条件で数分間の熱処理を行う
ことによって、ｐ型層５およびｎ型埋め込み層コンタク
ト層６を形成した。
【００１８】次に層間膜７を形成した後、層間膜７およ
びシリコン酸化膜３に開口を設け、ｐ型層５に接続する
アルミ電極８およびｎ型埋め込み層コンタクト層６に接
続するアルミ電極９を形成して図１（ｄ）に示す断面構
造を持つｐ／ｎダイオードをウェハー面内に５３箇所形
成した。
びシリコン酸化膜３に開口を設け、ｐ型層５に接続する
アルミ電極８およびｎ型埋め込み層コンタクト層６に接
続するアルミ電極９を形成して図１（ｄ）に示す断面構
造を持つｐ／ｎダイオードをウェハー面内に５３箇所形
成した。
【００１９】このように作製したｐ／ｎダイオードの基
板裏面側１０を接地し、アルミ電極８に−５Ｖの電圧を
印加し、アルミ電極９において接合リーク電流を測定す
ることによって得られた接合リーク電流のウェハー面内
のバラツキ（相対標準偏差：σ／ｘ）と、昇温速度の関
係を調べた。この結果を図２に示す。
板裏面側１０を接地し、アルミ電極８に−５Ｖの電圧を
印加し、アルミ電極９において接合リーク電流を測定す
ることによって得られた接合リーク電流のウェハー面内
のバラツキ（相対標準偏差：σ／ｘ）と、昇温速度の関
係を調べた。この結果を図２に示す。
【００２０】この結果より、接合リーク電流のバラツキ
は、ｎ型埋め込み層の形成時に熱処理温度１１５０℃に
おいて、昇温速度として２００℃／ｓｅｃ以上の条件を
用いることによって、１００℃／ｓｅｃの条件に比べて
１／１０以下に低減できることがわかった。
は、ｎ型埋め込み層の形成時に熱処理温度１１５０℃に
おいて、昇温速度として２００℃／ｓｅｃ以上の条件を
用いることによって、１００℃／ｓｅｃの条件に比べて
１／１０以下に低減できることがわかった。
【００２１】次に、ｎ型埋め込み層４を形成するときの
熱処理温度（到達温度）を７００、８００、９００、９
８５、１０１５、１１００および１１５０℃に変えてそ
の特性を調べた。
熱処理温度（到達温度）を７００、８００、９００、９
８５、１０１５、１１００および１１５０℃に変えてそ
の特性を調べた。
【００２２】図３に示すように、熱処理温度（到達温
度）が８００℃以下であるか、または１１００℃以上の
場合にリーク電流のバラツキが小さいことがわかる。一
方、図４から、熱処理温度が８００℃以下であるか、１
０００℃以上であればリーク電流が小さいことがわか
る。
度）が８００℃以下であるか、または１１００℃以上の
場合にリーク電流のバラツキが小さいことがわかる。一
方、図４から、熱処理温度が８００℃以下であるか、１
０００℃以上であればリーク電流が小さいことがわか
る。
【００２３】この２つの結果からみると、１０００℃以
上の温度であっても、１０００℃を少し越えた程度の１
０１５℃では、リーク電流は小さいが、バラツキが大き
いように見える。そこで、熱処理温度１０１５℃で製作
したダイオードのリーク特性を調べると、大部分は図５
中の曲線Ａに示すような特性であるが、曲線Ｂのような
特性を示す素子が若干数あるために、数値上バラツキが
大きくでることがわかった。
上の温度であっても、１０００℃を少し越えた程度の１
０１５℃では、リーク電流は小さいが、バラツキが大き
いように見える。そこで、熱処理温度１０１５℃で製作
したダイオードのリーク特性を調べると、大部分は図５
中の曲線Ａに示すような特性であるが、曲線Ｂのような
特性を示す素子が若干数あるために、数値上バラツキが
大きくでることがわかった。
【００２４】一方８００℃より高く１０００℃未満の熱
処理温度を用いた場合、図５中の曲線Ｃのようなリーク
特性を示す。即ち、見かけ上バラツキは小さくてもリー
ク電流が大きくて好ましくないことがわかる。
処理温度を用いた場合、図５中の曲線Ｃのようなリーク
特性を示す。即ち、見かけ上バラツキは小さくてもリー
ク電流が大きくて好ましくないことがわかる。
【００２５】さらに、８００℃以下の熱処理温度を用い
た場合には、リーク電流が小さく、かつバラツキも小さ
いので、一見好ましいように見えるが、その後の後工程
で８００℃以上の高温に晒されると、イオン注入によっ
て生じた欠陥（転移）が成長してリーク電流が増大する
ので、実際上は好ましくない。
た場合には、リーク電流が小さく、かつバラツキも小さ
いので、一見好ましいように見えるが、その後の後工程
で８００℃以上の高温に晒されると、イオン注入によっ
て生じた欠陥（転移）が成長してリーク電流が増大する
ので、実際上は好ましくない。
【００２６】［実施形態２］第１の実施形態で説明した
製造方法と同様にして図１（ｄ）に示す断面構造を持つ
ｐ／ｎダイオードをウェハー面内に５３箇所形成した
が、図１（ｂ）のｎ型埋め込み層４を形成したときのア
ニール方法を次のように変更した。
製造方法と同様にして図１（ｄ）に示す断面構造を持つ
ｐ／ｎダイオードをウェハー面内に５３箇所形成した
が、図１（ｂ）のｎ型埋め込み層４を形成したときのア
ニール方法を次のように変更した。
【００２７】即ち、予め５００℃に加熱してあるＲＴＡ
装置に試料を導入し、第１の処理温度までの第１の昇温
速度を１℃／ｓｅｃとして、第１の熱処理温度６００
℃、７００℃、８００℃、９００℃（比較例）および１
０００℃（比較例）の各温度まで昇温し、この第１の熱
処理温度で１分間熱処理を行った後、さらに第２の昇温
速度を２００、３００および４００℃／ｓｅｃの各条件
として、第２の熱処理温度１１５０℃まで昇温して、ｎ
型埋め込み層４を形成した。
装置に試料を導入し、第１の処理温度までの第１の昇温
速度を１℃／ｓｅｃとして、第１の熱処理温度６００
℃、７００℃、８００℃、９００℃（比較例）および１
０００℃（比較例）の各温度まで昇温し、この第１の熱
処理温度で１分間熱処理を行った後、さらに第２の昇温
速度を２００、３００および４００℃／ｓｅｃの各条件
として、第２の熱処理温度１１５０℃まで昇温して、ｎ
型埋め込み層４を形成した。
【００２８】図６は、第２の昇温速度を２００℃／ｓｅ
ｃとしたときに、第１の熱処理温度、即ち２００℃／ｓ
ｅｃ昇温を開始する温度と、接合リーク電流のウェハー
面内のバラツキ（相対標準偏差）との関係を示したもの
である。
ｃとしたときに、第１の熱処理温度、即ち２００℃／ｓ
ｅｃ昇温を開始する温度と、接合リーク電流のウェハー
面内のバラツキ（相対標準偏差）との関係を示したもの
である。
【００２９】この結果より、リーク電流のバラツキは８
００℃以下の温度において２００℃／ｓｅｃの昇温を開
始すればバラツキを低減できることがわかる。
００℃以下の温度において２００℃／ｓｅｃの昇温を開
始すればバラツキを低減できることがわかる。
【００３０】図７は、この実施形態により、予め５００
℃に加熱してあるＲＴＡ装置に試料を導入し、昇温速度
１℃／ｓｅｃで第１の熱処理温度６００℃に達するまで
加熱した後に、第２の昇温速度２００、３００および４
００℃／ｓｅｃで昇温し１１５０℃の第２の熱処理温度
で熱処理を行った場合（図７中の実施形態２の線）と、
実施形態１のように室温から２００〜４００℃／ｓｅｃ
の昇温速度で試料の加熱を開始し熱処理温度１１５０℃
の条件で熱処理を行った場合（図７中の実施形態１の曲
線）との、接合リーク電流のウェハー面内のバラツキ
（相対標準偏差）を比較したものである。
℃に加熱してあるＲＴＡ装置に試料を導入し、昇温速度
１℃／ｓｅｃで第１の熱処理温度６００℃に達するまで
加熱した後に、第２の昇温速度２００、３００および４
００℃／ｓｅｃで昇温し１１５０℃の第２の熱処理温度
で熱処理を行った場合（図７中の実施形態２の線）と、
実施形態１のように室温から２００〜４００℃／ｓｅｃ
の昇温速度で試料の加熱を開始し熱処理温度１１５０℃
の条件で熱処理を行った場合（図７中の実施形態１の曲
線）との、接合リーク電流のウェハー面内のバラツキ
（相対標準偏差）を比較したものである。
【００３１】この結果より、本実施形態の熱処理方式を
用いると、いずれの昇温速度を用いても接合リーク電流
のウェハー面内のバラツキは実施形態１の熱処理方式を
用いた場合に比べて約１／２に低減できることがわか
る。
用いると、いずれの昇温速度を用いても接合リーク電流
のウェハー面内のバラツキは実施形態１の熱処理方式を
用いた場合に比べて約１／２に低減できることがわか
る。
【００３２】以上の実施形態２の説明では、第１の昇温
速度として１℃／ｓｅｃを用いて説明したが、第１の昇
温速度は、特に重要ではなく、第１の熱処理温度として
６００℃以上８００℃以下の温度で熱処理することが重
要である。第１の熱処理を行う理由は、ここで基板全体
の温度を均一にすることにより、その後高速昇温する際
に基板温度のバラツキが大きくならないようにするため
である。また、６００℃以上にするのは、６００℃に達
しない温度では黒体輻射による基板温度の均一化の効果
が得られにくいからである。
速度として１℃／ｓｅｃを用いて説明したが、第１の昇
温速度は、特に重要ではなく、第１の熱処理温度として
６００℃以上８００℃以下の温度で熱処理することが重
要である。第１の熱処理を行う理由は、ここで基板全体
の温度を均一にすることにより、その後高速昇温する際
に基板温度のバラツキが大きくならないようにするため
である。また、６００℃以上にするのは、６００℃に達
しない温度では黒体輻射による基板温度の均一化の効果
が得られにくいからである。
【００３３】また、第１の熱処理温度での保持時間は、
基板温度が均一になるように適宜設定することができ
る。
基板温度が均一になるように適宜設定することができ
る。
【００３４】［実施形態３］第３の実施形態では、本出
願の第２の発明を具体的製造方法を示して説明する。
願の第２の発明を具体的製造方法を示して説明する。
【００３５】実施形態１の製造方法と同様にして図１
（ｄ）に示す断面構造を持つｐ／ｎダイオードをウェハ
ー面内に５３箇所形成したが、図１（ｂ）のｎ型埋め込
み層４を形成するときのアニール方法を次のように変更
した。
（ｄ）に示す断面構造を持つｐ／ｎダイオードをウェハ
ー面内に５３箇所形成したが、図１（ｂ）のｎ型埋め込
み層４を形成するときのアニール方法を次のように変更
した。
【００３６】即ち、まず第１の熱処理工程として、予め
５００℃に加熱してあるＲＴＡ装置に試料を導入し、昇
温速度１℃／ｓｅｃで熱処理温度６００℃まで昇温し、
１分間熱処理を行った後、さらに昇温速度５０および１
００℃／ｓｅｃの条件で、熱処理温度１０１５℃および
１１００℃まで昇温した後、この温度で３０秒間熱処理
を行った。
５００℃に加熱してあるＲＴＡ装置に試料を導入し、昇
温速度１℃／ｓｅｃで熱処理温度６００℃まで昇温し、
１分間熱処理を行った後、さらに昇温速度５０および１
００℃／ｓｅｃの条件で、熱処理温度１０１５℃および
１１００℃まで昇温した後、この温度で３０秒間熱処理
を行った。
【００３７】次に、第２の熱処理工程として、さらにこ
の試料を電気炉に導入し、入出炉温度８００℃、熱処理
温度１０１５〜１２００℃の範囲で、種々の熱処理時間
を設定して熱処理を行いｎ型埋め込み層４を形成した。
の試料を電気炉に導入し、入出炉温度８００℃、熱処理
温度１０１５〜１２００℃の範囲で、種々の熱処理時間
を設定して熱処理を行いｎ型埋め込み層４を形成した。
【００３８】図８は、接合リーク電流のウェハー面内の
バラツキ（相対標準差）が、２０％となる電気炉で行っ
た第２の熱処理（追加熱処理）の熱処理温度と熱処理時
間の関係を示したものである。例えば、ＲＴＡ処理条件
が熱処理温度１０１５℃、昇温速度１００℃／ｓｅｃで
ある場合は、図８中の黒丸のラインより上ではバラツキ
が２０％より小さいことを示している。従って、バラツ
キを２０％以下にするには、このライン上か、ラインよ
り上の領域の追加熱処理温度と追加熱処理時間を選ぶ必
要がある。
バラツキ（相対標準差）が、２０％となる電気炉で行っ
た第２の熱処理（追加熱処理）の熱処理温度と熱処理時
間の関係を示したものである。例えば、ＲＴＡ処理条件
が熱処理温度１０１５℃、昇温速度１００℃／ｓｅｃで
ある場合は、図８中の黒丸のラインより上ではバラツキ
が２０％より小さいことを示している。従って、バラツ
キを２０％以下にするには、このライン上か、ラインよ
り上の領域の追加熱処理温度と追加熱処理時間を選ぶ必
要がある。
【００３９】この結果より、リーク電流のバラツキは、
上記のように第２の熱処理を行うことにより、低減する
ことができることがわかる。また、この際の熱処理温度
を下げるとバラツキの回復時間が長くなり、温度を高く
するとバラツキ回復までの時間を短くすることができる
ことがわかる。また、昇温速度を５０℃／ｓｅｃまで下
げても、バラツキを回復できることがわかる。
上記のように第２の熱処理を行うことにより、低減する
ことができることがわかる。また、この際の熱処理温度
を下げるとバラツキの回復時間が長くなり、温度を高く
するとバラツキ回復までの時間を短くすることができる
ことがわかる。また、昇温速度を５０℃／ｓｅｃまで下
げても、バラツキを回復できることがわかる。
【００４０】また、第２の熱処理温度を１０００℃未満
としても、バラツキを低減することはできなかった。さ
らに、１２００を越えた温度で熱処理を行うと結晶にス
リップ等の結晶欠陥が入る問題がある。
としても、バラツキを低減することはできなかった。さ
らに、１２００を越えた温度で熱処理を行うと結晶にス
リップ等の結晶欠陥が入る問題がある。
【００４１】このように、第２の熱処理を行う場合は、
昇温速度を５０℃／ｓｅｃまで低下することができる
が、このような第２の熱処理を行う方法を、２００℃／
ｓｅｃ以上の高速昇温速度を用いた場合に適用しても、
バラツキ低減の効果があった。このとき、第２の熱処理
は、昇温に用いたＲＴＡ装置内で行うことが可能であ
り、例えば、１１５０℃まで昇温後、１０００〜１２０
０℃の温度範囲で熱処理を行えば同様の効果が得られ
た。
昇温速度を５０℃／ｓｅｃまで低下することができる
が、このような第２の熱処理を行う方法を、２００℃／
ｓｅｃ以上の高速昇温速度を用いた場合に適用しても、
バラツキ低減の効果があった。このとき、第２の熱処理
は、昇温に用いたＲＴＡ装置内で行うことが可能であ
り、例えば、１１５０℃まで昇温後、１０００〜１２０
０℃の温度範囲で熱処理を行えば同様の効果が得られ
た。
【００４２】このように第２の熱処理工程は、ＲＴＡ装
置を用いても電気炉を用いてもどちらでも同様の効果が
得られる。しかし、一般に、ＲＴＡ装置は、半導体基板
を１枚ずつ処理するのに対して、電気炉では、複数枚
（１００枚程度）の半導体基板を一括に熱処理すること
ができるので、トータルの熱処理時間を大幅に短縮でき
る。
置を用いても電気炉を用いてもどちらでも同様の効果が
得られる。しかし、一般に、ＲＴＡ装置は、半導体基板
を１枚ずつ処理するのに対して、電気炉では、複数枚
（１００枚程度）の半導体基板を一括に熱処理すること
ができるので、トータルの熱処理時間を大幅に短縮でき
る。
【００４３】即ち、この実施形態では、追加の熱処理を
別途行うことにより、処理能力の大きい電気炉等の加熱
炉を用いることができるので、製造時間を極めて短縮す
ることができる。
別途行うことにより、処理能力の大きい電気炉等の加熱
炉を用いることができるので、製造時間を極めて短縮す
ることができる。
【００４４】
【発明の効果】本発明の製造方法によれば、高エネルギ
ーでイオン注入を行った場合であっても、接合リーク電
流のバラツキの原因となる欠陥が空乏層の拡がる領域ま
で成長しないので、リーク電流が小さく、同時にリーク
電流のバラツキが小さい半導体を製造することができ
る。
ーでイオン注入を行った場合であっても、接合リーク電
流のバラツキの原因となる欠陥が空乏層の拡がる領域ま
で成長しないので、リーク電流が小さく、同時にリーク
電流のバラツキが小さい半導体を製造することができ
る。
【図１】本発明の製造方法の１例を示す工程断面図であ
る。
る。
【図２】第１の実施形態における昇温速度と接合リーク
電流バラツキの関係を示した図である。
電流バラツキの関係を示した図である。
【図３】熱処理温度とバラツキの関係を示した図であ
る。
る。
【図４】熱処理温度と接合リーク電流の関係を示した図
である。
である。
【図５】リーク特性を示した図である。
【図６】第２の実施形態において、第２の熱処理工程の
昇温開始温度と接合リーク電流バラツキの関係を示した
図である。
昇温開始温度と接合リーク電流バラツキの関係を示した
図である。
【図７】第１の実施形態と第２の実施形態の接合リーク
電流のバラツキを比較した図である。
電流のバラツキを比較した図である。
【図８】第３の実施形態において、接合リーク電流のバ
ラツキが２０％となる第２の（追加）熱処理温度と時間
を示した図である。
ラツキが２０％となる第２の（追加）熱処理温度と時間
を示した図である。
１ ｐ型シリコン単結晶基板 ２ フィールド酸化膜 ３ シリコン酸化膜 ４ ｎ型埋め込み層 ５ ｐ型層 ６ ｎ型の埋め込み層コンタクト層 ７ 層間膜 ８ アルミ電極（電圧印加側） ９ アルミ電極（電流検出側） １０ 基板裏面
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三好 康介 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 斎藤 修一 東京都港区芝五丁目７番１号 日本電気株 式会社内
Claims (8)
- 【請求項１】 半導体基板中に高エネルギーでイオン注
入を行う工程と、 その後、２００℃／ｓｅｃ以上の昇温速度で、１０００
℃以上１２００℃以下の温度まで昇温する工程とを有す
る半導体装置の製造方法。 - 【請求項２】 前記の２００℃／ｓｅｃ以上の昇温速度
で昇温を開始する温度が６００℃以上８００℃以下であ
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記の昇温を開始する温度で第１の熱処
理を行うことを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項４】 前記昇温工程後に、１０００℃以上１２
００℃以下の温度で熱処理を行う第２の熱処理工程をさ
らに有する請求項１または２に記載の半導体装置の製造
方法。 - 【請求項５】 前記第２の熱処理工程を、前記昇温工程
に用いたものと同一の炉で行う請求項４記載の半導体装
置の製造方法。 - 【請求項６】 前記第２の熱処理工程を、電気炉を用い
て行う請求項４記載の半導体装置の製造方法。 - 【請求項７】 半導体基板中に高エネルギーでイオン注
入を行う工程と、 この半導体基板を、５０℃／ｓｅｃ以上の昇温速度で、
１０００℃以上１２００℃以下の温度まで昇温する工程
と、 この昇温工程の後、１０００℃以上１２００℃以下の温
度で熱処理を行う工程とを有する半導体装置の製造方
法。 - 【請求項８】 前記の昇温工程の後の熱処理を電気炉を
用いて行う請求項７記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24888097A JP3450163B2 (ja) | 1997-09-12 | 1997-09-12 | 半導体装置の製造方法 |
| US09/144,938 US6444549B2 (en) | 1997-09-12 | 1998-09-01 | Thermal processing of semiconductor devices |
| KR1019980036316A KR19990029502A (ko) | 1997-09-12 | 1998-09-03 | 반도체장치의 제조방법 |
| CN98119320A CN1100342C (zh) | 1997-09-12 | 1998-09-11 | 半导体器件的制造工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24888097A JP3450163B2 (ja) | 1997-09-12 | 1997-09-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187260A true JPH1187260A (ja) | 1999-03-30 |
| JP3450163B2 JP3450163B2 (ja) | 2003-09-22 |
Family
ID=17184818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24888097A Expired - Fee Related JP3450163B2 (ja) | 1997-09-12 | 1997-09-12 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6444549B2 (ja) |
| JP (1) | JP3450163B2 (ja) |
| KR (1) | KR19990029502A (ja) |
| CN (1) | CN1100342C (ja) |
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| KR100481476B1 (ko) * | 2002-11-19 | 2005-04-07 | 주식회사 실트론 | 어닐 웨이퍼 및 그 제조 방법 |
| DE102007017788A1 (de) | 2007-04-16 | 2008-10-30 | Infineon Technologies Ag | Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper sowie damit hergestelltes Halbleiterbauelement |
| DE102007063786B3 (de) | 2007-04-16 | 2022-09-15 | Infineon Technologies Ag | Verfahren zur Herstellung einer Dotierungszone in einem Halbleiterkörper |
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|---|---|---|---|---|
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