JPH0473619B2 - - Google Patents
Info
- Publication number
- JPH0473619B2 JPH0473619B2 JP59504480A JP50448084A JPH0473619B2 JP H0473619 B2 JPH0473619 B2 JP H0473619B2 JP 59504480 A JP59504480 A JP 59504480A JP 50448084 A JP50448084 A JP 50448084A JP H0473619 B2 JPH0473619 B2 JP H0473619B2
- Authority
- JP
- Japan
- Prior art keywords
- base
- polysilicon
- collector
- silicon
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 50
- 229920005591 polysilicon Polymers 0.000 claims description 43
- 238000000151 deposition Methods 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 19
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 15
- 229910052710 silicon Inorganic materials 0.000 claims 15
- 239000010703 silicon Substances 0.000 claims 15
- 238000000137 annealing Methods 0.000 claims 10
- 238000009792 diffusion process Methods 0.000 claims 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 8
- 239000013078 crystal Substances 0.000 claims 8
- 239000000758 substrate Substances 0.000 claims 8
- 239000000463 material Substances 0.000 claims 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims 6
- 229920002120 photoresistant polymer Polymers 0.000 claims 6
- 238000001953 recrystallisation Methods 0.000 claims 6
- 239000004065 semiconductor Substances 0.000 claims 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims 4
- 238000001451 molecular beam epitaxy Methods 0.000 claims 4
- 229910052698 phosphorus Inorganic materials 0.000 claims 4
- 239000011574 phosphorus Substances 0.000 claims 4
- 229910052785 arsenic Inorganic materials 0.000 claims 3
- 229910052796 boron Inorganic materials 0.000 claims 3
- 239000002019 doping agent Substances 0.000 claims 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 3
- 238000000348 solid-phase epitaxy Methods 0.000 claims 3
- YCIMNLLNPGFGHC-UHFFFAOYSA-N catechol Chemical compound OC1=CC=CC=C1O YCIMNLLNPGFGHC-UHFFFAOYSA-N 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 239000012535 impurity Substances 0.000 claims 2
- 238000005468 ion implantation Methods 0.000 claims 2
- 230000007704 transition Effects 0.000 claims 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 2
- 229910000838 Al alloy Inorganic materials 0.000 claims 1
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 239000012298 atmosphere Substances 0.000 claims 1
- 239000002800 charge carrier Substances 0.000 claims 1
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 claims 1
- 239000012141 concentrate Substances 0.000 claims 1
- 229910021419 crystalline silicon Inorganic materials 0.000 claims 1
- 238000010894 electron beam technology Methods 0.000 claims 1
- 238000000407 epitaxy Methods 0.000 claims 1
- 230000003628 erosive effect Effects 0.000 claims 1
- 229940012017 ethylenediamine Drugs 0.000 claims 1
- 239000012850 fabricated material Substances 0.000 claims 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 1
- 239000007943 implant Substances 0.000 claims 1
- 238000005224 laser annealing Methods 0.000 claims 1
- 230000005012 migration Effects 0.000 claims 1
- 238000013508 migration Methods 0.000 claims 1
- CHWRSCGUEQEHOH-UHFFFAOYSA-N potassium oxide Chemical compound [O-2].[K+].[K+] CHWRSCGUEQEHOH-UHFFFAOYSA-N 0.000 claims 1
- 229910001950 potassium oxide Inorganic materials 0.000 claims 1
- 230000005855 radiation Effects 0.000 claims 1
- 238000005215 recombination Methods 0.000 claims 1
- 230000006798 recombination Effects 0.000 claims 1
- 230000001629 suppression Effects 0.000 claims 1
- 235000012431 wafers Nutrition 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/092—Laser beam processing-diodes or transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
- Bipolar Transistors (AREA)
Description
次に、下記添付図面を参照してその例によりこ
の発明の一実施例を詳細に説明する。 第１図は、ベース領域製造前のバイポーラ・ジ
ヤンクシヨン・トランジスタ基体の模式的断面図
である。 第２図は、ボロン−ドープト・ポリシリコン層
をデポジツトした後の第１図のトランジスタ構造
を例示する図である。 第３図は、第２図でデポジツトしたベース・コ
ンタクト領域を形成した後、その上に二酸化シリ
コン絶縁層をデポジツトした後の第２図の構造を
例示する図である。 第４図は、二酸化シリコンの上にn+ポリシリ
コンのそれに続くデポジシヨンを例示した図であ
る。 第５図は、その後にポリシリコン層をエツチン
グしてエミツタ及びコレクタ・コンタクトを形成
し、その後に続く金属デポジシヨンのためのトラ
ンジスタ構造を形成し、その金属デポジシヨンに
より、ベース・コンタクト、コレクタ・コンタク
ト及びエミツタを接続する導体を形成した後のト
ランジスタ構造を例示した図である。 第６図は、第５図の構造にデポジツトされた金
属接続を持つ完成した構造を例示する図である。
の発明の一実施例を詳細に説明する。 第１図は、ベース領域製造前のバイポーラ・ジ
ヤンクシヨン・トランジスタ基体の模式的断面図
である。 第２図は、ボロン−ドープト・ポリシリコン層
をデポジツトした後の第１図のトランジスタ構造
を例示する図である。 第３図は、第２図でデポジツトしたベース・コ
ンタクト領域を形成した後、その上に二酸化シリ
コン絶縁層をデポジツトした後の第２図の構造を
例示する図である。 第４図は、二酸化シリコンの上にn+ポリシリ
コンのそれに続くデポジシヨンを例示した図であ
る。 第５図は、その後にポリシリコン層をエツチン
グしてエミツタ及びコレクタ・コンタクトを形成
し、その後に続く金属デポジシヨンのためのトラ
ンジスタ構造を形成し、その金属デポジシヨンに
より、ベース・コンタクト、コレクタ・コンタク
ト及びエミツタを接続する導体を形成した後のト
ランジスタ構造を例示した図である。 第６図は、第５図の構造にデポジツトされた金
属接続を持つ完成した構造を例示する図である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板１０上に形成された単結晶ｎ形コ
レクタ領域１３上に、多結晶シリコン層１９また
はアモルフアス・シリコン層１９をデイポジツト
して、熱処理することによりNPNバイポーラ・
ジヤンクシヨン・トランジスタを製造する方法に
おいて、 前記多結晶シリコン層１９またはアモルフア
ス・シリコン層１９を、ボロンでドープしながら
デイポジツトし、 前記コレクタ領域１３上にデイポジツトされた
前記シリコン層１９を再結晶化してエピタキシヤ
ル単結晶ベース領域１１とするために、前記シリ
コン層１９を熱パルス処理し、 エミツタ領域５１を形成するために、前記ベー
ス領域１１上にｎ形にドープされた多結晶シリコ
ンを設け、 熱パルス処理により前記エミツタ領域５１の活
性ドナーの密度を増加させる、 ことを特徴とするNPNバイポーラ・ジヤンクシ
ヨン・トランジスタの製造方法。 〔産業上の利用分野〕 この発明はNPNバイポーラ・ジヤンクシヨ
ン・トランジスタの製造方法に関し、特に単結晶
シリコンｎ形コレクタ領域を有する半導体基板を
提供し、前記コレクタ領域の上に多結晶又はアモ
ルフアス・シリコン層をデポジツトし、デポジツ
トしたシリコンをアニールする各工程を含む
NPNバイポーラ・ジヤンクシヨン・トランジス
タの製造方法に関する。 〔従来技術及びその問題点〕 バイポーラ・ジヤンクシヨン・トランジスタ
は、例えば、マイクロ波信号を処理するものとし
て及び集積論理回路の高速スイツチとして広く使
用されている周知の半導体スイツチである。“バ
イポーラ”という用語はトランジスタの動作に正
及び負両極性のチヤージ・キヤリアが関与すると
いう理由から用いられている。典型的なバイポー
ラ・トランジスタはコレクタ領域、ベース領域及
びエミツタ領域を含んでいる。このタイプのバイ
ポーラ・トランジスタは、コレクタ及びエミツタ
領域がｎ形半導体材料で作られ、ベース領域はｐ
形半導体材料で作られる。このようなトランジス
タを一般的にNPNトランジスタと呼ぶ。エミツ
タに対してベースに一定の正電位を与えるとコレ
クタ電流をスイツチ・オンすることができる。コ
レクタ電流は寸法及び領域のその他のパラメータ
を調節することによつて、“ゲイン”呼ばれるベ
ース電流の倍数の単位でベース電流を増加させる
ことができる。 高いスイツチング速度及びゲインを得るために
は、ベースを薄くして、エミツタから注入されて
ベースを通過する電子の遷移時間を短縮し、エミ
ツタから注入した電子のすべてを実質的にベース
を通りコレクタに移動させることが重要である。 ベースの厚さを最小にするために、ドーピング
濃度及び拡散処理などを制御するような多くの努
力がなされてきた。近年、種々のイオン注入処理
及びコンピユータ制御拡散炉を使用することによ
つてこれらを制御することができるようになつて
きた。 一般的に行われている方法では、NPNバイポ
ーラ・トランジスタのボロン・ドープド・ベース
領域を拡散によつて作成した後、注入破損を少く
し、受容体を活性化するためにそれをアニールし
なければならない。しかし、このアニール処理に
より、ベース−コレクタの境界線を不明確にした
り、ベースの厚さを精確に作成するのを困難にす
る原因となる拡散輪郭特性が生じる。熱アニーリ
ング処理は、ボロン原子をイオン注入により注入
したとしても必要となる。 極薄のベース厚の超高速バイポーラ・トランジ
スタを製造するための１つのアプローチとして、
エピタキシヤル・デポジシヨン法を用いて単結晶
ドープド・ベース領域を形成するものがある。こ
のアプローチはIEEE電子装置レター（Electr on
Device Letters）Vol.EDL−２、No.11、1981年
11月．293頁乃至295頁に掲載のスワーツ
（Swarts）ほかによる論文“分子ビーム・エピタ
キシイを使用して製造した不補償型シリコン・バ
イポーラ・ジヤンクシヨン・トランジスタ”（An
Compensated Silicon Biolar Junction
Transistor Fabri cated Using Molecular
Beam Epitaxy）に開示されている。しかし、こ
の方法は境界接合部分に拡散が生じる850℃にお
いて行われるため、この拡散によりトランジスタ
のスイツチング速度及びゲインを減少させる。そ
の上、この処理には時間がかかり、かつ、分子ビ
ーム・エピタキシイを実行する装置は非常に高価
である。 IBMテクニカル・デイスクロージヤ・ブリテ
ンのVol.22、No.11、1980年４月、5053〜5054頁掲
載の論文からもこの技術分野に属する方法を知る
ことができる。この公知の方法では、薄膜の単結
晶シリコンの基板上に、ｐ形ドーパントを浅く注
入したポリシリコン・ベース領域を設けるように
している。次に、エミツタ用ホールを有する二酸
化シリコン層をCVD法により形成する。その後、
そのホールにエミツタ用のn+ポリシリコン領域
を形成する。さらに、ベース及びエミツタ・ポリ
シリコン領域をレーザ又は電子ビームでアニール
してそれらをコレクタと同一方位に結晶化する。
この方法によると薄い厚さのベースを提供するこ
とができるという利点を有する。 〔発明の目的及びその目的を達成するための手
段〕 この発明によると、多結晶又はアモルフアス・
シリコンをデポジツトし、同時にデポジツトした
シリコンの同じ場所にボロンをドーピングし、コ
レクタ領域の上のデポジツトしたシリコンを熱パ
ルス・アニールにより再結晶化してエピタキシヤ
ル単結晶ベース領域を形成し、ｎ形ドープド多結
晶シリコンにより前記ベース領域の上にエミツタ
領域を形成し、さらに熱パルス処理を行なうこと
により前記エミツタ領域の活性ドナーの濃度を増
加する各工程を含むバイポーラ・ジヤンクシヨ
ン・トランジスタの製造方法を提供する。 この発明の利点は、熱パルス工程を２つに分離
することにより、ポリシリコン・エミツタを有す
るトランジスタを製造することができるようにな
つたということである。ポリシリコン・エミツタ
を使用したトランジスタは、ポリシリコン中の粒
界の存在によりホール再結合寿命が短いため、相
当高いゲインが得られる。そのためポリシリコ
ン・エミツタのトランジスタは、単結晶シリコ
ン・エミツタのトランジスタと比べて有益であ
る。更に、この発明はベース−コレクタ及びベー
ス−エミツタの境界面（接合面）をシヤープに形
成することができるという利点を有する。更に、
この発明は簡単なデポジシヨン技術を利用し、複
雑且つ高価な分子ビーム・エピタキシイを使用し
なくても良いという利点を有する。 次に、この発明の好ましい実施例を簡単に要約
すると、予め製造した単結晶材料にポリシリコン
をデポジツトし、そのポリシリコンの同じ場所に
不純物をドープして後それを熱パルス・アニール
によつて再結晶するようにしたポリシリコンの処
理方法を開示する。熱パルス・アニーリングは真
空中で行われ、それは再結晶及び固相エピタキシ
イを行なうのに十分な高さの温度で、かつポリシ
リコンから予め製造した材料にドーパントが移動
しない程度の低い温度で行なわれ、ポリシリコン
のデポジツト後に製造した材料との接合部が熱に
より不明確とならないように処理される。 再結晶及び固相エピタキシイを達成する温度は
約600℃〜650℃の範囲であることが好ましい。上
記の工程は特にポリシリコンの薄い層を、コレク
タ領域との接合部がはつきりと区分けされたベー
ス領域に変換するのに適している。 この好ましい実施例は更にポリシリコンを0.02
マイクロメートル（μｍ）乃至0.05μｍの厚さに
デポジツトし、さらにそこにポリシリコンにボロ
ンをドープして濃度をポリシリコンの１cm3当り約
1016〜1019ボロン原子にし、デポジシヨン温度を
約600℃乃至650℃の範囲に維持して最初にベース
−コレクタのシヤープな接合面を有する薄いベー
ス層を形成するようにしている。 更に、この発明の好ましい実施例は、上記の工
程と後に熱パルス・アニールされたn+ポリシリ
コン層からエミツタ及びコレクタ・コンタクト領
域を形成する工程とを組合わせて実行し、ベース
−エミツタの接合面をシヤープな状態に維持し、
そして予め注入されたp+ベース・コンタクト領
域をアニールするようにしている。 〔実施例〕 次に図面を用いて本発明の実施例を説明する。 第１図を参照する。第１図には、ベース領域
（第２図〜第６図参照）１１のデポジシヨンを行
なう前のトランジスタ基体（全体的に数１０で示
す）の代表的な例を示している。基体１０は強く
ドープされたp++シリコン基板１２とその上に形
成された軽くドープされたn-エピタキシヤル単
結晶コレクタ１３とを含んでいる。コレクタ１３
はその周囲が絶縁酸化物１４で取囲まれている。
必要に応じて、コレクタ１３にはその表面１７か
らアクセスされるn+サブコレクタ１６を設ける
ことができる。サブコレクタ１６へのアクセス
は、深い拡散１８によつて形成されるn+コンタ
クトを介して行なわれる。第１図の絶縁酸化物１
４は従来技術であるLOCOSプロセスによつて作
るのが好ましい。 次に、第２図を参照する。第２図は表面１７の
上にポリシリコン層１９を設けた基体１０を表わ
す。ポリシリコン層１９は基板全体に設けられ、
後でベース１１を形成するための処理が行なわれ
る。シリコン層１９は多結晶シリコン又はアモル
フアスのどちらでも良い。 ポリシリコン層１９は低圧化学的蒸着法
（LPCVD）を使用して厚さ範囲0.02μｍ乃至0.5μ
ｍの薄い層になるようデポジツトされる。ポリシ
リコン層１９はデポジツトされている間、その同
じ場所にポリシリコン１cm3当り約1016〜1019ボロ
ン原子の濃度にボロン原子がドープされる。前に
強調したように、後に形成されるベース１１を通
過して注入される電子の遷移時間を短くしてトラ
ンジスタのスイツチング速度を速くする必要性か
ら、ポリシリコン層１９を薄く作成することが重
要である。LPCVDプロセスを使用することによ
り、例えば0.01μｍ単位の薄い層をデポジツトす
ることができ、その場合でも、広いシリコン・ウ
エハ全域に亘つて厚みの誤差が±0.005μｍ程度し
かないような高い均一性を維持することができ
る。 さらに、LPCVDプロセスはｎ形基板の上にｐ
形シリコンの極薄層を形成するのに最も適してい
る。その上、多結晶シリコンのLPCVDデポジシ
ヨンは温度約620℃〜700℃で行なうことができ、
アモルフアス・シリコンのデポジシヨンは温度
600℃以下で行うことができるという利点を有す
る。というのは、これらの温度における拡散は無
視しうる程少いので、アモルフアス又は多結晶シ
リコンのどちらのデポジシヨンの場合にも、不純
物の拡散が少なく、垂直な（シヤープな）pnベ
ース−コレクタ・ジヤンクシヨン（接合面）を形
成することができる。 その後、ポリシリコン層１９はホトマスクされ
（図に示していない）エツチングされて、n+コン
タクト１８を露出するために点線部分１９′が取
除かれる。その後ホトレジストは剥され、再びポ
リシリコン層１９が露出する。次に、ポリシリコ
ン層１９をトランジスタのベース領域１１として
適切なものにするために、エピタシヤトル再結晶
により単結晶として“再成長”させなければなら
ない。 このポリシリコン層１９の再成長は“シード”
として単結晶エピタキシヤルn-領域１３を使用
し、真空又は不活性雰囲気中で熱パルス・アニー
リングにより行われる。熱パルス加熱工程を、
1200℃以下の温度で、かつ10秒以下に制限するこ
とによつて、コレクタ材料又はベース材料のいず
れかから表面１７を横切つてドーパントが内部拡
散するのを無視できる程度に抑制してコレクタ１
３とベース１１の接合面が垂直に維持されるよう
にする。熱パルス・アニーリングの使用により、
ポリシリコン層１９を再結晶するのに必要なエネ
ルギは、ポリシリコン層を１秒以下の露光時間で
露光するだけで得られるが、一般的には５〜10秒
間かける。この熱パルス再結晶は、レーザー・ア
ニーリング、赤外線照射、アーク・ランプ又はス
トリツプ・ヒータなどを使用して実行可能であ
る。再結晶は温度範囲約600℃〜650℃を使用する
固相エピタキシイによつて達成するのが好まし
い。 ベース領域１１を形成した後、縦型NPNトラ
ンジスタ形成のため、他の領域を形成する。第３
図を参照する。まず第２図の構造体全体の二酸化
シリコン層２６が化学蒸着によつてデポジツトさ
れる。次に、二酸化シリコン層２６の第３図に残
つている部分をホトレジスト層（図に示していな
い）でホトマスクした後、エツチングしてベー
ス・コンタクト面２７、ベース１１の上のエミツ
タ・コンタクト面２８及びサブコレクタ１６のコ
レクタ縦孔１８のコレクタ・コンタクト面２９を
露出する。 ホトレジスト（図に示していない）が剥がされ
た後、第３図に示すホトレジスト層３６がベー
ス・コンタクト面２７とベース・コンタクト面に
隣接する二酸化シリコン２６の一部とを除く構造
体の全面にデポジツトされる。その後、ベース・
コンタクト２７にボロン原子が追加注入されて
p+領域３７が形成される。次に、第３図に表わ
すホトレジスト３６が剥がされて、第４図に表わ
すようなポリシリコン層を設ける製造工程にはい
る。 次に、第４図を参照する。ホトレジスト３６を
剥がした後、第３図の構造体の上に温度範囲600
℃〜700℃によるLPCVDによつて薄いポリシリ
コン層４０を形成する。ポリシリコン層４０は
0.1〜0.4μｍ範囲の厚さを持ち、そのデポジシヨ
ン中、同じ場所に燐又は砒素原子がドープされ
る。ポリシリコン４０中の燐又は砒素原子の密度
は１cm3当り約1020〜５×1021原子である。燐は砒
素より高い活性ドナー濃度が高い。一方砒素は部
分的に集中しやすい。そのため、ポリシリコン層
４０をドープするには燐を使用するのが好まし
い。砒素は低い拡散係数が低いことから接合面を
シヤープに形成し易いので、より幅広く使用され
ている。しかし、デポジシヨン温度を、例えば、
600℃〜700℃のように低くし、デポジシヨン中に
その場所をドーピングすることによつて、その下
の面との境界接合面がシヤープになるように隣ド
ープド・ポリシリコンをデポジツトして、これ以
上の拡散処理を必要としないようにすることがで
きる。それ故、燐ドーピングの欠点を最少におさ
えてその利点のみを利用することができる。 次に、第５図を参照する。エミツタ部５１とコ
レクタ・コンタクト部５２とを除き、第４図の全
領域のn++ポリシリコン４０の上にホトマスクす
る。マスクしていないポリシリコン層をエチング
すると、エミツタ５１とコレクタ５２だけが残
る。ベース・コンタクト３７の面２７をエツチン
グで露出する。エミツタ５１及びコレクタ・コン
タクト５２を保護しているホトレジスト（図に示
していない）はその後除去され、ベース・コンタ
クト、エミツタ及びコレクタ・コンタクトのすべ
てが、後で行なわれる接続のために露出される。 領域５１及び５２を形成するにはｐ形シリコン
のエツチング速度がｎ形シリコンのエツチング速
度より約30倍遅いｎ形シリコン用選択エツチング
剤であるEPW（エチレン−ジアミン、ピロカテコ
ール、水）溶液又は水酸化ポタシユームを用いて
不要なn++ポリシリコン４０をエツチングするの
が好ましい。この方法でエツチングするとp+ベ
ース・コンタクト３７の面２７を浸食しないとい
う利点を有する。 ｎ形ポリシリコンの領域５１及び５２は次に、
活性ドナーの濃度を増すため熱パルス・アニール
され、その間同時にp+注入ベース・コンタクト
領域３７もアニールされる。この熱パルス・アニ
ールは1200℃以下の温度で、且つ10秒以下のよう
な極く短時間で行うのが好ましい。熱パルス・ア
ニール・パラメータを適切に選ぶことによつて、
エミツタ５１が多結晶構造となることができると
いうことがわかるであろう。 次に、第６図を参照する。ベース・コンタクト
３７、エミツタ５１及びコレクタ・コンタクト５
２にコンタクトを設ける工程は通常の標準的な工
程でよい。例えばアルミニユーム又はアルミニユ
ーム合金のような金属５３をこのトランジスタ構
造の上にデポジツトし、ホトマスクした後エツチ
ングして、夫々ベース３７、エミツタ５１及びコ
レクタ５２の各コンタクトに対する接続線５４
Ｂ，５４Ｅ，５４Ｃを形成することができる。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US558252 | 1983-12-05 | ||
| US06/558,252 US4523370A (en) | 1983-12-05 | 1983-12-05 | Process for fabricating a bipolar transistor with a thin base and an abrupt base-collector junction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61500642A JPS61500642A (ja) | 1986-04-03 |
| JPH0473619B2 true JPH0473619B2 (ja) | 1992-11-24 |
Family
ID=24228795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59504480A Granted JPS61500642A (ja) | 1983-12-05 | 1984-12-04 | バイポ−ラ・ジヤンクシヨン・トランジスタの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4523370A (ja) |
| EP (1) | EP0165971B1 (ja) |
| JP (1) | JPS61500642A (ja) |
| DE (1) | DE3475247D1 (ja) |
| WO (1) | WO1985002714A1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1197628A (en) * | 1984-01-05 | 1985-12-03 | Thomas W. Macelwee | Fabrication of stacked mos devices |
| US4617066A (en) * | 1984-11-26 | 1986-10-14 | Hughes Aircraft Company | Process of making semiconductors having shallow, hyperabrupt doped regions by implantation and two step annealing |
| US4651410A (en) * | 1984-12-18 | 1987-03-24 | Semiconductor Division Thomson-Csf Components Corporation | Method of fabricating regions of a bipolar microwave integratable transistor |
| GB8507624D0 (en) * | 1985-03-23 | 1985-05-01 | Standard Telephones Cables Ltd | Semiconductor devices |
| US5753542A (en) * | 1985-08-02 | 1998-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Method for crystallizing semiconductor material without exposing it to air |
| EP0211634B1 (en) * | 1985-08-02 | 1994-03-23 | Sel Semiconductor Energy Laboratory Co., Ltd. | Method and apparatus for manufacturing semiconductor devices |
| US5296405A (en) * | 1985-08-02 | 1994-03-22 | Semiconductor Energy Laboratory Co.., Ltd. | Method for photo annealing non-single crystalline semiconductor films |
| GB2180688B (en) * | 1985-09-21 | 1989-09-13 | Stc Plc | Transistors |
| DE3545244A1 (de) * | 1985-12-20 | 1987-06-25 | Licentia Gmbh | Strukturierter halbleiterkoerper |
| JPH01179342A (ja) * | 1988-01-05 | 1989-07-17 | Toshiba Corp | 複合半導体結晶体 |
| US4929995A (en) * | 1988-02-16 | 1990-05-29 | Honeywell Inc. | Selective integrated circuit interconnection |
| EP0332101B1 (en) * | 1988-03-11 | 1997-06-04 | Fujitsu Limited | Semiconductor device having a region doped to a level exceeding the solubility limit |
| US5270224A (en) * | 1988-03-11 | 1993-12-14 | Fujitsu Limited | Method of manufacturing a semiconductor device having a region doped to a level exceeding the solubility limit |
| US5518937A (en) * | 1988-03-11 | 1996-05-21 | Fujitsu Limited | Semiconductor device having a region doped to a level exceeding the solubility limit |
| US5262672A (en) * | 1989-08-09 | 1993-11-16 | National Semiconductor Corporation | Apparatus for improvement of interconnection capacitance |
| US5185276A (en) * | 1990-01-31 | 1993-02-09 | International Business Machines Corporation | Method for improving low temperature current gain of bipolar transistors |
| US5930608A (en) | 1992-02-21 | 1999-07-27 | Semiconductor Energy Laboratory Co., Ltd. | Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity |
| US5578520A (en) * | 1991-05-28 | 1996-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Method for annealing a semiconductor |
| US5766344A (en) | 1991-09-21 | 1998-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Method for forming a semiconductor |
| US5591674A (en) * | 1991-12-30 | 1997-01-07 | Lucent Technologies Inc. | Integrated circuit with silicon contact to silicide |
| US5266504A (en) * | 1992-03-26 | 1993-11-30 | International Business Machines Corporation | Low temperature emitter process for high performance bipolar devices |
| US7097712B1 (en) | 1992-12-04 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Apparatus for processing a semiconductor |
| US6897100B2 (en) | 1993-11-05 | 2005-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device |
| CN1052566C (zh) | 1993-11-05 | 2000-05-17 | 株式会社半导体能源研究所 | 制造半导体器件的方法 |
| JPH09146108A (ja) * | 1995-11-17 | 1997-06-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその駆動方法 |
| US6800875B1 (en) | 1995-11-17 | 2004-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display device with an organic leveling layer |
| TWI228625B (en) * | 1995-11-17 | 2005-03-01 | Semiconductor Energy Lab | Display device |
| TW309633B (ja) * | 1995-12-14 | 1997-07-01 | Handotai Energy Kenkyusho Kk | |
| JPH10284431A (ja) * | 1997-04-11 | 1998-10-23 | Sharp Corp | Ｓｏｉ基板の製造方法 |
| US6475836B1 (en) * | 1999-03-29 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100566675B1 (ko) * | 2004-12-14 | 2006-03-31 | 삼성전자주식회사 | 반도체 장치와 그 제조 방법 |
| DE102007010563A1 (de) * | 2007-02-22 | 2008-08-28 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | Selektives Wachstum von polykristallinem siliziumhaltigen Halbleitermaterial auf siliziumhaltiger Halbleiteroberfläche |
| US8810005B1 (en) | 2013-03-01 | 2014-08-19 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US8946861B2 (en) | 2013-06-11 | 2015-02-03 | International Business Machines Corporation | Bipolar device having a monocrystalline semiconductor intrinsic base to extrinsic base link-up region |
| US20160313577A1 (en) * | 2015-04-23 | 2016-10-27 | Laxense Inc. | Dual-junction optical modulator and the method to make the same |
| RU2751982C1 (ru) * | 2020-03-18 | 2021-07-21 | Федеральное государственное бюджетное образовательное учреждение высшего образования «Кабардино-Балкарский государственный университет им. Х.М. Бербекова» (КБГУ) | Способ изготовления полупроводникового прибора |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2849373A1 (de) * | 1977-11-14 | 1979-05-17 | Tokyo Shibaura Electric Co | Verfahren zur herstellung einer halbleitervorrichtung |
| NL7810549A (nl) * | 1978-10-23 | 1980-04-25 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
| US4272880A (en) * | 1979-04-20 | 1981-06-16 | Intel Corporation | MOS/SOS Process |
| JPS561556A (en) * | 1979-06-18 | 1981-01-09 | Hitachi Ltd | Semiconductor device |
| US4252581A (en) * | 1979-10-01 | 1981-02-24 | International Business Machines Corporation | Selective epitaxy method for making filamentary pedestal transistor |
| US4452645A (en) * | 1979-11-13 | 1984-06-05 | International Business Machines Corporation | Method of making emitter regions by implantation through a non-monocrystalline layer |
| US4269631A (en) * | 1980-01-14 | 1981-05-26 | International Business Machines Corporation | Selective epitaxy method using laser annealing for making filamentary transistors |
| US4357622A (en) * | 1980-01-18 | 1982-11-02 | International Business Machines Corporation | Complementary transistor structure |
| DE3016553A1 (de) * | 1980-04-29 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Planartransistor, insbesondere fuer i(pfeil hoch)2(pfeil hoch) l-strukturen |
| JPS5737870A (en) * | 1980-08-20 | 1982-03-02 | Toshiba Corp | Semiconductor device |
| US4437897A (en) * | 1982-05-18 | 1984-03-20 | International Business Machines Corporation | Fabrication process for a shallow emitter/base transistor using same polycrystalline layer |
-
1983
- 1983-12-05 US US06/558,252 patent/US4523370A/en not_active Expired - Lifetime
-
1984
- 1984-12-04 DE DE8585900368T patent/DE3475247D1/de not_active Expired
- 1984-12-04 JP JP59504480A patent/JPS61500642A/ja active Granted
- 1984-12-04 EP EP85900368A patent/EP0165971B1/en not_active Expired
- 1984-12-04 WO PCT/US1984/001982 patent/WO1985002714A1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| US4523370A (en) | 1985-06-18 |
| EP0165971B1 (en) | 1988-11-17 |
| EP0165971A1 (en) | 1986-01-02 |
| DE3475247D1 (en) | 1988-12-22 |
| JPS61500642A (ja) | 1986-04-03 |
| WO1985002714A1 (en) | 1985-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0473619B2 (ja) | ||
| EP0090940B1 (en) | Method of forming emitter and intrinsic base regions of a bipolar transistor | |
| US4357622A (en) | Complementary transistor structure | |
| US4485552A (en) | Complementary transistor structure and method for manufacture | |
| EP0051534B1 (en) | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth | |
| US3914784A (en) | Ion Implanted gallium arsenide semiconductor devices fabricated in semi-insulating gallium arsenide substrates | |
| EP0186578B1 (en) | Bipolar microwave integratable transistor and method therefor | |
| US3513035A (en) | Semiconductor device process for reducing surface recombination velocity | |
| JPH0521448A (ja) | 半導体装置の製造方法 | |
| US3770516A (en) | Monolithic integrated circuits | |
| EP0042380B1 (en) | Method for achieving ideal impurity base profile in a transistor | |
| US20030062598A1 (en) | Method for manufacturing and structure of semiconductor device with sinker contact region | |
| US3771028A (en) | High gain, low saturation transistor | |
| JP3062065B2 (ja) | 半導体装置の製造方法 | |
| JPS6317227B2 (ja) | ||
| JPH07142505A (ja) | 半導体装置の製造方法 | |
| JP2974442B2 (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH08274111A (ja) | バイポーラシリコントランジスタとその製造方法 | |
| KR940007657B1 (ko) | 고속 쌍극자 트랜지스터 장치의 제조방법 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 | |
| JPH0595000A (ja) | 半導体装置の製造方法 | |
| JP3041886B2 (ja) | 半導体装置の製造方法 | |
| JPS59152665A (ja) | 半導体装置とその製造方法 | |
| JPS61123175A (ja) | ヘテロ接合パイポ−ラトランジスタの製造方法 | |
| EP0383712A2 (en) | Method for fabricating high performance transistors with polycrystalline silicon contacts |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |