NL7810549A - Werkwijze voor het vervaardigen van een halfgeleider- inrichting. - Google Patents
Werkwijze voor het vervaardigen van een halfgeleider- inrichting. Download PDFInfo
- Publication number
- NL7810549A NL7810549A NL7810549A NL7810549A NL7810549A NL 7810549 A NL7810549 A NL 7810549A NL 7810549 A NL7810549 A NL 7810549A NL 7810549 A NL7810549 A NL 7810549A NL 7810549 A NL7810549 A NL 7810549A
- Authority
- NL
- Netherlands
- Prior art keywords
- layer
- amorphous
- deposited
- polycrystalline
- thickness
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 230000000873 masking effect Effects 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 9
- 238000000407 epitaxy Methods 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 6
- 235000012239 silicon dioxide Nutrition 0.000 claims description 5
- 239000000377 silicon dioxide Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 238000004544 sputter deposition Methods 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 238000006557 surface reaction Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000004899 motility Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/024—Defect control-gettering and annealing
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/969—Simultaneous formation of monocrystalline and polycrystalline regions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Description
ψ - · ·· · tw V;f klam/la PHN 9268 N.V. Philips' Gloeilampenfabrieken te Eindhoven.
"Werkwijze voor het vervaardigen van een halfgeleiderin-richting".
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting, waarbij op een deel van een oppervlak van een monokristallijn halfge-leiderlichaam een maskeringslaag wordt gevormd en vervol-. 5 gens het halfgeleiderlichaam met de zijde van het genoemde oppervlak aan een epitaxiebehandeling vanuit een gasfase wordt onderworpen, waarbij een epitaxiale laag wordt neergeslagen, waarvan een deel op het onbedekte deel van het oppervlak monokristallijn en een deel op de maskerings-10 laag polykristallijn is, en op een halfgeleiderinrichting vervaardigd met behulp van de werkwijze.
Het genoemde polykristallijne deel kan in halfgelëi-derinrichtingen een nuttige functie vervullen, bijvoorbeeld als isolatie of als geleider voor het kontakteren van ak-15 tieve gebieden van de inrichting (men zié bijvoorbeeld de
Nederlandse octrooiaanvrage 7107039* IEEE J. Sol. St. Girc.
Vol. SC-12, 367-375 (1977) en het Amerikaanse octrooischrift 3.6OO.65I)·
Het blijkt echter vrijwel onmogelijk te zijn om een 20 epitaxiale laag te vormen, waarvan de mono- en polykristalli jne delen goed op elkaar aansluiten, met als gevolg onderbrekingen in de laag, die een goéde werking van de inrichting verhinderen.
In het geval dat bij de genoemde epitaxiebehandeling 25 ee;c· siliciumlaag wordt neergeslagen en de maskeringslaag uit siliciumdioxide bestaat, kan het gebrek aan aansluiting tussen poly- en monokristallijne delen van de laag bijvoor-, beeld veroorzaakt worden door nucleatieproblemen en parasitaire chemische etsreakties, waarbij silicium en silicium- 781 05 49 - 2 - « * PHN-9^68------------------------- -----------------------------------------------------:----------------------------------- dioxide bij bij de epitaxiebehandeling gebruikelijke temperaturen van bijvoorbeeld 1050°C reageren tot het vluchtige siliciummonoxide.
Met de uitvinding wordt onder meer beoogd de ge-5 noemde problemen van de bekende werkwijze althans in belangrijke mate te vermijden.
De uitvinding berust onder meer op het inzicht dat een verbetering kan worden verkregen door op het oppervlak een laag neer te slaan met een goede stapbedekking.
10 Volgens de uitvinding wordt de in de aanhef vermel de werkwijze derhalve daardoor gekenmerkt, dat voorafgaande aan de epitaxiebehandeling bij een temperatuur lager dan die waarbij de epitaxiale laag wordt neergeslagen zowel op de maskeringslaag als op het genoemde onbedekte deel van 15 het oppervlak een amorfe of polykristallijne laag wordt neergeslagen waarvan het laagdeel op het onbedekte oppervlakte-deel door een warmtebehandeling, voorafgaande aan het neerslaan van de epitaxiale laag, in monokristallijne toestand overgaat.
20 De amorfe of polykristallijne laag vertoont een goede stapbedekking. Deze blijft behouden bij de warmtebehandeling, waarbij het laagdeel op de maskeringslaag re-kristalliseert doch polykristallijn, zij het met grovere korrelstruktuur, blijft.
25 De goede stapbedekking blijft ook behouden tijdens het neerslaan van de epitaxiale laag.
De warmtebehandeling kan eenvoudig die behandeling zijn die wordt toegepast wanneer het halfgeleiderlichaam gebracht wordt op de temperatuur voor het neerslaan van de 30 epitaxiale laag.
Het kan ook noodzakelijk zijn, afhankelijk van de dikte van de toegepaste amorfe of polykristallijne laag, een langduriger warmtebehandeling toe te passen.
: De amorfe of polykristallijne laag wordt neergesla- 35 gen bij temperaturen lager dan die bij epitaxiebehandeling gebruikelijk zijn mede omdat de oppervlaktebeweeglijkheid 78 1 0 5 49 - 3 - - ' . .
*>v · ' PHN 9268______________________....; _______________________________ van de atomen zo klein moet zijn dat ook op het onbedekte oppervlaktedeel polykristallijn of amorf materiaal wordt neergeslagen.
Bij toepassing van een subatmosferische druk, bij 5 voorkeur 0,01-10 Torr, voor het neerslaan van de amorfe of polykristallijne laag, wordt een maximale uniformiteit en stapbedekking verkregen. Dit hangt onder meer daarmee samen, dat bij lage druk diffusie van reaktanten sneller verloopt dan oppervlaktereakties tn daardoor deze oppervlaktereakties 10 meer bepalend worden voor de groeisnelheid van de laag.
Bij voorkeur wordt op een halfgeleiderlichaam uit silicium een maskeringslaag uit siliciumdioxide gevormd en wordt een amorfe of polykristallijne laag uit silicium neergeslagen, bij een temperatuur die lager is dan 800°C.
15 Hierbij treedt geen merkbare reaktie op tussen sili cium en siliciumdioxide.
Bij voorkeur wordt ©en amorfe of polykristallijne laag neergeslagen met een dikte die kleiner is dan 1000 ü en tenminste 20 5. , bijvoorbeeld ea 200 %. bedraagt.
20 Lagen met een dergelijke dikte worden bij de volgen de epitaxiebehandeling voor zover ze zich op het onbedekte deel van het oppervlakte bevinden in monokristallijne vorm omgezet, waarbij een goede aansluiting tussen de mono- en polykristallijne delen van de laag wordt verkregen.
25 De uitvinding zal nu worden toegelicht aan de hand van bijgaande tekening en van een uitvoeringsvoorbeeld.
De figuur geeft schematisch een doorsnede weer van een deel van een halfgeleiderinrichting in een stadium van vervaardiging met behulp van de werkwijze volgens de uit-30 vinding.
Bij het voorbeeld wordt op een deel van een oppervlak 1 van een monokristallijn halfgeleiderlichaam 2 een maskeringslaag 3 gevormd. Vervolgens wordt het halfgeleiderlichaam 2 met de zijde van het genoemde oppervlak 1 aan een 35 epitaxiebehandeling vanuit een gasfase onderworpen.
Hierbij wordt een epitaxiale laag k neergeslagen, 781 05 49 _ k -
A
•PHn._9268__________________________________________________________________________________________________ waarvan een deel 5 op het onbedekte deel 6 van het oppervlak monokristallijn en een deel 7 op de maskeringslaag 3 polykristallijn is.
Volgens de uitvinding wordt voorafgaande aan de epi- 5 taxiebehandeling bij een temperatuur lager dan die waarbij / de epitaxiale laag k wordt neergeslagen zowel op de maskeringslaag 3 als °P Het genoemde onbedekte deel 6 van het oppervlak een amorfe of polykristallijne laag 8 neergeslagen. De bovehbegrenzing van laag 8 is met een stippellijn 10 aangegeven.
Van de laag 8 gaat het laagdeel 9 óp het onbedekte oppervlaktedeel 6 door een warmtebehandelin, voorafgaande aan het neerslaan van de epitaxiale laag k, in monokristalli jne toestand over.
15 Het laagdeel 10 van de laag 8 op de maskeringslaag 3 rekristalliseert eveneens maar wordt of blijft polykris-tallijn.
De laag 8 vertoont bij het aanbrengen een homogene bedekking van de maskeringslaag 3> Het onbedekte opperirlak-20 tedeel 6 en de stap 11, dat is de begrenzing van de maske ringslaag 3· Deze goede stapbedekking blijft behouden tijdens de genoemde warmtebehandeling en de daarmee gepaard gaande rekristallisatie vai de laag 8.
Bij voorbeeld wordt uitgegaan van een schijfvormig ' 25 halfgeleiderlichaam 2 met een diameter van 5 cm uit sili cium waarop op een gebruikelijke wijze een 0,5 yum di^ke maskeringslaag 3 uit siliciumdioxide wordt gevormd.
Op de maskeringslaag 3 en het oppervlaktedeel 6 wordt in ca 2 minuten een 200 %. dikke amorfe of polykris-30 tallijne laag 8 neergeslagen. Hierbij wordt een gasstroom toegepast, die bestaat uit silaan, is de temperatuur van het siliciumlichaam ca 625°C, dus belangrijk lager dan bij epitaxie van silicium gebruikelijke temperaturen, en bedraagt de toegepaste druk 0,5 Torr.
35 Voor de warmtebehandeling waarbij de laag 8 moet rekristalliseren is de normale toegepaste opwarming naar de 78 1 0 5 4 9
Claims (10)
10 Bij een dikte van de amorfe of polykristallijne laag beneden 20 is de laagdikte vaak niet homogeen en kan ook de stapbedekking minder goed zijn. Gesteld moet wel worden dat naar mate de temperatuur waarbij de amorfe of goly-kristallijné laag wordt neergeslagen lager ia, de dikte 15 van deze laag kleiner kan worden gekozen. Bij een dikte van de laag boven 1000 £ wordt de tijd die vereist is om de amorfe of polykristallijne laag op het niet door de maskeringslaag bedekte oppervlaktedeel in de monokristallijne vorm om te zetten onacceptabel lang.
20. De uitvinding is niet beperkt tot het gegeven-voor- # beeld, het zal duidelijk zijn dat de vakman binnen het kader van de uitvinding andere realisatiemogelijkheden ten dienste staan. Zo kan de maskeringslaag gemaakt worden van andere 25^ materialen dan van siliciumdioxide, bijvoorbeeld silicium- nitride. De amorfe of polykristallijne laag kan behalve op de aangegeven wijze ook door andere bedekkingstechnieken, zoals sputteren of opdampen worden aangebracht.
30 Voorafgaande aan en volgende op de bovenbeschreven handelingen worden gebruikelijke bewerkingen uitgevoerd, zoals diffunderen en kontakteren, waardoor de halfgeleider-schijf wordt omgezet in de gewenste halfgeleiderinrichtin-gen.
35 CONCLUSIES:
1. Werkwijze voor het vervaardigen van een halfgelei- 781 05 49 - < _ 6 _ PHN 9.268..._________________________________________________________________________________________________________________ derinrichting, waarbij op een deel van een oppervlak van een monokristallijn halfgeleiderlichaam een maskeringslaag wordt gevormd en vervolgens het halfgeleiderlichaam met de zijde van het genoemde oppervlak aan een epitaxiebehande-5 ling vanuit een gasfase wordt onderworpen, waarbij een epi-taxiale laag wordt neergeslagen, waarvan een deel op het onbedekte deel van het oppervlak monokristallijn en een deeL op de maskeringslaag polykristallijn is, met het kenmerk, dat voorafgaande aan de epitaxiebehandeling bij een tempe-10 ratuur lager dan die waarbij de epitaxiale laag wordt neergeslagen zowel op de maskeringslaag als op het genoemde onbedekte deel van het oppervlak een amorfe of polykristallijne laag wordt neergeslagen waarvan het laagdeel op het onbedekte oppervlaktedeel door een warmtebehandeling, vooraf-15 gaande aan het neerslaan van de epitaxiale laag, in mono-, kristallijne toestand overgaat.
2. Werkwijze volgens conclusie 1, met het kenmerk, dat een subatmosferische druk van 0,01-10 Torr voor het neerslaan van de amorfe of polykristallijne laag wordt toe- 20 gepast.
3· Werkwijze volgens conclusie 1 of 2, met het ken-, merk, dat op een halfgeleiderlichaam uit silicium een maskeringslaag uit siliciumdioxide wordt gevormd en een amorfe of polykristallijne laag uit silicium bij een temperatuur 25 die lager is dan 800°C wordt neergeslagen. k. Werkwijze volgens één van de conclusies 1 tot en met 3, met het kenmerk, dat een amorfe of polykristallijne laag wordt neergeslagen met een dikte die kleiner is dan 1000 %.
5. Werkwijze volgens één van de conclusies 1 tot en 30 met k, met het kenmerk, dat een amorfe of polykristallijne laag wordt neergeslagen met een dikte die tenminste 20 £ bedraagt.
6. Werkwijze volgens conclusie k of 5> met bet kenmerk, dat een amorfe of polykristallijne laag wordt neergeslagen 35 met een dikte van ca. 200
7. Halfgeleiderinrichting vervaardigd met behulp van de.werkwijze volgens een van de voorgaande conclusies. ...... 78 1 05 49
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7810549A NL7810549A (nl) | 1978-10-23 | 1978-10-23 | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
| FR7924160A FR2440075A1 (fr) | 1978-10-23 | 1979-09-28 | Procede pour la realisation d'un dispositif semi-conducteur |
| US06/081,754 US4270960A (en) | 1978-10-23 | 1979-10-03 | Method of manufacturing a semiconductor device utilizing a mono-polycrystalline deposition on a predeposited amorphous layer |
| CA337,900A CA1134061A (en) | 1978-10-23 | 1979-10-18 | Method of manufacturing a semiconductor device |
| GB7936424A GB2035687B (en) | 1978-10-23 | 1979-10-19 | Method of forming layers on a semiconductor device |
| DE19792942476 DE2942476A1 (de) | 1978-10-23 | 1979-10-20 | Verfahren zur herstellung einer halbleiteranordnung |
| JP13475279A JPS5558520A (en) | 1978-10-23 | 1979-10-20 | Method of manufacturing semiconductor device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL7810549A NL7810549A (nl) | 1978-10-23 | 1978-10-23 | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
| NL7810549 | 1978-10-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| NL7810549A true NL7810549A (nl) | 1980-04-25 |
Family
ID=19831758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NL7810549A NL7810549A (nl) | 1978-10-23 | 1978-10-23 | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4270960A (nl) |
| JP (1) | JPS5558520A (nl) |
| CA (1) | CA1134061A (nl) |
| DE (1) | DE2942476A1 (nl) |
| FR (1) | FR2440075A1 (nl) |
| GB (1) | GB2035687B (nl) |
| NL (1) | NL7810549A (nl) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0193830A3 (en) * | 1980-04-10 | 1986-10-01 | Massachusetts Institute Of Technology | Solar cell device incorporating plural constituent solar cells |
| US4487639A (en) * | 1980-09-26 | 1984-12-11 | Texas Instruments Incorporated | Localized epitaxy for VLSI devices |
| NL8005673A (nl) * | 1980-10-15 | 1982-05-03 | Philips Nv | Veldeffecttransistor en werkwijze ter vervaardiging van een dergelijke veldeffecttransistor. |
| US4358326A (en) * | 1980-11-03 | 1982-11-09 | International Business Machines Corporation | Epitaxially extended polycrystalline structures utilizing a predeposit of amorphous silicon with subsequent annealing |
| JPS5853822A (ja) * | 1981-09-25 | 1983-03-30 | Toshiba Corp | 積層半導体装置 |
| US4810663A (en) * | 1981-12-07 | 1989-03-07 | Massachusetts Institute Of Technology | Method of forming conductive path by low power laser pulse |
| US4585490A (en) * | 1981-12-07 | 1986-04-29 | Massachusetts Institute Of Technology | Method of making a conductive path in multi-layer metal structures by low power laser beam |
| US4636404A (en) * | 1982-06-17 | 1987-01-13 | Mass. Institute Of Technology | Method and apparatus for forming low resistance lateral links in a semiconductor device |
| JPS60117613A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4523370A (en) * | 1983-12-05 | 1985-06-18 | Ncr Corporation | Process for fabricating a bipolar transistor with a thin base and an abrupt base-collector junction |
| JPH0712086B2 (ja) * | 1984-01-27 | 1995-02-08 | 株式会社日立製作所 | ダイヤフラムセンサの製造方法 |
| US4559091A (en) * | 1984-06-15 | 1985-12-17 | Regents Of The University Of California | Method for producing hyperabrupt doping profiles in semiconductors |
| US5238879A (en) * | 1988-03-24 | 1993-08-24 | Siemens Aktiengesellschaft | Method for the production of polycrystalline layers having granular crystalline structure for thin-film semiconductor components such as solar cells |
| FR2629637B1 (fr) * | 1988-04-05 | 1990-11-16 | Thomson Csf | Procede de realisation d'une alternance de couches de materiau semiconducteur monocristallin et de couches de materiau isolant |
| US4882294A (en) * | 1988-08-17 | 1989-11-21 | Delco Electronics Corporation | Process for forming an epitaxial layer having portions of different thicknesses |
| US5110757A (en) * | 1990-12-19 | 1992-05-05 | North American Philips Corp. | Formation of composite monosilicon/polysilicon layer using reduced-temperature two-step silicon deposition |
| US6064077A (en) | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| US6479166B1 (en) | 1998-10-06 | 2002-11-12 | Case Western Reserve University | Large area polysilicon films with predetermined stress characteristics and method for producing same |
| US6268068B1 (en) | 1998-10-06 | 2001-07-31 | Case Western Reserve University | Low stress polysilicon film and method for producing same |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3930067A (en) * | 1966-04-16 | 1975-12-30 | Philips Corp | Method of providing polycrystalline layers of elementtary substances on substrates |
| US3600651A (en) * | 1969-12-08 | 1971-08-17 | Fairchild Camera Instr Co | Bipolar and field-effect transistor using polycrystalline epitaxial deposited silicon |
| JPS5130437B1 (nl) * | 1970-03-25 | 1976-09-01 | ||
| US3698947A (en) * | 1970-11-02 | 1972-10-17 | Ibm | Process for forming monocrystalline and poly |
| US4087571A (en) * | 1971-05-28 | 1978-05-02 | Fairchild Camera And Instrument Corporation | Controlled temperature polycrystalline silicon nucleation |
| US3900345A (en) * | 1973-08-02 | 1975-08-19 | Motorola Inc | Thin low temperature epi regions by conversion of an amorphous layer |
| US3978515A (en) * | 1974-04-26 | 1976-08-31 | Bell Telephone Laboratories, Incorporated | Integrated injection logic using oxide isolation |
| JPS6012775B2 (ja) * | 1975-01-09 | 1985-04-03 | 工業技術院長 | 異質基板上への単結晶半導体層形成方法 |
| NL7604445A (nl) * | 1976-04-27 | 1977-10-31 | Philips Nv | Werkwijze ter vervaardiging van een halfgelei- derinrichting, en inrichting vervaardigd door toepassing van de werkwijze. |
-
1978
- 1978-10-23 NL NL7810549A patent/NL7810549A/nl not_active Application Discontinuation
-
1979
- 1979-09-28 FR FR7924160A patent/FR2440075A1/fr active Granted
- 1979-10-03 US US06/081,754 patent/US4270960A/en not_active Expired - Lifetime
- 1979-10-18 CA CA337,900A patent/CA1134061A/en not_active Expired
- 1979-10-19 GB GB7936424A patent/GB2035687B/en not_active Expired
- 1979-10-20 DE DE19792942476 patent/DE2942476A1/de not_active Ceased
- 1979-10-20 JP JP13475279A patent/JPS5558520A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| CA1134061A (en) | 1982-10-19 |
| FR2440075B1 (nl) | 1984-01-13 |
| GB2035687A (en) | 1980-06-18 |
| US4270960A (en) | 1981-06-02 |
| GB2035687B (en) | 1983-01-19 |
| JPS5633856B2 (nl) | 1981-08-06 |
| DE2942476A1 (de) | 1980-04-30 |
| FR2440075A1 (fr) | 1980-05-23 |
| JPS5558520A (en) | 1980-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| NL7810549A (nl) | Werkwijze voor het vervaardigen van een halfgeleider- inrichting. | |
| US6022410A (en) | Alkaline-earth metal silicides on silicon | |
| US6020247A (en) | Method for thin film deposition on single-crystal semiconductor substrates | |
| NL8800221A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. | |
| JPH09186106A (ja) | 高い電子移動抵抗性を有するメタライゼーション・システム | |
| KR20020031422A (ko) | 두 반도체 요소간의 전기전도성 접합 형성 방법 | |
| NL8801632A (nl) | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij tijdens depositie van een metaal een metaalsilicide wordt gevormd. | |
| US5144410A (en) | Ohmic contact for III-V semiconductor devices | |
| US5795796A (en) | Method of fabricating metal line structure | |
| JPS61272976A (ja) | 光感知半導体デバイス及びその製法 | |
| JP3304807B2 (ja) | 銅薄膜の成膜方法 | |
| JP2554634B2 (ja) | 半導体装置の製造方法 | |
| US6066554A (en) | Method of manufacturing three elemental diffusion barrier layer | |
| JPS6366415B2 (nl) | ||
| JP2609602B2 (ja) | 電子放出素子及びその製造方法 | |
| JP3243816B2 (ja) | 絶縁膜の形成方法 | |
| JPH0888224A (ja) | 半導体装置およびその製造方法 | |
| JPH1167686A (ja) | 半導体素子の製造方法 | |
| JP2612565B2 (ja) | 電子放出素子及びその製造方法 | |
| JP3295481B2 (ja) | アルミニウムドーパント分布の形成方法 | |
| JP2806757B2 (ja) | 半導体装置の製造方法 | |
| JPS6185815A (ja) | 多結晶シリコン膜の形成方法 | |
| JP2561263B2 (ja) | 電子放出素子の製造方法 | |
| KR980011882A (ko) | 금속 배선 형성방법 | |
| JPH0626212B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A1B | A search report has been drawn up | ||
| BV | The patent application has lapsed |